JPS6352506A - 全差動ｃｍｏｓ演算電力増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） この発明は、高性能ＣＭＯＳ演算電力増幅器に関する。

この発明は、一般に、モノリシック形の集積型半導体増
幅器に関し、特に、コンプリメンタリＭＯ３（略してＣ
ＭＯＳ）型デバイスの集積増幅器に関する。即ち、単一
チップの半導体材料（シリコンはその代表例）上に形成
されたモノリシック形デバイスの集積増幅器で、その能
動回路素子（トランジスタ、その他）は、一般に、ユニ
ポーラ表面電界効果型のｎチャンネル及びｐチャンネル
型であり、また、同じチップ又は半導体基盤上に形成す
ることが可能であるけれども、特別な回路要求をみたす
ための接合型バイポーラ能動素子でもよい、更に、本発
明は、デジタル集積回路におけるアナログサブシステム
をつくるために、即ち、デジタル型集積デバイスにおい
てアナログ機能を遂行するために特に有用である。

（従来技術の記載） 最近、同じ製造技術を使用する同じモノリシック形集積
回路の中にアナログおよびデジタルサブシステムを備え
ることの必要性（又は有用性）がますます増加してきた
。その理由としては、いわゆるＭＯＳ　（金属酸化物半
導体）技術においてアナログ機能を遂行することが常に
より大きな重要性を帯び、特に表面電界効果能動素子を
使用した演算増幅器の発達が大きな増大をもたらしたか
らである。

演算増幅器は、事実上アナログシステムの大部分のキー
素子、即ち実際の建造ブロックであり、その特性がシス
テム全体の特性を決定づける。

−ｉに、アナログ−デジタルシステム内において、演算
増幅器はたいへん簡単な種類のものであり、それは演算
増幅器が設計中に決定された負荷をたいへん良く駆動し
、しばしば単に数ピコファラッドの価の容量性でなけれ
ばならないからであり、従ってそのような「内部」演算
増幅器は、まさにこの特別の機能のためのそれらの特性
において容易に最大限に利用される。一方、それらのシ
ステムは、必然的に集積回路の外部の世界と「連絡」し
なければならず、従って（集積回路の外の）、異なる負
荷条件下で正確な操作を保証するある種のインターフェ
イスを必要とし、外部負荷は容易に数百ピコファラッド
まで上昇及び／又は最低約１キロオームまで下降する。

アナログシグナルを集積回路から外部へ伝えるために、
演算電力増幅器がしばしば使用される。

「電力」の語は、ここでは集積回路それ自身内で通常に
駆動された演算増幅器と比較して、区別されかつ重い負
荷を駆動することが可能であることを表すために使用す
る。

数多くの種類の自己持続多目的集積演算増幅器は、他方
では有効であり、これらのデバイスの比較データシート
に示された助言と提言に厳格に従うことによって多（の
種類の用途に利用できる。

これらの集積多目的演算増幅器は、入力電流水準がかな
り高いことを除けば、−最にすばらしい性能を示す。こ
の入力電流水準は増幅器の入力段に普通に利用されるバ
イポーラトランジスタのペース電流と一致する。数多い
用途、特に高い精度が要求される用途において、極端に
低い入力又はバイアス電流（より正確に言えば）が要求
されることを考慮すれば、この理由で殆どの集積回路製
造業者は、同じシリコンチップ上に接合型電界効果トラ
ンジスタ（ＪＦＥＴ）をバイポーラ型接合トランジスタ
（Ｂ　Ｊ　Ｔ）と共に集積させるための混合した技術を
発展させてきた。その結果必然的に、集積デバイスを作
るために必要な多数のマスクに加えて複雑な製造方法が
増加した。

又複雑な集積システムのいわゆる出カバソファに密接に
関係した問題に関しては、多少異なった性質のこれらの
理由のために、専らＭＯ３型トランジスタを使用する新
型の演算増幅器の発達が大きな影響をもたらした。ＭＯ
Ｓ）ランジスタ即ち表面電界効果トランジスタは、入力
電流を本当に無視し得るという大きな利点を有する。

最も一般化された用途、即ち多目的集積演算増幅器に加
えてアナログ−デジタル集積システム中のインターフェ
イス演算電力増幅器（出カバソファ）としての双方の用
途のために、完全に０ＭＯ８技術を利用した、高性能と
精密特性とを有する演算電力増幅器に対する、使用者の
一部による大きな要求と需要があることが断言できる。

代表的には、演算電力増幅器のブロック図は、差動入力
段、ゲイン段及び出力段を示す。動特性（過渡応答、帯
域幅、処理時間）は、専ら最初の２段によって決定され
、従って演算増幅器全体の動的性能を下げないように、
出力段は広い帯域幅を持っていなければならず、又出力
段は、最初の２段によって決定された、開環切断周波数
において感知できるほどの位相移動を導入してはならな
い。

出力段の他の要求は、低出力インピーダンス（負荷のそ
れより温かに小さい値）、出力信号の大きな最大振幅、
即ちクリッピングが起こり始める前の出力電圧の高ピー
ク値、及び比較的低い全体調和量での負荷へ高電流を供
給する能力即ち高リニアリティである。

専らＭＯＳデバイスを使用する演算増幅器の出力段に加
えて最初の２段を作ることに関する多数の文献が存在す
る。例えばｒ　Ｍ　ＯＳ演算増幅器設計−教授概略ＪＩ
ＥＥＥ・ジャーナル・オプ・ソリッド・ステート・サー
キフツ、５Ｃ−１７巻、６号、１９８２年１２月；他に
、アイ・シー製造業者のデータ・ブソクスがある。

文献に記載されたＣＭＯＳ演算電力増幅器の全ては、シ
ングルエンデソドプッシュプル回路である。

使用された出力段は、しばしば共通ドレイン構成の２つ
のｐチャンネル又はｎチャンネルＭＯＳトランジスタに
よって形成された段であるソース後継器であり、１より
小さい電力ゲインと大電流ゲインとを与える。

このタイプの出力段は、極端に広い帯域によって特徴づ
けられ、演算増幅器の開環切断周波数において無視し得
る位相移動を導入している。一方これはいくつかの重大
な欠点を有する。即ち、ａ）負荷に対する電圧振幅、こ
れはｎチャンネルデバイスを使用したソース後継器の場
合は正で、ｐチャンネルデバイスを使用した後継器の場
合は負で、２つの集積ＭＯ３）ランジスタの固有の特性
の総和、即ちカットインしきい電圧、人体効果及び過駆
動により制限される。

ｂ）相対電流発生器から電流を取り上げる限られた能力
。

第１の欠点を解決する目的で、ＭＯＳトランジスタの代
わりに接合型バイポーラトランジスタを利用するエミッ
タ後継出力段を使用することが提案された。即ちこれは
ＣＭ　ＯＳチップ上に接合型バイポーラトランジスタを
故意に形成することであり、これはＣＭＯＳ方法によっ
て通常使用されるものと比べて特別のマスクを必要とし
ないところの、既に固まった技術である。

しかしこの解決方法もまた欠点を有する。即ち、ｉ）電
流発生器から電流を取り上げることに関する持続性の限
られた能力。

ｉＩ）もしバイポーラトランジスタのゲインがそれほど
高くなければ、そのバイポーラトランジスタのベースか
ら見たインピーダンスがそのβと外部負荷の抵抗との積
とほぼ等しいという理由で、前段（演算増幅器）のゲイ
ンを下げる危険性と、このような集積型バイポーラトラ
ンジスタのカットオフ周波数が低（又殆ど制御できない
ために安定性の問題に直面する可能性。

ｉｉｉ　）集積回路の基板を通って流れるコレクタ電流
によって引き起こされた寄生ＳＣＲ（ラッチアンプ）を
設置する可能性。

他の広く行われる解決法は、ＡＢ級比出力である。この
段の特性は、負荷から又は負荷へ各々電流を取り上げ又
は配給する能力に関する制限を示すことはないけれども
、実際には単一ソース後継器段の特性にたいへんイ以て
いる。それでもやはり、この出力段には負荷と比較して
高いインピーダンスと、再供給軌条に向かう制限された
出力信号の最大振幅という欠点が存在する。

専らＣＭＯＳ技術によって作られ、前述の欠点のいずれ
も示さない演算電力増幅器が文献（「大振幅ＣＭＯＳ電
力増幅器」、Ｉ　ＥＥＥ・ジャーナル・オプ・ソリッド
・ステート・サッキッッ、５Ｃ−１８巻６号１９８５年
１２月）に記載されている。しかしながらこの増幅器は
、かなり狭い帯域幅（５００キロヘルツ）及びかなり長
い処理時間（５マイクロ秒）を有している。更にこの場
合も、増幅器はシングルエンデツド出力増幅器である。

特別の用途では、多目的演算電力増幅器に加えて集積ア
ナログシステムの出力において、一定の負荷をバランス
の取れた方法で駆動することが必要である。これらの場
合において、−ｇに採用された解決法は、信号をシング
ルエンデツド演算増幅器、例えば前述の公知型の１つ、
の入力に直接送り、又同じ信号を反転して（即ち反対の
信号にして）、最初の１つと同じ型のもう１つのシング
ルエンデツド演算増幅器の入力に送ることにある、信号
を反転するためには、即ち逆の信号を得るためには、更
にもう１つの演算増幅器を使用することが必要であり、
このことは入力信号の他のいずれの特性も変えない（例
えば感知できるほどの振幅又は入力信号のスペクトル成
分における位相歪みを導入してはいけない）という点に
おいては必ず理論上理想的である。このシステムのブロ
ック図は第１図に示されている。

このような解決法は、本質的に回路の非対称性に起因す
る欠点から解放されない。

（発明の目的） 本発明のキロ的は、公知技術のＣＭＯＳ演Ｘ電力増幅器
の前記欠点を有しないＣＭＯＳ演算電力増幅器を提供す
ることにある。

本発明は、全体的に０ＭＯ３技術により作られた全差動
演算電力増幅器を提供する。これは第２図に大略が図示
されている。

（目的を達成するための手段） 本発明のＣＭＯＳ演算電力増幅器は、公知のＣＭＯＳ増
幅器と対照すると、全差動型であり、又１個の差動入力
段と２個のパラレルゲイン段と２個のパラレル出力段と
１個の出力共通モードの制′４１１段とから成り、２個
の出力段はそれぞれ個々の帰還を有し、又帰還の導入に
よって撰なわれた安定性を充分に回復させるために局部
的に補償がなされることができる。該出力共通モード制
御回路は、連続的方法で又は適当なりロック発生器を使
用して交互にサンプリングする方法で操作可能である。

本発明の特に好ましい態様によれば、増幅器は著しい固
有の不均衡又は他の偶発的原因が存在する場合でさえも
静止電流を安定化することを可能にする特別の制御回路
を介して、零入力電流又は静止電流、即ち演算増幅器の
入力で信号無しで出力段によって吸収された電流を安定
させるための手段から成る。

２個の各出力段は、少なくとも２個の帰還コンデンサに
よって補償された２個の出力トランジスタから成る。

本発明の演算増幅器は、完全に対称形を有し、公知技術
の増幅器と比較して次の著しい利点を提供する。

即ち、（ｉ）出力信号の最大電圧振幅の改善く最大振幅
は事実上２倍になる）。

（ｉｉ　）信号ノイズ比（Ｓ／Ｎ）の改善。これは前述
の特徴の直接の効果であり、出力信号の最大振幅が６ｄ
Ｂ改善される間にノイズが３ｄＢだけ増加してからであ
る。

（ｉｉｉ　）調和歪の改善。この利点は、回路の対称性
に直接起因している。これは偶数次数の歪（特に、一般
に全体調和歪の最大の原因となる第２次調和成分）が好
都合に取り消されるからである。

（ｉｖ）供給時の阻止比（Ｐ　Ｓ　ＲＲ）の改善。この
利点も又集積増幅器の構造の対称性から来る。

実際に同一通路（ｓｅｅｎ）のために、２つの供給電圧
軌条が再出力端子に同一分量で接続されており、従って
２つの接続（差動出力電圧に否定的に影響するもの）の
間の差（ｄｉｆｆｅｒｅｎｃｅ）は、理論上「０」の結
果になる。

（■）他の信号（例えばクロック信号）との接続に関し
、て阻止の改善。この改善も回路の対称性から来る。

（ｖｉ）入力共通モード阻止（ＣＭＲＲ）の改善。

この特性も増幅器の回路の対称性によって改良される。

（実施例） 次に本発明の好ましい実施態様を第２図〜第８図を参照
しながら詳細に説明するが、これらは本発明を例示する
ためのもので、限定することを意図しない。

本発明の全差動演算増幅器の好ましい実施態様の基本的
ブロック図が第３図に示されている。

全差動構造において、本質的に出力電位差（Ｖｏｕｔ　
＝Ｖｏｕｔ　”　　Ｖｏｕｔ　−）のみが、入力電位差
（ｖ　ＩＮ）を通じて制御することができ、−力出力電
位平均値、即ち（■。ｔｉｔゝ＋■。Ｌ＋、　−）　／
２（「出力共通モード」とも呼ばれる）を制御すること
は不可能である。

クリッピング問題を有することなしに出力信号の最大可
能振幅（最大動力）を得るためには、その出力共通モー
ドを常に供給の平均値に近づけることが好ましいことは
明らかである。これを得るために、本発明の演算増幅器
は、他方ではどんな方法でも差動信号（Ｖｏｕア＝■。

ｕｔ″″−■。ｕｔ　−）を妨げることなしに（逆も又
同じ）、出力共通モードを２つの供給電圧の該平均値に
近づける献身的回路を備えている。増幅器の入力差動段
は、従って出力共通モードを制御するための２つの補助
入力を備えている。

２つのゲイン段（Ｉと■）は、演算増幅器の２つの出力
段（Ｉと■）と同様に全く同じである。

各出力段は、従って出力信号の最大振幅と直線性特性を
上げるために、帰還回路網を備えることもできる。出力
段は、帰還の導入によって下がった安定特性を十分な大
きさに回復させるために両方とも局所的に補償されてい
る。

増幅器の特に好ましい態様によれば、静止電流即ち演算
増幅器の入力で信号なしで出力段によって吸収された電
流は、特別の制御回路によって安定化され、この制御回
路は著しい固有の不均衡又は他の偶発的原因による不均
衡の存在下でさえも静止電流の安定化を可能にし、この
結果電力消失をチェックし実質的に減少させる。

静止（Ｖ　ＩＭ＝　ＯＶ）におけるシングルブロックの
■ 入力段の実施Ｂ様は、第４図の回路図に示されている。

回路は、定電流発生器Ｍｌ（４１゜）と、Ｍ８、Ｍ９、
ＭＩ　ＯＯＭＩ　１　　（２１ｏ　）とを含んでいる。

静止条件において、即ち入力電圧ＶＩＮが０のとき、Ｍ
ｌで発生された電流４ＩＯは、等しくＭ２とＭ３の間に
分配される。Ｍ２とＭ３はトランジスタで、これらのゲ
ートは、出力共通モードを制御するための補助入力を構
成する。

次にトランジスタＭ２を通過した電流は、２つのトラン
ジスタＭ４とＭ５の間に等しく分配される。

一方トランジスタＭ３を通過した電流は、２つのトラン
ジスタＭ６とＭｌの間に等しく分配される。

トランジスタＭ４とＭｌは各々ゲートを有しており、こ
の２つのゲートは共通に連結されて増幅器の正入力端子
を構成している。トランジスタＭ５とＭ６も各々ゲート
を有しており、この２つのゲートは共通に連結されて増
幅器の負入力端子を構成している。

トランジスタＭ８、Ｍ９、ＭＩＯ及びＭｌｌとトランジ
スタＭ４、Ｍ５、Ｍ６及びＭｌとの各々の相対静止電流
間の差はＩｏで示されているが、第４図に示されるよう
に、各々（１）、（２）、（３）及び（４）で次の段、
即ち増幅器の２つのゲイン段に流れる。

バイアス電圧”ＢＩＡｉｌ　、ＶｍｌＡＳ！及びＶｊｌ
ｌＡ＄４は、プリセット定電圧であり、２つの供給電圧
ＶＤＤとＶＳＳに対して一定となっている。

第５図には、本発明の演算増幅器の２つのゲイン段の好
ましい態様の回路図が示されている。

ゲイン段Ｉは、（１）から静止電流Ｉ０を受けるトラン
ジスタＭ２６、Ｍ２８と、（３）から静止電流Ｉ０を受
けるトランジスタＭ１２、Ｍｌ４と、トランジスタＭ３
０、Ｍ３２及びＭｌ９のための電流ミラーとして働くト
ランジスタＭ１６と、トランジスタＭ３２、Ｍｌ８から
各々バイアス電流を受けるトランジスタＭ３４、Ｍ２Ｏ
と、トランジスタＭ２４のための電流ミラーとして働く
トランジスタＭ２２とによって形成されている。

（５）で示されたトランジスタＭ３０のドレン電流と、
（８）で示されたトランジスタＭ２８のドレン電流とは
、続く出力段■に流れる。２つのコンデンサＣ□２とＣ
ＦＦ４は、ゲイン段Ｉの高周波特性を改善するために働
く。

同様に、ゲイン段■は、（２）から静止電流Ｉ０を受け
るトランジスタＭ２７、Ｍ２Ｓと、（４）から静止電流
Ｉ０を受けるトランジスタＭ１３、Ｍ２Ｓと、トランジ
スタＭ３１、Ｍ３３及びＭ２Ｓのための電流ミラーとし
て働くトランジスタＭ１７と、トランジスタＭ３３、Ｍ
１９から各々電流を受けるトランジスタＭ３５、Ｍ２１
と、トランジスタＭ２５のための電流ミラーとして働く
トランジスタＭ２３とによって形成されている。

（６）で示されたトランジスタＭ３１のドレン電流と、
（７）で示されたトランジスタＭ２５のドレン電流とは
、続く出力段Ｈに流れる。２つのコンデンサ０ＦＦＩ　
とＣＦＦ３は、ゲイン段■の高周波特性を改善するため
に働く。バイアス電圧Ｖ　１ｌＡｓ３はプリセット定電
圧である。

本発明の演算増幅器の２つの出力段Ｉと■の好ましい実
施態様が、第６図の回路に示されている。

出力段Ｉは、トランジスタＭ３６とＭ２Ｓによって形成
されている。トランジスタＭ３６のゲートは、前のゲイ
ン段のトランジスタＭ３０のドレンノード（５）から来
る信号を受け、トランジスタＭ３８のゲートは、前のゲ
イン段のトランジスタＭ２４のドレンノード（８）から
来る信号を受ける。

トランジスタＭ３６とＭ２Ｓの大きさは、静止電流ｋ１
０を循環できるような大きさであり、ここでｋは、コン
デンサＣＣ２、ＣＣ４の値と共に適当に決められる。こ
れらのコンデンサは、特別の用途のための増幅器の所望
の機能を決定するために、帰還回路ｙＩ（回路図には示
されていない）が演算増幅器に加えられたとき、通路Ｖ
ＩＮ・・・■。。〒１の安定特性を十分な大きさに回復
させるための補償コンデンサである。

トランジスタＭ３６とＭ２Ｓの共通ドレンは、演算増幅
器のＶ。ＵＴ゛出力端子を構成する。

出力段Ｉと同様に出力段■は、トランジスタＭ３７とＭ
３９によって形成されており、トランジスタＭ３７のゲ
ートは、前のゲイン段のトランジスタＭ３１のドレンノ
ード（６）から来る信号を受け、トランジスタＭ３９の
ゲートはトランジスタＭ２５のドレンノード（７）から
来る信号を受ける。

トランジスタＭ３７とＭ３９の大きさは、トランジスタ
Ｍ３６とＭ２Ｓと同じ様に設計されており、又補償コン
デンサＣＣＩとＣＣ３の値は、演算増幅器が適当に帰還
回路網を備えているとき、通路ＶＩＮ・・・■ｏＵＴ−
の安定性を保証するよう決められている。

トランジスタＭ３７とＭ３９の共通ドレンは、演算増幅
器のＶ。ＬＩ？−出力端子を構成する。

両出力段ＩとＨにおいて、特別の場合には、増幅器を設
計する際に選んだプリセ−／　）値ｋＩｏに関しては、
静止電流の静止電流のレベルに差が生じることがある。

例えばゲイン段の出力で、即ち出力段の入力で２対の同
じトランジスタＭ２３とＭ２Ｓ又はＭ２２とＭ２４に不
均衡条件が生じることがある。例えば演算増幅器の入力
で信号がないとき、出力段のトランジスタの１つのゲー
トが、設計で予期した電位に対して低い電位であること
が分かり、このような場合プリセット名目値ｋｌ。に関
しては２つの出力段の一方又は他方のトランジスタを通
る電流が大きく増加する。

これが出力段ＩのトランジスタＭ３８の場合に、又同時
にブリセント値ｋ１０に関しては、静止電流の同じよう
な増加がトランジスタＭ３６を介して同じような不均衡
決定が起こったとすると、負荷時の静止出力電圧ｖｏ、
Ｔ”は、出力段Ｉの両枝を通る静止電流が同時に増加し
たことに実質的に感知しない。その結果演算増幅器の通
路Ｉの帰還回路網（図示されていない）は、静止電流の
増加を平衡させることができず、最終の結果として演算
増幅器による静止条件下で電力消失の抑制されない増加
をもたらす。

勿論逆の状況も又起こり得る。即ち同時に不均衡が生じ
ることによって、プリセット値ｋｌ。に関して静止電流
が減少しそれに伴う問題の不安定が生じる。

従って全差動増幅器の出力段において静止電流を安定さ
せ、その結果出力段の安定性を保証させるために、本発
明の増幅器の好ましい態様は、増幅器の入力で信号なし
で偶発的不均衡条件を検出することができ、かつ正しい
条件を回復させることのできる特別の制御回路を含む。

出力静止電流制御回路は、第７図の回路図に示されたよ
うに実現することができる。

全体の回路は、より正確には２つの同じ回路から形成さ
れている。その１つはトランジスタＭＳＴ２、ＭＳＴ４
、ＭＳＴ６、ＭＳＴ８、ＭＳＴ　１０、ＭＳＴＩ２及び
ＭＳＴＩ４によって構成されており、出力段Ｉ中の静止
電流を制御する。他の１つは、トランジスタＭＳＴ１、
Ｍ　Ｓ　Ｔ　３、ＭＳＴ５、ＭＳＴ７、ＭＳＴ９、ＭＳ
Ｔｌｌ及びＭＳＴＩ３によって構成されており、出力段
■中の静止電流を制御する。

大きさをＭＳＴ８＝ＭＳＴ１０＝２ｘＭＳＴ１４　（同
様にＭＳＴ７＝ＭＳＴ９＝２ＸＭＳＴ１３）と決めるこ
とによって、もしＭ２Ｓ（Ｍ３７）のゲート電位と一致
し、出力トランジスタを介して電流ｋＩ０の責任を負う
ところのＭ２Ｏ（Ｍ３１）のドレン電位がＭ２Ｓ（Ｍ１
７）のドレン電位に等しいなら、シリーズのＭＳＴ８　
（ＭＳＴ７）とＭ　Ｓ　Ｔ　１０　　（Ｍ　Ｓ　Ｔ　９
　）が同じ大きさのＭＳＴ　１４（ＭＳＴＩ３）を有す
るトランジスタと同等であるので、同じ電流が、２つの
技のＭＳＴ８　（ＭＳＴ？）とＭＳＴＩ　４　　（ＭＳ
ＴＩ　３）を通って流れる。ＭＳＴ８　　（ＭＳＴ７）
の電流は、ＭＳＴ　４（Ｍ　Ｓ　Ｔ　３　）を通って完
全にＭ２２（Ｍ２Ｓ）中を流れ、ＭＳＴ４　　（ＭＳＴ
３）の静止電流を増加させ、文明らかにＭ２４（Ｍ２Ｓ
）中に反映され、この付加電流は、ＭＳＴ２　　（ＭＳ
ＴＩ）を通過することなく、ＭＳＴＩ　４　（ＭＳＴＩ
　３）の枝の中に流れる。このように、Ｍ２４（Ｍ２Ｓ
）のドレン電位はＭ２２（Ｍ２Ｓ）のドレン電位と等し
く、後者はＭ３８（Ｍ３９）のゲート電位とも一致し、
従って出力段１　　（ＩＩ）を通る電流ｋｌｏを確認す
る。もし何かの理由（しきい相違、大きさ相違等）のた
めに、Ｍ２Ｏ（３１）のドレン電位が例えばＭ２Ｓ（Ｍ
１７）のドレン電位より大きくなると、ＭＳＴＩ　４　
（ＭＳＴＩ　３）の電流より大きいＭＳＴ８　（ＭｓＴ
７）の電流が流れる。

Ｍ　Ｓ　Ｔ　８　（Ｍ　Ｓ　Ｔ　７　）電流は、常にＭ
ＳＴ４（Ｍ　Ｓ　Ｔ　３　）を通って完全にＭ２２（Ｍ
２Ｓ）の中に常に流れ、又Ｍ２４（Ｍ２Ｓ）の中に反映
される。しかし今、ＭＳＴＩ　４　（ＭＳＴＩ　３）枝
を通って完全に流れることを妨げられると、一部はＭＳ
Ｔ２　（ＭＳＴＩ）の中に流れ、Ｍ２２（Ｍ２Ｓ）のド
レン電位を関してＭ２４（Ｍ２Ｓ）のドレン電位を上昇
させる。即ちＭ３８（Ｍ３９）のゲート電位は上昇し、
その結果出力静止電流を減少させる。

言い変えれば、Ｍ２Ｓ　（Ｍ３７）のゲートと一致する
Ｍ２Ｏ（Ｍ３１）のドレンが、Ｍ２Ｓ（Ｍ１７）のドレ
ンより大きな電位であったという事実が、名目値ｋｌｏ
より逼かに大きな出力電流を生じさせるべきであった。

しかしながら制御回路が前記操作方法によって正しいｋ
ｌｏを回復させることを可能にする。制御回路の操作を
説明する例示の目的のためのみに、トランジスタ対Ｍ３
０（Ｍ３１）とＭ２Ｓ（Ｍ１７）間の「ミスマツチ」が
考えられたが、しかし制御回路は演算増幅器のいずれか
のトランジスタの他のどのようなミスマツチ条件の存在
でも同じ方法で働くことになる。

静止電流の制御回路の特性は、回路が増幅器の入力で信
号なしでのみ及び専ら干渉することであり、実際に増幅
器の入力で信号が存在すると（Ｖ　ＩＮ≠０）、静止電
流安定ループが不活性化され、その結果出力段が負荷を
越えて全体電圧を発達させることを可能にする。

出力共通モード制御回路の好ましい実施態様が第８図の
回路図に示されている。

この回路は、第４図の差動入力段のトランジスタＭ２の
ゲートと基準電圧（図示の例では大地電位に対応する）
との間に接続された「連続」コンデンサ（ＣＭＣＰ）と
；トランジスタＭ２のゲートと基準電圧ＶＩＩＩＡ！２
との間に一側面から接続され又該連結コンデンサに接続
されている同じ基準電位にその他側面から接続された転
換コンデンサ（ＣＭＣ３Ｐ）と；正出力端子Ｖ　ＯＩＩ
？・と第４図の入力段のトランジスタＭ３のゲートとの
間に接続された連結コンデンサ（ＣＭＣＮＩ）と；増幅
器の負出力端子■ｏｕ丁−とトランジスタＭ３のゲート
との間に接続された連結コンデンサ（ＣＭＣＮ２）と；
一端が出力端子Ｖ。ｕｔ　”から基準電圧（図示の例で
は大地電圧に対応する）に選択的に転換され、他端がト
ランジスタＭ３のゲートから基準電圧ＶＩｌｌＡ３□へ
選択的に転換される転換コンデンサ（ＣＭＣ３ＮＩ）と
；一端が出力端子ｖｏｕｔ−から基準電圧（図示の例で
は大地電圧に対応する）に選択的に転換され、他端がト
ランジスタＭ３のゲートと基準電圧■３□ヶ、２との間
に選択的に転換される転換コンデンサ（ＣＭＣ３Ｎ２）
とによって形成されている。

前記コンデンサは、次に示すキャパシタンス比を有して
いる。

ＣＭＣＳＮ１＝ＣＭＣ３Ｎ２ ＣＭＣＮ１　＝ＣＭＣＮ２ ＣＭ　ＣＳ　Ｐ　””　２　Ｘ　ＣＭ　ＣＳ　Ｎ　１　
＝　２　Ｘ　ＣＭ　ＣＳ　Ｎ　２ＣＭ　ＣＰ　＝　２　
Ｘ　ＣＭ　ＣＮ　１　＝　２　Ｘ　ＣＭＣＮ　２必要な
変換を行うためのスイッチは、第８図の回路図に示され
ており、それらのスイッチの各々のために、ｎチャンネ
ルトランジスタスイッチの低抵抗条件を決定するクロッ
ク信号は、φ１とφ２として、又ｐチャンネルトランジ
スタスイッチのためには逆のφ１とφ２として示されて
いる。

これらのスイッチング信号φとそれらの逆（反対）の信
号φは、クロック信号発生器によって適当に発生され、
又これらの信号は、非重複形のものでなくてはならない
。

共通モードのサンプリング制御回路の操作は容易に理解
できる。ｖａ＋Ａｓ□からＮ２のゲートへ変換し続ける
コンデンサＣＭＣ３Ｐは、コンデンサＣＭＣＰを■□□
２に等しい連続電圧に充電する。

変換をし続けるコンデンサＣＭ　ＣＳ　Ｎ　１とＣＭＣ
３Ｎ２は、各々コンデンサＣＭＣＮ　１とＣＭＣＮ２を
基準電位（図示の例では大地電位に対応する）とＶＩＩ
Ａ！□との間の差に等しい連続電圧に充電する。

今Ｍ２のゲートをｖ＋＋＋ａｓｚの電位にすると、この
回路の平衡条件は、Ｎ３のゲートも■□Ａ３□に等しい
電位と考え、従ってコンデンサＣＭＣＮ１とＣＭＣＮ２
の他の端子が基準電位（図示の例では大地電位に対応す
る）に等しい電位と考えることのみである。

勿論サンプリングされた方法又は連続の方法で操作する
共通モードのための他の知られた型の制御回路は、本発
明の演算増幅器にも利用することができる。

入力信号（ＶＩＮ≠０）の存在下の増幅器の操作演算増
幅器の差動入力端子に結合された信号の存在は、入力段
トランジスタＭ４、Ｎ５、Ｎ６及びＮ７を通って流れる
電流、従って又ノード（１）、（２）、（３）及び（４
）から流れ出る電流の不均衡として検出される。

実際に（＋）入力端子は（−）入力端子よりもより電位
が高いと考えると、トランジスタＭ７とＮ４を通って流
れる電流は増加し、一方トランジスタＭ６とＮ５を通っ
て流れる電流は減少し、従って（３）と（２）に向かう
電流は増加し、（１）と（４）に向かう電流は減少する
。

電流間の不均衡は、入力信号レベルと増幅器の入力差動
段の相互コンダクタンスとの積に等しい。

反映された後のこの電流不均衡は、電圧不均衡として、
（５）、（６）、（７）及び（８）で表されたノードで
最終的に検出される。

前記の特別の例において、ノード（５）と（８）の電位
は下がり、一方ノード（６）と（７）の電位は上がる。

これらのノードの電圧不均衡は、これらの接続部から見
たインピーダンスによって乗ぜられた電流不均衡に等し
く、このインピーダンスは目立って極端に高い。

増幅器の出力段は、ノード（５）、（６）、（７）及び
（８）の電圧不均衡を検出し、そしてそれを出力段の相
対相互コンダクタンスによって乗ぜられた前記電圧不均
衡に等しい電流不均衡に変換する。

再び前記の場合、トランジスタＭ３７とＮ３８を通る電
流は増加し、一方トランジスタＭ３６とＭ３９を通る電
流は減少する。そしてトランジスタＭ　３６とＭ３８間
の電流差は増幅器の外部負荷に送られ、一方トランジス
タＭ３７とＭ３９間の電流差は外部負荷から取り出され
、その結果同じ外部負荷を横断して、第１の場合には正
の信号を又第２の場合には負の信号を発生させる。

勿論当業者にとっては明らかなことと思われるが、演算
増幅器の入力に信号が存在する場合の挙動の記述は、容
量性の効果が無視し得るような低周波ではなお有効であ
る。勿論高周波ではこの容量性の効果は考慮しなければ
ならず、従って当業者によって容易に分析できるけれど
も、増幅器の操作の説明は、最早そのまま適用すること
はできない。いずれの場合においても、両出力段におけ
る局部補償はコンデンサＣＣＩ、ＣＣ２、ＣＣ３及びＣ
Ｃ４によって実現されるのであるが、十分な安定性を保
証することが可能であり、演算増幅器が実行するために
呼びだされる機能に依存して演算増幅器が適当な帰還を
備えるとき、演算増幅器の正しい操作のためには、十分
な安定性が必要である。

本発明の全差動演算増幅器は、全＜０ＭＯ３技術、即ち
コンプリメンタリＭＯ３）ランジスタで実現され、従っ
て現代の複雑なアナログ−デジタルシステムに容易に集
積されることができる。又自己持続演算増幅器として、
即ち多目的Ｓ積デバイスとして、本発明の増幅器は均衡
のとれた方法で負荷を駆動することが好ましく又は必要
なような用途では極めて有利である。

第４図〜第８図の回路図に例示された本発明のＣＭＯＳ
集積演算電力増幅器は、又トランジスタの大きさを適宜
変えることによって極性を交換して実現することもでき
る。

一般に本発明を、その特別に好ましい実施態様に関して
説明してきたが、本発明はこれらの例にのみ限定される
ものではなく、逆にいわゆる当業者は本発明の精神及び
範囲から逸脱することなく、ここに記載された回路図に
種々の変化及び変更を加えることができることは容易に
理解できるであろう。

（発明の効果） 本発明の増幅器は、従来技術の伝統的なシングルエンデ
ツド演算増幅器と比較して、一連の重要な利点を提供す
る。即ち、 １）増幅器は全差動型であり、従って既に指摘したよう
に、対称構造の全ての利点を提供する。

２）増幅器は、入力信号を変換するための付加増幅器（
理想的）を必要とすることなく、均衡のとれた負荷を駆
動することができる。

３）本発明の増幅器は、増幅器の特性のいずれも下げる
ことなく、２つの出力端子の一方又は他方を利用するシ
ングルエンデソド増幅器としても利用することができる
。

４）出力信号の電圧振幅は、供給電圧■ＤＤとＶＳＳに
等しくすることができる。

５）２つの出力段のトランジスタのゲート及びソース電
位間の差が非常に大きくなることができるので、外部負
荷に送られる電流に対して実質的な制限がない。

６）両出力段が局部的に補償されているので、出力イン
ピーダンスは低く、従って出力段は安定特性を下げるこ
となく抵抗性負荷を１００オームまで、又容量性負荷を
４００ピコフアラツドまで駆動することが可能である。

【図面の簡単な説明】

第１図は、１つの入力信号から２つの出力信号を、その
１つの信号は他の信号と反対である同じ数だけの演算増
幅器から得るための公知技術の代表的回路のブロック図
、 第２図は、本発明の全差動ＣＭＯＳ演算電力増幅器の概
略図、 第３図は、本発明によって形成された増幅器を構成する
段のブロック図、 第４図は、第３図の増幅器の入力段の回路図、第５図は
、第３図の演算増幅器の２つのゲイン段の回路図、 第６図は、第３図の演算増幅器の２つの出力段の回路図
、 第７図は、第３図の演算増幅器の出力段静止電流制御回
路の回路図、 第８図は、第３図の演算増幅器の出力共通モード制御回
路の回路図である。 特許出願人　工ソセヂエフセ　ミクロエレットｖＩ ＦＩＧ、６

Claims (2)

【特許請求の範囲】
1. （１）増幅器の一方の入力端子を構成する第１入力ノー
   ドと、該増幅器の他方の入力端子を構成する第２入力ノ
   ードとを有し、前記増幅器の前記両入力端子に供給され
   る差動出力信号に従って、前記増幅器の２対の差動出力
   端子で該差動出力信号を作るために作動する入力差動段
   と； 各々が、１対の対応する該差動出力端子で差動出力信号
   を作るために、前記入力差動段の２対の差動出力端子の
   １対に接続された２つの差動入力端子を有する第１及び
   第２のゲイン段と； 各々が、前記２つのゲイン段の１つの前記差動出力信号
   に従って、前記増幅器の前記差動出力端子の１つで出力
   信号を作るために、前記２つのゲイン段の１つの前記１
   対の差動出力端子の１つに接続された２つの差動入力端
   子を有する第１及び第２の出力段と； 前記ゲイン段の静止電位の不均衡を感知すると共に、前
   記増幅器の入力端子に信号が供給されないとき、前記２
   つの出力段の前記差動入力端子で前記静止電位を適宜シ
   フトすることによって前記不均衡の効果を均衡化するこ
   とができるところの、静止条件で前記出力段を通って流
   れるＤＣバイアス電流の制御回路と； 前記増幅器の出力共通モード電圧を制御するための手段
   とを含んで成り、 前記増幅器の前記２つの差動入力端子に供給される信号
   に従って、前記増幅器の前記２つの差動出力端子で信号
   を作るために作動する全差動ＣＭＯＳ演算電力増幅器。
2. （２）出力段の各々が、容量性補償局部帰還を備えてい
   る特許請求の範囲第１項記載の全差動ＣＭＯＳ演算電力
   増幅器。