JPH03274912A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH03274912A JPH03274912A JP2077674A JP7767490A JPH03274912A JP H03274912 A JPH03274912 A JP H03274912A JP 2077674 A JP2077674 A JP 2077674A JP 7767490 A JP7767490 A JP 7767490A JP H03274912 A JPH03274912 A JP H03274912A
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- Japan
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- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は高い利得が実現できる差動入出力を有する演算
増幅器に間し、特にその初段増幅部に関する。
増幅器に間し、特にその初段増幅部に関する。
［従来の技術］
従来の初段および駆動段より成る差動入出力を有する演
算増幅器において、その初段は、例えば第２図に示すよ
うに定電流源１２１と、定電流源■２１にソースが各々
接続され入力段ペアトランジスタを構成するＰチャネル
型ＭＯＳトランジスタＭ２１、 Ｍ２２と、Ｐチャネル
型ＭＯ５）ランジスタＭ２１、 Ｍ２２のドレインにド
レインとゲートの共通接続端子が各々接続されたＮチャ
ネル型ＭＯ５）ランジスタＭ２３． Ｍ２４とによっ
て構成される。第２図に示す従来の差動入出力を有する
演算増幅器の初段の直流利得を解析すると近似的に次式
によって表すことができる。
算増幅器において、その初段は、例えば第２図に示すよ
うに定電流源１２１と、定電流源■２１にソースが各々
接続され入力段ペアトランジスタを構成するＰチャネル
型ＭＯＳトランジスタＭ２１、 Ｍ２２と、Ｐチャネル
型ＭＯ５）ランジスタＭ２１、 Ｍ２２のドレインにド
レインとゲートの共通接続端子が各々接続されたＮチャ
ネル型ＭＯ５）ランジスタＭ２３． Ｍ２４とによっ
て構成される。第２図に示す従来の差動入出力を有する
演算増幅器の初段の直流利得を解析すると近似的に次式
によって表すことができる。
Ｇ ＝ ｇ ｍ２１／ ｇ ｍ２３
ここで、ｇｍ２１はＭ２１の相互コンダクタンス、ｇｍ
２３はＭ２３の相互コンダクタンスを示し、通常ｇｍ２
ｆ＝１．０Ｘ１０−３ ｇｍ２３＝１．０ＸＩＯ−’で
あるので初段の直流利得Ｇは約２０ｄＢとなる。
２３はＭ２３の相互コンダクタンスを示し、通常ｇｍ２
ｆ＝１．０Ｘ１０−３ ｇｍ２３＝１．０ＸＩＯ−’で
あるので初段の直流利得Ｇは約２０ｄＢとなる。
また、従来より、初段の直流利得を改善するために、例
えば第３図に示すように、定電流源Ｉ３１と、定電流源
１３１にソースが各々接続され入力段ベアトランジスタ
を構成するＰチャネル型ＭＯＳトランジスタＭ３１．
Ｍ３２と、Ｐチャネル型ＭＯＳトランジスタＭ３１．
Ｍ３２のドレインに各々ドしインが接続され基準電圧
端子ＶＢにゲートが接続されたＮチャネル型ＭＯ５）ラ
ンジスタＭ３３． Ｍ３２とによって構成されるものが
ある。第３図に示す従来の差動入出力を有する演算増幅
器の初段の直流利得を同様に解析すると近似的に次式に
よって表すことができる。
えば第３図に示すように、定電流源Ｉ３１と、定電流源
１３１にソースが各々接続され入力段ベアトランジスタ
を構成するＰチャネル型ＭＯＳトランジスタＭ３１．
Ｍ３２と、Ｐチャネル型ＭＯＳトランジスタＭ３１．
Ｍ３２のドレインに各々ドしインが接続され基準電圧
端子ＶＢにゲートが接続されたＮチャネル型ＭＯ５）ラ
ンジスタＭ３３． Ｍ３２とによって構成されるものが
ある。第３図に示す従来の差動入出力を有する演算増幅
器の初段の直流利得を同様に解析すると近似的に次式に
よって表すことができる。
Ｇ：ｇＩＴ１３１・ｒｄ３３
ここて、ｇｍ３１はＭ３１の相互コンダクタンス、ｒｄ
３３はＭ３３のドレイン抵抗を示し、通常、ｇｍ３１＝
１．０Ｘ１０−３ ｒｄ＝１．０Ｘ１０５であるので初
段の直流利得Ｇは約４０ｄＢとなる。
３３はＭ３３のドレイン抵抗を示し、通常、ｇｍ３１＝
１．０Ｘ１０−３ ｒｄ＝１．０Ｘ１０５であるので初
段の直流利得Ｇは約４０ｄＢとなる。
［発明が解決しようとするｆｆ！］
上述した従来の演算増幅器においては、初段の負荷トラ
ンジスタの構成で制約を受け、直流利得を大きくするこ
とが困難であるという欠点があった。
ンジスタの構成で制約を受け、直流利得を大きくするこ
とが困難であるという欠点があった。
本発明は負荷トランジスタによる制約を受けずに高利得
を得ることができる演算増幅器を提供することを目的と
する。
を得ることができる演算増幅器を提供することを目的と
する。
［課題を解決するための手段］
本発明の演算増幅器は、少なくとも初段および駆動段の
２段により構成された演算増幅器において、初段部が、
第１の電源端子と、該第１の電源端子に一端が各々接続
された第１および第２の定電流源と、該第１の定電流源
の他端に各々ソースが接続された第１および第２の第１
導電型電界効果トランジスタと、前記第２の定電流源の
他端に各々ソースが接続された第３および第４の第１導
電型電界効果トランジスタと、前記第１の第１導電型電
界効果トランジスタのドレインにドレインおよびゲート
が接続され第２の電源端子にソースが接続された第２の
第２導電型電界効果トランジスタと、前記第２の第１導
電型電界効果トランジスタのドレインにドレインおよび
ゲートが接続され前記第２の電源端子にソースが接続さ
れた第２の第２導電型電界効果トランジスタと、前記第
３の第１導電型電界効果トランジスタのドレインにドレ
インが接続され前記第１の第２導電型電界効果トランジ
スタのドレインとゲートの共通接続端子にゲートが接続
され前記第２の電源端子にソースが接続された第３の第
２導電型電界効果トランジスタと、前記第４の第１導電
型電界効果トランジスタのドレインにドレインが接続さ
れ前記第２の第２導電型電界効果トランジスタのドレイ
ンとゲートの共通接続端子にゲートが接続され前記第２
の電源端子にソースが接続された第４の第２導電型電界
効果トランジスタと、前記第１および第４の第１導電型
電界効果トランジスタのゲートに各々接続された非反転
入力端子と、前記第２および第３の第１導電型電界効果
トランジスタのゲートに各々接続された反転入力端子と
を具備したことを特徴とする。
２段により構成された演算増幅器において、初段部が、
第１の電源端子と、該第１の電源端子に一端が各々接続
された第１および第２の定電流源と、該第１の定電流源
の他端に各々ソースが接続された第１および第２の第１
導電型電界効果トランジスタと、前記第２の定電流源の
他端に各々ソースが接続された第３および第４の第１導
電型電界効果トランジスタと、前記第１の第１導電型電
界効果トランジスタのドレインにドレインおよびゲート
が接続され第２の電源端子にソースが接続された第２の
第２導電型電界効果トランジスタと、前記第２の第１導
電型電界効果トランジスタのドレインにドレインおよび
ゲートが接続され前記第２の電源端子にソースが接続さ
れた第２の第２導電型電界効果トランジスタと、前記第
３の第１導電型電界効果トランジスタのドレインにドレ
インが接続され前記第１の第２導電型電界効果トランジ
スタのドレインとゲートの共通接続端子にゲートが接続
され前記第２の電源端子にソースが接続された第３の第
２導電型電界効果トランジスタと、前記第４の第１導電
型電界効果トランジスタのドレインにドレインが接続さ
れ前記第２の第２導電型電界効果トランジスタのドレイ
ンとゲートの共通接続端子にゲートが接続され前記第２
の電源端子にソースが接続された第４の第２導電型電界
効果トランジスタと、前記第１および第４の第１導電型
電界効果トランジスタのゲートに各々接続された非反転
入力端子と、前記第２および第３の第１導電型電界効果
トランジスタのゲートに各々接続された反転入力端子と
を具備したことを特徴とする。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図である。第１図にお
いて、ＩＩ、 Ｉ２は定電流源、Ｍｌ、 Ｍ２゜Ｍ３
．Ｍ４は入力段ベアトランジスタ、Ｍ５． Ｍ６゜Ｍ？
、Ｍ８は負荷トランジスタである。Ｐチャネル型ＭＯ５
）ランジスタＭｌ、Ｍ４のゲートには非反転入力端子Ｉ
Ｎ＋が、Ｐチャネル型ＭＯ５）ランジスタＭ２．Ｍ３の
ゲートには反転入力端子ＩＮ−が接続されている。
いて、ＩＩ、 Ｉ２は定電流源、Ｍｌ、 Ｍ２゜Ｍ３
．Ｍ４は入力段ベアトランジスタ、Ｍ５． Ｍ６゜Ｍ？
、Ｍ８は負荷トランジスタである。Ｐチャネル型ＭＯ５
）ランジスタＭｌ、Ｍ４のゲートには非反転入力端子Ｉ
Ｎ＋が、Ｐチャネル型ＭＯ５）ランジスタＭ２．Ｍ３の
ゲートには反転入力端子ＩＮ−が接続されている。
次に、第１図を参照して動作を説明する。まず、非反転
入力端子ＩＮ“の電位が反転入力端子ＩＮ−の電位に比
較して高くなった場合、Ｐチャネル型ＭＯ５）ランジス
タＭｌ、Ｍ４に流れる電流は、Ｐチャネル型ＭＯ５）ラ
ンジスタＭ２．Ｍ３に流れる電流に比較して少なくなる
。従って、Ｎチャネル型ＭＯＳ）ランジスタＭ６．Ｍ８
の共通ゲート端子の電位は上がるが、一方前述のように
Ｎチャネル型ＭＯＳ）ランジスタＭ８に流れる電流は減
少している（Ｐチャネル型ＭＯ５）ランジスタＭ４に流
れる電流と同し）ためそのドレイン電位は低くなる。
入力端子ＩＮ“の電位が反転入力端子ＩＮ−の電位に比
較して高くなった場合、Ｐチャネル型ＭＯ５）ランジス
タＭｌ、Ｍ４に流れる電流は、Ｐチャネル型ＭＯ５）ラ
ンジスタＭ２．Ｍ３に流れる電流に比較して少なくなる
。従って、Ｎチャネル型ＭＯＳ）ランジスタＭ６．Ｍ８
の共通ゲート端子の電位は上がるが、一方前述のように
Ｎチャネル型ＭＯＳ）ランジスタＭ８に流れる電流は減
少している（Ｐチャネル型ＭＯ５）ランジスタＭ４に流
れる電流と同し）ためそのドレイン電位は低くなる。
従って、この点を初段出力として駆動段の入力端子にす
ることによって駆動段出力端子の電位は高くなる。
ることによって駆動段出力端子の電位は高くなる。
逆に非反転入力端子ＩＮ＋の電位が反転入力端子ＩＮ−
の電位に比較して低くなった場合、Ｐチャネル型ＭＯＳ
）ランジスタＭｌ、Ｍ４に流れる電流は、Ｐチャネル型
ＭＯ５）ランジスタＭ２．Ｍ３に流れる電流に比較して
多くなる。従って、Ｎチャネル型ＭＯＳ）ランジスタＭ
６．Ｍ８の共通ゲート端子の電位は下がるが、一方前述
のようにＮチャネル型ＭＯＳ）ランジスタＭ８に流れる
電流は増加している（Ｐチャネル型ＭＯ５）ランジスタ
Ｍ４に流れる電流と同じ）ためそのドレイン電位は高く
なる。
の電位に比較して低くなった場合、Ｐチャネル型ＭＯＳ
）ランジスタＭｌ、Ｍ４に流れる電流は、Ｐチャネル型
ＭＯ５）ランジスタＭ２．Ｍ３に流れる電流に比較して
多くなる。従って、Ｎチャネル型ＭＯＳ）ランジスタＭ
６．Ｍ８の共通ゲート端子の電位は下がるが、一方前述
のようにＮチャネル型ＭＯＳ）ランジスタＭ８に流れる
電流は増加している（Ｐチャネル型ＭＯ５）ランジスタ
Ｍ４に流れる電流と同じ）ためそのドレイン電位は高く
なる。
従って、この点を初段出力として駆動段の入力端子にす
ることによって駆動段出力端子の電位は低くなる。
ることによって駆動段出力端子の電位は低くなる。
尚、トランジスタＭｌ、Ｍ３．Ｍ５．Ｍ？側については
、これと並の動作となる。
、これと並の動作となる。
次に、本発明の差動入出力を有する演算増幅器の初段の
直流利得を同様に解析すると近似的に次式によって表す
ことができる。
直流利得を同様に解析すると近似的に次式によって表す
ことができる。
Ｇ１＝２ ・ｇｍｌ・ｒｄ３
ここで、ｇｍｌはＭｌの相互コンダクタンス、ｒｄ３は
Ｍ３のドレイン抵抗を示し、通常ｇｍｌ＝ １ 、ＯＸ
１０−３ ｒｄ３＝１．０Ｘ１０５であるのて初段の
直流利得Ｇ１は約４６ｄＢとなる。
Ｍ３のドレイン抵抗を示し、通常ｇｍｌ＝ １ 、ＯＸ
１０−３ ｒｄ３＝１．０Ｘ１０５であるのて初段の
直流利得Ｇ１は約４６ｄＢとなる。
以上はＰチャネル型ＭＯ５）ランジスタを入力段として
用いた場合を示したが、第１図において、Ｐチャネル型
ＭＯ５）ランジスタとＮチャネル型ＭＯＳ）ランジスタ
を交換してＮチャネル型Ｍ○Ｓトランジスタを入力段と
して用いた演算増幅器を構成するようにしてもよい。
用いた場合を示したが、第１図において、Ｐチャネル型
ＭＯ５）ランジスタとＮチャネル型ＭＯＳ）ランジスタ
を交換してＮチャネル型Ｍ○Ｓトランジスタを入力段と
して用いた演算増幅器を構成するようにしてもよい。
の直流利得を高めることができるという効果かある。
第１図は本発明の第１の実施例の回路図、第２図は従来
例の回路図、第３図は他の従来例の回路図である。 １１・・・・・・・第１の定電流源、 Ｉ２・・・・・・・第２の定電流源、 Ｍ１〜Ｍ４ ・・・・第１〜第４の第１導電型ＭＯＳト
ランジスタ、 Ｍ５〜Ｍ８・・・・第１〜第４の第２導電型ＭＯＳトラ
ンジスタ、 ＩＮ＋・・・・・・非反転入力端子、 ＩＮ−・・・・・・反転入力端子。 ［発明の効果コ
例の回路図、第３図は他の従来例の回路図である。 １１・・・・・・・第１の定電流源、 Ｉ２・・・・・・・第２の定電流源、 Ｍ１〜Ｍ４ ・・・・第１〜第４の第１導電型ＭＯＳト
ランジスタ、 Ｍ５〜Ｍ８・・・・第１〜第４の第２導電型ＭＯＳトラ
ンジスタ、 ＩＮ＋・・・・・・非反転入力端子、 ＩＮ−・・・・・・反転入力端子。 ［発明の効果コ
Claims (1)
- 少なくとも初段および駆動段の２段により構成された演
算増幅器において、初段部が、第１の電源端子と、該第
１の電源端子に一端が各々接続された第１および第２の
定電流源と、該第１の定電流源の他端に各々ソースが接
続された第１および第２の第１導電型電界効果トランジ
スタと、前記第２の定電流源の他端に各々ソースが接続
された第３および第４の第１導電型電界効果トランジス
タと、前記第１の第１導電型電界効果トランジスタのド
レインにドレインおよびゲートが接続され第２の電源端
子にソースが接続された第２の第２導電型電界効果トラ
ンジスタと、前記第２の第１導電型電界効果トランジス
タのドレインにドレインおよびゲートが接続され前記第
２の電源端子にソースが接続された第２の第２導電型電
界効果トランジスタと、前記第３の第１導電型電界効果
トランジスタのドレインにドレインが接続され前記第１
の第２導電型電界効果トランジスタのドレインとゲート
の共通接続端子にゲートが接続され前記第２の電源端子
にソースが接続された第３の第２導電型電界効果トラン
ジスタと、前記第４の第１導電型電界効果トランジスタ
のドレインにドレインが接続され前記第２の第２導電型
電界効果トランジスタのドレインとゲートの共通接続端
子にゲートが接続され前記第２の電源端子にソースが接
続された第４の第２導電型電界効果トランジスタと、前
記第１および第４の第１導電型電界効果トランジスタの
ゲートに各々接続された非反転入力端子と、前記第２お
よび第３の第１導電型電界効果トランジスタのゲートに
各々接続された反転入力端子とを具備したことを特徴と
する演算増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077674A JP2586171B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
| US07/672,346 US5070306A (en) | 1990-03-26 | 1991-03-20 | High-gain differencial amplifier circuit fabricated from field effect transistors |
| EP91302483A EP0449513A1 (en) | 1990-03-26 | 1991-03-21 | High-gain differential amplifier circuit fabricated from field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077674A JP2586171B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274912A true JPH03274912A (ja) | 1991-12-05 |
| JP2586171B2 JP2586171B2 (ja) | 1997-02-26 |
Family
ID=13640431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077674A Expired - Fee Related JP2586171B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5070306A (ja) |
| EP (1) | EP0449513A1 (ja) |
| JP (1) | JP2586171B2 (ja) |
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1990
- 1990-03-26 JP JP2077674A patent/JP2586171B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-20 US US07/672,346 patent/US5070306A/en not_active Expired - Lifetime
- 1991-03-21 EP EP91302483A patent/EP0449513A1/en not_active Withdrawn
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| JP2586171B2 (ja) | 1997-02-26 |
| EP0449513A1 (en) | 1991-10-02 |
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