JPS60214611A - シングルエンド方式のmosトランジスタ差動増幅器 - Google Patents
シングルエンド方式のmosトランジスタ差動増幅器Info
- Publication number
- JPS60214611A JPS60214611A JP59073253A JP7325384A JPS60214611A JP S60214611 A JPS60214611 A JP S60214611A JP 59073253 A JP59073253 A JP 59073253A JP 7325384 A JP7325384 A JP 7325384A JP S60214611 A JPS60214611 A JP S60214611A
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- JP
- Japan
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- transistor
- terminal
- current
- potential
- current flowing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は差動出力をシングルエンド方式で取出すMO
Sトランジスタ差動増幅器に関し、特にその素子数の減
少と利得の改善に関するものである。
Sトランジスタ差動増幅器に関し、特にその素子数の減
少と利得の改善に関するものである。
[従来技術]
第1図は従来のシングルエンド方式のMOSトランジス
タ差動増幅器を示してお゛す、エンハンスメント型でn
チャンネル型のMOSトランジスタE1.E2.E3.
E6.E7.E8およびE9とディプリーション型でn
チャンネル型のMo8I〜ランジスタD4およびD5を
含んでいる。トランジスタE1のソースとゲートはそれ
ぞれアース端子1と定電圧端子2に接続されており、そ
のドレインはトランジスタE2とE3のソースに接続さ
れている。トランジスタE2とE3のゲートはそれぞれ
差動入力端子3と4に接続されている。
タ差動増幅器を示してお゛す、エンハンスメント型でn
チャンネル型のMOSトランジスタE1.E2.E3.
E6.E7.E8およびE9とディプリーション型でn
チャンネル型のMo8I〜ランジスタD4およびD5を
含んでいる。トランジスタE1のソースとゲートはそれ
ぞれアース端子1と定電圧端子2に接続されており、そ
のドレインはトランジスタE2とE3のソースに接続さ
れている。トランジスタE2とE3のゲートはそれぞれ
差動入力端子3と4に接続されている。
I・ランジスタE2のドレインは接続点8を介してトラ
ンジスタD4のソースとゲートおよびトランジスタE8
のゲートに接続されている。一方、トランジスタE3の
トレインは接続点9を介してトランジスタD5のソース
とゲートおよびトランジスタE9のゲートに接続されて
おり、トランジスタD4とD5のドレインはいずれも電
源端子6に接続されている。トランジスタE6とE7の
ソースはアース端子1に接続されており、1−ランジス
タE6のドレインは]ヘランジスタE6どE7のゲート
および1−ランジスタE8のソースに接続されている。
ンジスタD4のソースとゲートおよびトランジスタE8
のゲートに接続されている。一方、トランジスタE3の
トレインは接続点9を介してトランジスタD5のソース
とゲートおよびトランジスタE9のゲートに接続されて
おり、トランジスタD4とD5のドレインはいずれも電
源端子6に接続されている。トランジスタE6とE7の
ソースはアース端子1に接続されており、1−ランジス
タE6のドレインは]ヘランジスタE6どE7のゲート
および1−ランジスタE8のソースに接続されている。
トランジスタE8のトレインは電源端子6に接続されて
いる。一方、1〜ランジスタE7のドレインは出力端子
5と1〜ランジスタE9のソースに接続されており、1
ヘランジスタE9のドレインは電源端子6に接続されて
いる。
いる。一方、1〜ランジスタE7のドレインは出力端子
5と1〜ランジスタE9のソースに接続されており、1
ヘランジスタE9のドレインは電源端子6に接続されて
いる。
ここでトランジスタE2.D4.E6.おにびE8のト
ランジスタサイズは、それぞれトランジスタE3.D5
.E7.およびE9のトランジスタサイズど等しいもの
である。
ランジスタサイズは、それぞれトランジスタE3.D5
.E7.およびE9のトランジスタサイズど等しいもの
である。
このように構成された回路にJりいて、端子2には定電
圧が与えられてトランジスタE1は定電流源として働く
。今、差動入力端子3と4に等しい電圧がかかつている
どすれば、I−ランジスタE2とE3を流れる電流は互
いに等しくて、接続点8と9の電位も等しくなっている
。しかし、差動入力端子3にかかる電圧が他方の差動入
力端子4にかかる電圧より高い場合、トランジスタE2
を流れる電流はトランジスタE3を流れる電流より多く
なる。したがって、接続点8の電位は接続点9の電位に
比べて低くなる。その結果、接続点7の電位が低くなっ
てトランジスタE6を流れる電流が減少する。トランジ
スタE6とE7はカレントミラーを構成しているので、
[・ランジスタE7を流れる電流も減ることとなる。ト
ランジスタE7の電流の減少は、トランジスタE9のグ
ー1〜とソース間の電圧を減少させる。このとき、接続
点9の電位、すなわちトランジスタE9のゲート電位が
高くなっているので、出力端子5から強調された上昇電
圧を取出すことができる。
圧が与えられてトランジスタE1は定電流源として働く
。今、差動入力端子3と4に等しい電圧がかかつている
どすれば、I−ランジスタE2とE3を流れる電流は互
いに等しくて、接続点8と9の電位も等しくなっている
。しかし、差動入力端子3にかかる電圧が他方の差動入
力端子4にかかる電圧より高い場合、トランジスタE2
を流れる電流はトランジスタE3を流れる電流より多く
なる。したがって、接続点8の電位は接続点9の電位に
比べて低くなる。その結果、接続点7の電位が低くなっ
てトランジスタE6を流れる電流が減少する。トランジ
スタE6とE7はカレントミラーを構成しているので、
[・ランジスタE7を流れる電流も減ることとなる。ト
ランジスタE7の電流の減少は、トランジスタE9のグ
ー1〜とソース間の電圧を減少させる。このとき、接続
点9の電位、すなわちトランジスタE9のゲート電位が
高くなっているので、出力端子5から強調された上昇電
圧を取出すことができる。
逆に、差動入力端子3にかかる電圧が他方の差動入力端
子4にかかる電圧より低い場合には、上述の場合と全く
逆の減少が起こって、出力端子5から強調された下降電
圧を取出すことができる。
子4にかかる電圧より低い場合には、上述の場合と全く
逆の減少が起こって、出力端子5から強調された下降電
圧を取出すことができる。
従来のシングルエンド方式のMOSトランジスタ差動増
幅器は以上のように構成されており、トランジスタD4
とD5による負荷抵抗とトランジー5= スタE6とE7によるカレントミラーの4fII成の両
方を必要どしており、このため能動素子が多くて回路動
作が複雑であり、また利得が取りにくいなどの欠点があ
る。
幅器は以上のように構成されており、トランジスタD4
とD5による負荷抵抗とトランジー5= スタE6とE7によるカレントミラーの4fII成の両
方を必要どしており、このため能動素子が多くて回路動
作が複雑であり、また利得が取りにくいなどの欠点があ
る。
[発明の概要]
この発明の目的は、比較的少ない能動素子で構成されか
つ大きい利得を得ることができるシングルエンド方式の
Mo8 l−ランジスタ佼動増幅器を提供することであ
る。
つ大きい利得を得ることができるシングルエンド方式の
Mo8 l−ランジスタ佼動増幅器を提供することであ
る。
この発明のシングルエンド方式のMo8 I−ランジス
タ差動増幅器の特徴は、カレント・ミラーに構成された
1組のMo8 I〜ランジスタを負荷抵抗どして用いて
いることである。
タ差動増幅器の特徴は、カレント・ミラーに構成された
1組のMo8 I〜ランジスタを負荷抵抗どして用いて
いることである。
[発明の実施例]
第2図はこの発明の一実施例を示す図である。
この回路においては、エンハンスメン:へ型でnチャネ
ル型のMOSトランジスタE1.E2.およびE3とデ
ィプリーション型でnヂVネル型のMoSトランジスタ
D4−、D5−、およびD6が含まれている。トランジ
スタE1のソースとグー6− トはそれぞれアース端子1と定電圧端子2に接続されて
おり、そのドレインはトランジスタE2とF3のソース
に接続されている。トランジスタE2とE3のゲートは
それぞれ第・1と第2の差動入力端子3と4に接続され
ている。トランジスタE2のドレインはトランジスタD
4−のソースとゲートおよびトランジスタr)5−のゲ
ートに接続されている。トランジスタE3のドレインは
トランジスタD5−のソースとトランジスタD6のドレ
インどさらに出力端子5に接続されている。トランジス
タD6のソースとゲートは定電圧端子10に接続されて
いる。トランジスタD4−とD 5 =のドレインは電
源端子6に接続されている。
ル型のMOSトランジスタE1.E2.およびE3とデ
ィプリーション型でnヂVネル型のMoSトランジスタ
D4−、D5−、およびD6が含まれている。トランジ
スタE1のソースとグー6− トはそれぞれアース端子1と定電圧端子2に接続されて
おり、そのドレインはトランジスタE2とF3のソース
に接続されている。トランジスタE2とE3のゲートは
それぞれ第・1と第2の差動入力端子3と4に接続され
ている。トランジスタE2のドレインはトランジスタD
4−のソースとゲートおよびトランジスタr)5−のゲ
ートに接続されている。トランジスタE3のドレインは
トランジスタD5−のソースとトランジスタD6のドレ
インどさらに出力端子5に接続されている。トランジス
タD6のソースとゲートは定電圧端子10に接続されて
いる。トランジスタD4−とD 5 =のドレインは電
源端子6に接続されている。
ここで、トランジスタE2とD4−のトランジスタサイ
ズは、それぞれトランジスタE3とD5′のトランジス
タサイズに等しいものである。
ズは、それぞれトランジスタE3とD5′のトランジス
タサイズに等しいものである。
上記の回路において、端子2には定電圧が与えられて、
トランジスタE1は定電流源として働く。
トランジスタE1は定電流源として働く。
今、差動入力端子3と4に等しい電圧がかかつていると
すれば、トランジスタE1を流れる電流は一定であって
、1−ランジスタ[2のE3を流れる電流が等しくて接
続点8と9の電位は等しくなっている。しかし、差動入
力端子3にかかる電位が他方の入力端子4にかかる電位
より6高ければ、トランジスタE2を流れるN流はトラ
ンジスタE3を流れる電流J:り少なくなる。一方、1
〜ランジスタD4−とD5−はカレン1〜ミラーを構成
しているので1−ランジスタD5−を流れる電流は1−
ランジスタD4−を流れる電流に等しくなる。したがっ
て、トランジスタD5−を流れるill流から1−ラン
ジスタE3を流れる電流を差し引いた電流が接続点9か
らトランジスタD6に流れ出して、出力端子5の電位が
[昇1“る。逆に差動入力端子3にかかる電位が他方の
端子4にかかる電位よりb低い場合、上記の場合と逆の
関係となって、トランジスタE3を流れる電流は増加し
てトランジスタD5′を流れる電流は減少Jる。しlζ
がって、トランジスタE3を流れる電流からトランジス
タD5−を流れる電流を差し引いた電流が定電圧端子1
0からトランジスタD6を介して流し込まれて、出力端
子5の電位は降下する。
すれば、トランジスタE1を流れる電流は一定であって
、1−ランジスタ[2のE3を流れる電流が等しくて接
続点8と9の電位は等しくなっている。しかし、差動入
力端子3にかかる電位が他方の入力端子4にかかる電位
より6高ければ、トランジスタE2を流れるN流はトラ
ンジスタE3を流れる電流J:り少なくなる。一方、1
〜ランジスタD4−とD5−はカレン1〜ミラーを構成
しているので1−ランジスタD5−を流れる電流は1−
ランジスタD4−を流れる電流に等しくなる。したがっ
て、トランジスタD5−を流れるill流から1−ラン
ジスタE3を流れる電流を差し引いた電流が接続点9か
らトランジスタD6に流れ出して、出力端子5の電位が
[昇1“る。逆に差動入力端子3にかかる電位が他方の
端子4にかかる電位よりb低い場合、上記の場合と逆の
関係となって、トランジスタE3を流れる電流は増加し
てトランジスタD5′を流れる電流は減少Jる。しlζ
がって、トランジスタE3を流れる電流からトランジス
タD5−を流れる電流を差し引いた電流が定電圧端子1
0からトランジスタD6を介して流し込まれて、出力端
子5の電位は降下する。
なお上記実施例では、正電位の電mfIA子6について
nチャネル型のMOS トランジスタを用いる構成につ
いて述べたが、負電位の電源に対しても、またnチャネ
ル型のMOS トランジスタを用いても、同様に作用し
19る差動増幅器を構成寸゛ることは当該技術分野の技
術者達にどって容易であろう。
nチャネル型のMOS トランジスタを用いる構成につ
いて述べたが、負電位の電源に対しても、またnチャネ
ル型のMOS トランジスタを用いても、同様に作用し
19る差動増幅器を構成寸゛ることは当該技術分野の技
術者達にどって容易であろう。
[発明の効果]
以上のように、この発明にJ:れば、カレン1ヘミラ一
回路を負荷抵抗として用いたので餉荷抵抗の値が大きく
なり、したがって少ない素子数で大きい利得が得られか
つノイズが低減されたシングルエンド方式のMO8t−
ランジスタ差動増幅器を提供することができる。
回路を負荷抵抗として用いたので餉荷抵抗の値が大きく
なり、したがって少ない素子数で大きい利得が得られか
つノイズが低減されたシングルエンド方式のMO8t−
ランジスタ差動増幅器を提供することができる。
第1図は従来のシングルエンド方式のMOSトランジス
タ差動増幅器を示す回路図である。 第2図は本発明の一実施例によるシングルエンド方式の
MOS l−ランジスタ差動増幅器を示す回路図である
。 9− 図において、1はアース端子、2は定電圧端子、3と4
は差動入力端子、5は出力端子、6はvalll端子、
7,8.および9は接続点、10は定電圧端子、El、
E2.E3.E6.E7.E8およびF9は1ンハンス
メント型MoSトランジスタ、D/l、D4”、D5.
D5−およびD6はディプリーション型MO8トランジ
スタを示す。 各図において、同一符号は同一内容または相当部分を示
す。 代 理 人 大 岩 増 雄 10− 第1 廓 第2図
タ差動増幅器を示す回路図である。 第2図は本発明の一実施例によるシングルエンド方式の
MOS l−ランジスタ差動増幅器を示す回路図である
。 9− 図において、1はアース端子、2は定電圧端子、3と4
は差動入力端子、5は出力端子、6はvalll端子、
7,8.および9は接続点、10は定電圧端子、El、
E2.E3.E6.E7.E8およびF9は1ンハンス
メント型MoSトランジスタ、D/l、D4”、D5.
D5−およびD6はディプリーション型MO8トランジ
スタを示す。 各図において、同一符号は同一内容または相当部分を示
す。 代 理 人 大 岩 増 雄 10− 第1 廓 第2図
Claims (2)
- (1) シングルエンド方式のMoSトランジスタ差動
増幅器において、 カレントミラーに構成された1組のMo8)−ランジス
タを負荷抵抗として用いたことを特徴とするシングルエ
ンド方式のMOSトランジスタ差動増幅器。 - (2) エンハンスメント型の第1.第2.および第3
のトランジスタと、ディプリーション型の第4.第5.
および第6のトランジスタと、アース端子と、第1およ
び第2の定電圧端子と、第1および第2の差動入力端子
と、出力端子と、さらに電源端子を含み、 前記第1のトランジスタのソースとゲートはそれぞれ前
記アース端子と前記第1の定電圧端子に接続されており
、前記第1のトランジスタのドレインは前記第2と第3
のトランジスタのソースに接続されており、前記第2の
トランジスタと前記第3のトランジスタのゲートはそれ
ぞれ前記第1と第2の差動入力端子に接続されており、
前記第2のトランジスタのドレインは前記第4の!−ラ
ンジスタのソースとゲートおよび前記第5のトランジス
タのゲー1−に接続されており、前記第3のトランジス
タのドレインは前記第5のトランジスタのソースと前記
第6の1−ランジスタのトレインとさらに前記出力端子
に接続されており、前記第6のトランジスタのソースは
前記第2の定電圧端子に接続されてJ5す、前記第4と
第5のトランジスタのドレインは前記電源端子に接続さ
れていることを特徴とする特許請求の範囲第1項記載の
シングルエンド方式のMOSトランジスタ差動増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59073253A JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のmosトランジスタ差動増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59073253A JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のmosトランジスタ差動増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60214611A true JPS60214611A (ja) | 1985-10-26 |
Family
ID=13512822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59073253A Pending JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のmosトランジスタ差動増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60214611A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5001372A (en) * | 1988-04-05 | 1991-03-19 | Nokia-Mobira Oy | Circuitry for making a differential output single-ended |
KR100921517B1 (ko) * | 2006-12-05 | 2009-10-15 | 한국전자통신연구원 | Nauta 연산 상호 컨덕턴스 증폭기 |
-
1984
- 1984-04-10 JP JP59073253A patent/JPS60214611A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5001372A (en) * | 1988-04-05 | 1991-03-19 | Nokia-Mobira Oy | Circuitry for making a differential output single-ended |
KR100921517B1 (ko) * | 2006-12-05 | 2009-10-15 | 한국전자통신연구원 | Nauta 연산 상호 컨덕턴스 증폭기 |
US7616056B2 (en) | 2006-12-05 | 2009-11-10 | Electronics And Telecommunications Research Institute | Nauta operational transconductance amplifier |
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