JPS60214611A - シングルエンド方式のｍｏｓトランジスタ差動増幅器 - Google Patents
シングルエンド方式のｍｏｓトランジスタ差動増幅器Info
- Publication number
- JPS60214611A JPS60214611A JP59073253A JP7325384A JPS60214611A JP S60214611 A JPS60214611 A JP S60214611A JP 59073253 A JP59073253 A JP 59073253A JP 7325384 A JP7325384 A JP 7325384A JP S60214611 A JPS60214611 A JP S60214611A
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- Japan
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- transistor
- terminal
- current
- potential
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は差動出力をシングルエンド方式で取出すＭＯ
Ｓトランジスタ差動増幅器に関し、特にその素子数の減
少と利得の改善に関するものである。
Ｓトランジスタ差動増幅器に関し、特にその素子数の減
少と利得の改善に関するものである。
［従来技術］
第１図は従来のシングルエンド方式のＭＯＳトランジス
タ差動増幅器を示してお゛す、エンハンスメント型でｎ
チャンネル型のＭＯＳトランジスタＥ１．Ｅ２．Ｅ３．
Ｅ６．Ｅ７．Ｅ８およびＥ９とディプリーション型でｎ
チャンネル型のＭｏ８Ｉ〜ランジスタＤ４およびＤ５を
含んでいる。トランジスタＥ１のソースとゲートはそれ
ぞれアース端子１と定電圧端子２に接続されており、そ
のドレインはトランジスタＥ２とＥ３のソースに接続さ
れている。トランジスタＥ２とＥ３のゲートはそれぞれ
差動入力端子３と４に接続されている。
タ差動増幅器を示してお゛す、エンハンスメント型でｎ
チャンネル型のＭＯＳトランジスタＥ１．Ｅ２．Ｅ３．
Ｅ６．Ｅ７．Ｅ８およびＥ９とディプリーション型でｎ
チャンネル型のＭｏ８Ｉ〜ランジスタＤ４およびＤ５を
含んでいる。トランジスタＥ１のソースとゲートはそれ
ぞれアース端子１と定電圧端子２に接続されており、そ
のドレインはトランジスタＥ２とＥ３のソースに接続さ
れている。トランジスタＥ２とＥ３のゲートはそれぞれ
差動入力端子３と４に接続されている。
Ｉ・ランジスタＥ２のドレインは接続点８を介してトラ
ンジスタＤ４のソースとゲートおよびトランジスタＥ８
のゲートに接続されている。一方、トランジスタＥ３の
トレインは接続点９を介してトランジスタＤ５のソース
とゲートおよびトランジスタＥ９のゲートに接続されて
おり、トランジスタＤ４とＤ５のドレインはいずれも電
源端子６に接続されている。トランジスタＥ６とＥ７の
ソースはアース端子１に接続されており、１−ランジス
タＥ６のドレインは］ヘランジスタＥ６どＥ７のゲート
および１−ランジスタＥ８のソースに接続されている。
ンジスタＤ４のソースとゲートおよびトランジスタＥ８
のゲートに接続されている。一方、トランジスタＥ３の
トレインは接続点９を介してトランジスタＤ５のソース
とゲートおよびトランジスタＥ９のゲートに接続されて
おり、トランジスタＤ４とＤ５のドレインはいずれも電
源端子６に接続されている。トランジスタＥ６とＥ７の
ソースはアース端子１に接続されており、１−ランジス
タＥ６のドレインは］ヘランジスタＥ６どＥ７のゲート
および１−ランジスタＥ８のソースに接続されている。
トランジスタＥ８のトレインは電源端子６に接続されて
いる。一方、１〜ランジスタＥ７のドレインは出力端子
５と１〜ランジスタＥ９のソースに接続されており、１
ヘランジスタＥ９のドレインは電源端子６に接続されて
いる。
いる。一方、１〜ランジスタＥ７のドレインは出力端子
５と１〜ランジスタＥ９のソースに接続されており、１
ヘランジスタＥ９のドレインは電源端子６に接続されて
いる。
ここでトランジスタＥ２．Ｄ４．Ｅ６．おにびＥ８のト
ランジスタサイズは、それぞれトランジスタＥ３．Ｄ５
．Ｅ７．およびＥ９のトランジスタサイズど等しいもの
である。
ランジスタサイズは、それぞれトランジスタＥ３．Ｄ５
．Ｅ７．およびＥ９のトランジスタサイズど等しいもの
である。
このように構成された回路にＪりいて、端子２には定電
圧が与えられてトランジスタＥ１は定電流源として働く
。今、差動入力端子３と４に等しい電圧がかかつている
どすれば、Ｉ−ランジスタＥ２とＥ３を流れる電流は互
いに等しくて、接続点８と９の電位も等しくなっている
。しかし、差動入力端子３にかかる電圧が他方の差動入
力端子４にかかる電圧より高い場合、トランジスタＥ２
を流れる電流はトランジスタＥ３を流れる電流より多く
なる。したがって、接続点８の電位は接続点９の電位に
比べて低くなる。その結果、接続点７の電位が低くなっ
てトランジスタＥ６を流れる電流が減少する。トランジ
スタＥ６とＥ７はカレントミラーを構成しているので、
［・ランジスタＥ７を流れる電流も減ることとなる。ト
ランジスタＥ７の電流の減少は、トランジスタＥ９のグ
ー１〜とソース間の電圧を減少させる。このとき、接続
点９の電位、すなわちトランジスタＥ９のゲート電位が
高くなっているので、出力端子５から強調された上昇電
圧を取出すことができる。
圧が与えられてトランジスタＥ１は定電流源として働く
。今、差動入力端子３と４に等しい電圧がかかつている
どすれば、Ｉ−ランジスタＥ２とＥ３を流れる電流は互
いに等しくて、接続点８と９の電位も等しくなっている
。しかし、差動入力端子３にかかる電圧が他方の差動入
力端子４にかかる電圧より高い場合、トランジスタＥ２
を流れる電流はトランジスタＥ３を流れる電流より多く
なる。したがって、接続点８の電位は接続点９の電位に
比べて低くなる。その結果、接続点７の電位が低くなっ
てトランジスタＥ６を流れる電流が減少する。トランジ
スタＥ６とＥ７はカレントミラーを構成しているので、
［・ランジスタＥ７を流れる電流も減ることとなる。ト
ランジスタＥ７の電流の減少は、トランジスタＥ９のグ
ー１〜とソース間の電圧を減少させる。このとき、接続
点９の電位、すなわちトランジスタＥ９のゲート電位が
高くなっているので、出力端子５から強調された上昇電
圧を取出すことができる。
逆に、差動入力端子３にかかる電圧が他方の差動入力端
子４にかかる電圧より低い場合には、上述の場合と全く
逆の減少が起こって、出力端子５から強調された下降電
圧を取出すことができる。
子４にかかる電圧より低い場合には、上述の場合と全く
逆の減少が起こって、出力端子５から強調された下降電
圧を取出すことができる。
従来のシングルエンド方式のＭＯＳトランジスタ差動増
幅器は以上のように構成されており、トランジスタＤ４
とＤ５による負荷抵抗とトランジー５＝ スタＥ６とＥ７によるカレントミラーの４ｆＩＩ成の両
方を必要どしており、このため能動素子が多くて回路動
作が複雑であり、また利得が取りにくいなどの欠点があ
る。
幅器は以上のように構成されており、トランジスタＤ４
とＤ５による負荷抵抗とトランジー５＝ スタＥ６とＥ７によるカレントミラーの４ｆＩＩ成の両
方を必要どしており、このため能動素子が多くて回路動
作が複雑であり、また利得が取りにくいなどの欠点があ
る。
［発明の概要］
この発明の目的は、比較的少ない能動素子で構成されか
つ大きい利得を得ることができるシングルエンド方式の
Ｍｏ８ ｌ−ランジスタ佼動増幅器を提供することであ
る。
つ大きい利得を得ることができるシングルエンド方式の
Ｍｏ８ ｌ−ランジスタ佼動増幅器を提供することであ
る。
この発明のシングルエンド方式のＭｏ８ Ｉ−ランジス
タ差動増幅器の特徴は、カレント・ミラーに構成された
１組のＭｏ８ Ｉ〜ランジスタを負荷抵抗どして用いて
いることである。
タ差動増幅器の特徴は、カレント・ミラーに構成された
１組のＭｏ８ Ｉ〜ランジスタを負荷抵抗どして用いて
いることである。
［発明の実施例］
第２図はこの発明の一実施例を示す図である。
この回路においては、エンハンスメン：へ型でｎチャネ
ル型のＭＯＳトランジスタＥ１．Ｅ２．およびＥ３とデ
ィプリーション型でｎヂＶネル型のＭｏＳトランジスタ
Ｄ４−、Ｄ５−、およびＤ６が含まれている。トランジ
スタＥ１のソースとグー６− トはそれぞれアース端子１と定電圧端子２に接続されて
おり、そのドレインはトランジスタＥ２とＦ３のソース
に接続されている。トランジスタＥ２とＥ３のゲートは
それぞれ第・１と第２の差動入力端子３と４に接続され
ている。トランジスタＥ２のドレインはトランジスタＤ
４−のソースとゲートおよびトランジスタｒ）５−のゲ
ートに接続されている。トランジスタＥ３のドレインは
トランジスタＤ５−のソースとトランジスタＤ６のドレ
インどさらに出力端子５に接続されている。トランジス
タＤ６のソースとゲートは定電圧端子１０に接続されて
いる。トランジスタＤ４−とＤ ５ ＝のドレインは電
源端子６に接続されている。
ル型のＭＯＳトランジスタＥ１．Ｅ２．およびＥ３とデ
ィプリーション型でｎヂＶネル型のＭｏＳトランジスタ
Ｄ４−、Ｄ５−、およびＤ６が含まれている。トランジ
スタＥ１のソースとグー６− トはそれぞれアース端子１と定電圧端子２に接続されて
おり、そのドレインはトランジスタＥ２とＦ３のソース
に接続されている。トランジスタＥ２とＥ３のゲートは
それぞれ第・１と第２の差動入力端子３と４に接続され
ている。トランジスタＥ２のドレインはトランジスタＤ
４−のソースとゲートおよびトランジスタｒ）５−のゲ
ートに接続されている。トランジスタＥ３のドレインは
トランジスタＤ５−のソースとトランジスタＤ６のドレ
インどさらに出力端子５に接続されている。トランジス
タＤ６のソースとゲートは定電圧端子１０に接続されて
いる。トランジスタＤ４−とＤ ５ ＝のドレインは電
源端子６に接続されている。
ここで、トランジスタＥ２とＤ４−のトランジスタサイ
ズは、それぞれトランジスタＥ３とＤ５′のトランジス
タサイズに等しいものである。
ズは、それぞれトランジスタＥ３とＤ５′のトランジス
タサイズに等しいものである。
上記の回路において、端子２には定電圧が与えられて、
トランジスタＥ１は定電流源として働く。
トランジスタＥ１は定電流源として働く。
今、差動入力端子３と４に等しい電圧がかかつていると
すれば、トランジスタＥ１を流れる電流は一定であって
、１−ランジスタ［２のＥ３を流れる電流が等しくて接
続点８と９の電位は等しくなっている。しかし、差動入
力端子３にかかる電位が他方の入力端子４にかかる電位
より６高ければ、トランジスタＥ２を流れるＮ流はトラ
ンジスタＥ３を流れる電流Ｊ：り少なくなる。一方、１
〜ランジスタＤ４−とＤ５−はカレン１〜ミラーを構成
しているので１−ランジスタＤ５−を流れる電流は１−
ランジスタＤ４−を流れる電流に等しくなる。したがっ
て、トランジスタＤ５−を流れるｉｌｌ流から１−ラン
ジスタＥ３を流れる電流を差し引いた電流が接続点９か
らトランジスタＤ６に流れ出して、出力端子５の電位が
［昇１“る。逆に差動入力端子３にかかる電位が他方の
端子４にかかる電位よりｂ低い場合、上記の場合と逆の
関係となって、トランジスタＥ３を流れる電流は増加し
てトランジスタＤ５′を流れる電流は減少Ｊる。しｌζ
がって、トランジスタＥ３を流れる電流からトランジス
タＤ５−を流れる電流を差し引いた電流が定電圧端子１
０からトランジスタＤ６を介して流し込まれて、出力端
子５の電位は降下する。
すれば、トランジスタＥ１を流れる電流は一定であって
、１−ランジスタ［２のＥ３を流れる電流が等しくて接
続点８と９の電位は等しくなっている。しかし、差動入
力端子３にかかる電位が他方の入力端子４にかかる電位
より６高ければ、トランジスタＥ２を流れるＮ流はトラ
ンジスタＥ３を流れる電流Ｊ：り少なくなる。一方、１
〜ランジスタＤ４−とＤ５−はカレン１〜ミラーを構成
しているので１−ランジスタＤ５−を流れる電流は１−
ランジスタＤ４−を流れる電流に等しくなる。したがっ
て、トランジスタＤ５−を流れるｉｌｌ流から１−ラン
ジスタＥ３を流れる電流を差し引いた電流が接続点９か
らトランジスタＤ６に流れ出して、出力端子５の電位が
［昇１“る。逆に差動入力端子３にかかる電位が他方の
端子４にかかる電位よりｂ低い場合、上記の場合と逆の
関係となって、トランジスタＥ３を流れる電流は増加し
てトランジスタＤ５′を流れる電流は減少Ｊる。しｌζ
がって、トランジスタＥ３を流れる電流からトランジス
タＤ５−を流れる電流を差し引いた電流が定電圧端子１
０からトランジスタＤ６を介して流し込まれて、出力端
子５の電位は降下する。
なお上記実施例では、正電位の電ｍｆＩＡ子６について
ｎチャネル型のＭＯＳ トランジスタを用いる構成につ
いて述べたが、負電位の電源に対しても、またｎチャネ
ル型のＭＯＳ トランジスタを用いても、同様に作用し
１９る差動増幅器を構成寸゛ることは当該技術分野の技
術者達にどって容易であろう。
ｎチャネル型のＭＯＳ トランジスタを用いる構成につ
いて述べたが、負電位の電源に対しても、またｎチャネ
ル型のＭＯＳ トランジスタを用いても、同様に作用し
１９る差動増幅器を構成寸゛ることは当該技術分野の技
術者達にどって容易であろう。
［発明の効果］
以上のように、この発明にＪ：れば、カレン１ヘミラ一
回路を負荷抵抗として用いたので餉荷抵抗の値が大きく
なり、したがって少ない素子数で大きい利得が得られか
つノイズが低減されたシングルエンド方式のＭＯ８ｔ−
ランジスタ差動増幅器を提供することができる。
回路を負荷抵抗として用いたので餉荷抵抗の値が大きく
なり、したがって少ない素子数で大きい利得が得られか
つノイズが低減されたシングルエンド方式のＭＯ８ｔ−
ランジスタ差動増幅器を提供することができる。
第１図は従来のシングルエンド方式のＭＯＳトランジス
タ差動増幅器を示す回路図である。 第２図は本発明の一実施例によるシングルエンド方式の
ＭＯＳ ｌ−ランジスタ差動増幅器を示す回路図である
。 ９− 図において、１はアース端子、２は定電圧端子、３と４
は差動入力端子、５は出力端子、６はｖａｌｌｌ端子、
７，８．および９は接続点、１０は定電圧端子、Ｅｌ、
Ｅ２．Ｅ３．Ｅ６．Ｅ７．Ｅ８およびＦ９は１ンハンス
メント型ＭｏＳトランジスタ、Ｄ／ｌ、Ｄ４”、Ｄ５．
Ｄ５−およびＤ６はディプリーション型ＭＯ８トランジ
スタを示す。 各図において、同一符号は同一内容または相当部分を示
す。 代 理 人 大 岩 増 雄 １０− 第１ 廓 第２図
タ差動増幅器を示す回路図である。 第２図は本発明の一実施例によるシングルエンド方式の
ＭＯＳ ｌ−ランジスタ差動増幅器を示す回路図である
。 ９− 図において、１はアース端子、２は定電圧端子、３と４
は差動入力端子、５は出力端子、６はｖａｌｌｌ端子、
７，８．および９は接続点、１０は定電圧端子、Ｅｌ、
Ｅ２．Ｅ３．Ｅ６．Ｅ７．Ｅ８およびＦ９は１ンハンス
メント型ＭｏＳトランジスタ、Ｄ／ｌ、Ｄ４”、Ｄ５．
Ｄ５−およびＤ６はディプリーション型ＭＯ８トランジ
スタを示す。 各図において、同一符号は同一内容または相当部分を示
す。 代 理 人 大 岩 増 雄 １０− 第１ 廓 第２図
Claims (2)
- （１） シングルエンド方式のＭｏＳトランジスタ差動
増幅器において、 カレントミラーに構成された１組のＭｏ８）−ランジス
タを負荷抵抗として用いたことを特徴とするシングルエ
ンド方式のＭＯＳトランジスタ差動増幅器。 - （２） エンハンスメント型の第１．第２．および第３
のトランジスタと、ディプリーション型の第４．第５．
および第６のトランジスタと、アース端子と、第１およ
び第２の定電圧端子と、第１および第２の差動入力端子
と、出力端子と、さらに電源端子を含み、 前記第１のトランジスタのソースとゲートはそれぞれ前
記アース端子と前記第１の定電圧端子に接続されており
、前記第１のトランジスタのドレインは前記第２と第３
のトランジスタのソースに接続されており、前記第２の
トランジスタと前記第３のトランジスタのゲートはそれ
ぞれ前記第１と第２の差動入力端子に接続されており、
前記第２のトランジスタのドレインは前記第４の！−ラ
ンジスタのソースとゲートおよび前記第５のトランジス
タのゲー１−に接続されており、前記第３のトランジス
タのドレインは前記第５のトランジスタのソースと前記
第６の１−ランジスタのトレインとさらに前記出力端子
に接続されており、前記第６のトランジスタのソースは
前記第２の定電圧端子に接続されてＪ５す、前記第４と
第５のトランジスタのドレインは前記電源端子に接続さ
れていることを特徴とする特許請求の範囲第１項記載の
シングルエンド方式のＭＯＳトランジスタ差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073253A JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073253A JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214611A true JPS60214611A (ja) | 1985-10-26 |
Family
ID=13512822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073253A Pending JPS60214611A (ja) | 1984-04-10 | 1984-04-10 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001372A (en) * | 1988-04-05 | 1991-03-19 | Nokia-Mobira Oy | Circuitry for making a differential output single-ended |
| KR100921517B1 (ko) * | 2006-12-05 | 2009-10-15 | 한국전자통신연구원 | Ｎａｕｔａ 연산 상호 컨덕턴스 증폭기 |
-
1984
- 1984-04-10 JP JP59073253A patent/JPS60214611A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001372A (en) * | 1988-04-05 | 1991-03-19 | Nokia-Mobira Oy | Circuitry for making a differential output single-ended |
| KR100921517B1 (ko) * | 2006-12-05 | 2009-10-15 | 한국전자통신연구원 | Ｎａｕｔａ 연산 상호 컨덕턴스 증폭기 |
| US7616056B2 (en) | 2006-12-05 | 2009-11-10 | Electronics And Telecommunications Research Institute | Nauta operational transconductance amplifier |
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