JPH0262043B2 - - Google Patents
Info
- Publication number
- JPH0262043B2 JPH0262043B2 JP59183073A JP18307384A JPH0262043B2 JP H0262043 B2 JPH0262043 B2 JP H0262043B2 JP 59183073 A JP59183073 A JP 59183073A JP 18307384 A JP18307384 A JP 18307384A JP H0262043 B2 JPH0262043 B2 JP H0262043B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- transistors
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は差動出力をシングルエンド方式で取
出すMOSトランジスタ差動増幅器に関し、特に
その素子数の減少と利得の改善に関するものであ
る。
出すMOSトランジスタ差動増幅器に関し、特に
その素子数の減少と利得の改善に関するものであ
る。
［従来技術］
第１図は従来のシングルエンド方式のMOSト
ランジスタ差動増幅器を示しており、エンハンス
メント型でｎチヤンネル型のMOSトランジスタ
Ｅ１，Ｅ２，Ｅ３，Ｅ６，Ｅ７，Ｅ８およびＥ９
とデイプリーシヨン型でｎチヤンネル型のMOS
トランジスタＤ４およびＤ５を含んでいる。トラ
ンジスタＥ１のソースとゲートはそれぞれアース
端子１と定電圧端子２に接続されており、そのド
レインはトランジスタＥ２とＥ３のソースに接続
されている。トランジスタＥ２とＥ３のゲートは
それぞれ差動入力端子３と４に接続されている。
トランジスタＥ２のドレインは接続点８を介して
トランジスタＤ４のソースとゲートおよびトラン
ジスタＥ８のゲートに接続されている。一方、ト
ランジスタＥ３のドレインは接続点９を介してト
ランジスタＤ５のソースとゲートおよびトランジ
スタＥ９のゲートに接続されており、トランジス
タＤ４とＤ５のドレインはいずれも電源端子６に
接続されている。トランジスタＥ６とＥ７のソー
スはアース端子１に接続されており、トランジス
タＥ６のドレインはトランジスタＥ６とＥ７のゲ
ートおよびトランジスタＥ８のソースに接続され
ている。トランジスタＥ８のドレインは電源端子
６に接続されている。一方、トランジスタＥ７の
ドレインは出力端子５とトランジスタＥ９のソー
スに接続されており、トランジスタＥ９のドレイ
ンは電源端子６に接続されている。
ランジスタ差動増幅器を示しており、エンハンス
メント型でｎチヤンネル型のMOSトランジスタ
Ｅ１，Ｅ２，Ｅ３，Ｅ６，Ｅ７，Ｅ８およびＥ９
とデイプリーシヨン型でｎチヤンネル型のMOS
トランジスタＤ４およびＤ５を含んでいる。トラ
ンジスタＥ１のソースとゲートはそれぞれアース
端子１と定電圧端子２に接続されており、そのド
レインはトランジスタＥ２とＥ３のソースに接続
されている。トランジスタＥ２とＥ３のゲートは
それぞれ差動入力端子３と４に接続されている。
トランジスタＥ２のドレインは接続点８を介して
トランジスタＤ４のソースとゲートおよびトラン
ジスタＥ８のゲートに接続されている。一方、ト
ランジスタＥ３のドレインは接続点９を介してト
ランジスタＤ５のソースとゲートおよびトランジ
スタＥ９のゲートに接続されており、トランジス
タＤ４とＤ５のドレインはいずれも電源端子６に
接続されている。トランジスタＥ６とＥ７のソー
スはアース端子１に接続されており、トランジス
タＥ６のドレインはトランジスタＥ６とＥ７のゲ
ートおよびトランジスタＥ８のソースに接続され
ている。トランジスタＥ８のドレインは電源端子
６に接続されている。一方、トランジスタＥ７の
ドレインは出力端子５とトランジスタＥ９のソー
スに接続されており、トランジスタＥ９のドレイ
ンは電源端子６に接続されている。
ここでトランジスタＥ２，Ｄ４，Ｅ６およびＥ
８のトランジスタサイズは、それぞれトランジス
タＥ３，Ｄ５，Ｅ７およびＥ９のトランジスタサ
イズと等しいものである。
８のトランジスタサイズは、それぞれトランジス
タＥ３，Ｄ５，Ｅ７およびＥ９のトランジスタサ
イズと等しいものである。
このように構成された回路において、端子２に
は定電圧が与えられてトランジスタＥ１は定電流
源として働く。今、差動入力端子３と４に等しい
電圧がかかつているとすれば、トランジスタＥ２
とＥ３を流れる電流は互いに等しくて、接続点８
と９の電位も等しくなつている。しかし、差動入
力端子３にかかる電が他方の差動入力端子４にか
かる電圧より高い場合、トランジスタＥ２を流れ
る電流はトランジスタＥ３を流れる電流より多く
なる。したがつて、接続点８の電位は接続点９の
電位に比べて低くなる。その結果、接続点７の電
位が低くなつてトランジスタＥ６を流れる電流が
減少する。トランジスタＥ６とＥ７はカレントミ
ラーを構成しているので、トランジスタＥ７を流
れる電流も減ることとなる。トランジスタＥ７の
電流の減少は、トランジスタＥ９のゲートとソー
ス間の電圧を減少させる。このとき、接続点９の
電位、すなわちトランジスタＥ９のゲート電位が
高くなつているので、出力端子５から強調された
上昇電圧を取出すことができる。
は定電圧が与えられてトランジスタＥ１は定電流
源として働く。今、差動入力端子３と４に等しい
電圧がかかつているとすれば、トランジスタＥ２
とＥ３を流れる電流は互いに等しくて、接続点８
と９の電位も等しくなつている。しかし、差動入
力端子３にかかる電が他方の差動入力端子４にか
かる電圧より高い場合、トランジスタＥ２を流れ
る電流はトランジスタＥ３を流れる電流より多く
なる。したがつて、接続点８の電位は接続点９の
電位に比べて低くなる。その結果、接続点７の電
位が低くなつてトランジスタＥ６を流れる電流が
減少する。トランジスタＥ６とＥ７はカレントミ
ラーを構成しているので、トランジスタＥ７を流
れる電流も減ることとなる。トランジスタＥ７の
電流の減少は、トランジスタＥ９のゲートとソー
ス間の電圧を減少させる。このとき、接続点９の
電位、すなわちトランジスタＥ９のゲート電位が
高くなつているので、出力端子５から強調された
上昇電圧を取出すことができる。
逆に、差動入力端子３にかかる電圧が他方の差
動入力端子４にかかる電圧より低い場合には、上
述の場合と全く逆の現象が起こつて、出力端子５
から強調された下降電圧を取出すことができる。
動入力端子４にかかる電圧より低い場合には、上
述の場合と全く逆の現象が起こつて、出力端子５
から強調された下降電圧を取出すことができる。
従来のシングルエンド方式のMOSトラジスタ
差動増幅器は以上のように構成されており、トラ
ンジスタＤ４とＤ５による負荷抵抗とトランジス
タＥ６とＥ７によるカレントミラーの構成の両方
を必要としており、このため能動素子が多くて回
路動作が複雑であり、また利得が取りにくいなど
の欠点がある。
差動増幅器は以上のように構成されており、トラ
ンジスタＤ４とＤ５による負荷抵抗とトランジス
タＥ６とＥ７によるカレントミラーの構成の両方
を必要としており、このため能動素子が多くて回
路動作が複雑であり、また利得が取りにくいなど
の欠点がある。
［発明の概要］
この発明の目的は、比較的少ない能動素子で構
成されかつ大きい利得を得ることができるシング
ルエンド方式のMOSトランジスタ差動増幅器を
提供することである。
成されかつ大きい利得を得ることができるシング
ルエンド方式のMOSトランジスタ差動増幅器を
提供することである。
この発明のシングルエンド方式のMOSトラン
ジスタ差動増幅器の特徴は、エンハンスメント型
の第１、第２、第３および第４のトランジスタ
と、デイプリーシヨン型の第５、第６および第７
のトランジスタと、アース端子と、定電圧端子
と、第１および第２の差動入力端子と、出力端子
と、さらに電源端子を含み、前記第１のトランジ
スタのソースとゲートはそれぞれ前記アース端子
と前記定電圧端子に接続されており、前記第１の
トランジスタのドレインは前記第２および第３の
トランジスタのソースに接続されており、前記第
２のトランジスタと前記第３のトランジスタのゲ
ートはそれぞれ前記第１と第２の差動入力端子に
接続されており、前記第２のトランジスタのドレ
インは前記第４のトランジスタのゲートおよび前
記第５のトランジスタのソースとゲートに接続さ
れており、前記第３のトランジスタのドレインは
前記第６のトランジスタのソースと前記出力端子
に接続されており、前記第４のトランジスタのド
レインは前記第６のトランジスタのゲートおよび
前記第７のトランジスタのソースとゲートに接続
されており、前記第４のトランジスタのソースは
前記アース端子に接続されており、前記第５、第
３、および第７のトランジスタのドレインは前記
電源端子に接続されていることである。
ジスタ差動増幅器の特徴は、エンハンスメント型
の第１、第２、第３および第４のトランジスタ
と、デイプリーシヨン型の第５、第６および第７
のトランジスタと、アース端子と、定電圧端子
と、第１および第２の差動入力端子と、出力端子
と、さらに電源端子を含み、前記第１のトランジ
スタのソースとゲートはそれぞれ前記アース端子
と前記定電圧端子に接続されており、前記第１の
トランジスタのドレインは前記第２および第３の
トランジスタのソースに接続されており、前記第
２のトランジスタと前記第３のトランジスタのゲ
ートはそれぞれ前記第１と第２の差動入力端子に
接続されており、前記第２のトランジスタのドレ
インは前記第４のトランジスタのゲートおよび前
記第５のトランジスタのソースとゲートに接続さ
れており、前記第３のトランジスタのドレインは
前記第６のトランジスタのソースと前記出力端子
に接続されており、前記第４のトランジスタのド
レインは前記第６のトランジスタのゲートおよび
前記第７のトランジスタのソースとゲートに接続
されており、前記第４のトランジスタのソースは
前記アース端子に接続されており、前記第５、第
３、および第７のトランジスタのドレインは前記
電源端子に接続されていることである。
［発明の実施例］
第２図はこの発明の一実施例を示す図である。
この回路においては、エンハンスメント型でｎチ
ヤンネル型のMOSトランジスタＥ１，Ｅ２，Ｅ
３、およびＥ１０とデイプリーシヨン型でｎチヤ
ンネル型のMOSトランジスタＤ４′，Ｄ５′およ
びＤ１１が含まれている。
この回路においては、エンハンスメント型でｎチ
ヤンネル型のMOSトランジスタＥ１，Ｅ２，Ｅ
３、およびＥ１０とデイプリーシヨン型でｎチヤ
ンネル型のMOSトランジスタＤ４′，Ｄ５′およ
びＤ１１が含まれている。
トランジスタＥ１のソースとゲートはそれぞれ
アース端子１と定電圧端子２に接続されており、
そのドレインはトランジスタＥ２とＥ３のソース
に接続されている。トランジスタＥ２とＥ３のゲ
ートはそれぞれ第１と第２の差動入力端子３と４
に接続されている。トランジスタＥ２のドレイン
はトランジスタＤ４′のソースとゲートおよびト
ランジスタＥ１０のゲートに接続されている。ト
ランジスタＥ３のドレインはトランジスタＤ５′
のソースと出力端子５に接続されている。トラン
ジスタＥ１０のソースはアース端子１′と接続さ
れ、そのドレインはトランジスタＤ１１のゲート
とソースおよびトランジスタＤ５′のゲートに接
続されている。トランジスタＤ４′，Ｄ５′および
Ｄ１１のドレインは電源端子６に接続されてい
る。
アース端子１と定電圧端子２に接続されており、
そのドレインはトランジスタＥ２とＥ３のソース
に接続されている。トランジスタＥ２とＥ３のゲ
ートはそれぞれ第１と第２の差動入力端子３と４
に接続されている。トランジスタＥ２のドレイン
はトランジスタＤ４′のソースとゲートおよびト
ランジスタＥ１０のゲートに接続されている。ト
ランジスタＥ３のドレインはトランジスタＤ５′
のソースと出力端子５に接続されている。トラン
ジスタＥ１０のソースはアース端子１′と接続さ
れ、そのドレインはトランジスタＤ１１のゲート
とソースおよびトランジスタＤ５′のゲートに接
続されている。トランジスタＤ４′，Ｄ５′および
Ｄ１１のドレインは電源端子６に接続されてい
る。
ここで、トランジスタＥ２とＤ４′のトランジ
スタサイズは、それぞれトランジスタＥ３とＤ
５′のトランジスタサイズに等しいものである。
スタサイズは、それぞれトランジスタＥ３とＤ
５′のトランジスタサイズに等しいものである。
このように構成された回路において、端子２に
は定電圧が与えられて、トランジスタＥ１は定電
流源として働く。今、差動入力端子３と４に等し
い電圧がかかつているとすれば、トランジスタＥ
１を流れる電流は一定であつて、トランジスタＥ
２とＥ３を流れる電流が等しくて接続点８′と
９′の電位は等しくなつている。しかし、差動入
力端子３にかかる電位が他方の入力端子４にかか
る電位よりも高くなれば、トランジスタＥ２を流
れる電流は増大し、逆にトランジスタＥ３を流れ
る電流は減少する。このため、接続点８′の電位
が下がつてトランジスタＥ１０を流れる電流が減
少するので、接続点１０の電位は上昇する。この
結果、トランジスタＤ５′を流れる電流が上昇す
る効果と前述のトランジスタＥ３を流れる電流が
減少する効果が重畳され、接続点９′の電位の上
昇が強調されて端子５から出力される。逆に、端
子３にかかる電位が端子４にかかる電位より低く
なれば、上述の場合と逆の関係となつて、トラン
ジスタＥ３を流れる電流が増大する効果とトラン
ジスタＤ５′を流れる電流が低下する効果によつ
て出力端子５の電位の下降が強調される。
は定電圧が与えられて、トランジスタＥ１は定電
流源として働く。今、差動入力端子３と４に等し
い電圧がかかつているとすれば、トランジスタＥ
１を流れる電流は一定であつて、トランジスタＥ
２とＥ３を流れる電流が等しくて接続点８′と
９′の電位は等しくなつている。しかし、差動入
力端子３にかかる電位が他方の入力端子４にかか
る電位よりも高くなれば、トランジスタＥ２を流
れる電流は増大し、逆にトランジスタＥ３を流れ
る電流は減少する。このため、接続点８′の電位
が下がつてトランジスタＥ１０を流れる電流が減
少するので、接続点１０の電位は上昇する。この
結果、トランジスタＤ５′を流れる電流が上昇す
る効果と前述のトランジスタＥ３を流れる電流が
減少する効果が重畳され、接続点９′の電位の上
昇が強調されて端子５から出力される。逆に、端
子３にかかる電位が端子４にかかる電位より低く
なれば、上述の場合と逆の関係となつて、トラン
ジスタＥ３を流れる電流が増大する効果とトラン
ジスタＤ５′を流れる電流が低下する効果によつ
て出力端子５の電位の下降が強調される。
なお上記実施例では、正電位の電源端子６につ
いてｎチヤンネル型のMOSトランジスタを用い
る構成について述べたが、負電位の電源に対して
も、またｐチヤンネル型のMOSトランジスタを
用いても、同様に作用し得る差動増幅器を構成す
ることは当該技術分野の技術者達にとつて容易で
あろう。
いてｎチヤンネル型のMOSトランジスタを用い
る構成について述べたが、負電位の電源に対して
も、またｐチヤンネル型のMOSトランジスタを
用いても、同様に作用し得る差動増幅器を構成す
ることは当該技術分野の技術者達にとつて容易で
あろう。
［発明の効果］
以上のように、この発明によれば、負荷抵抗間
にインバータを設けたので少ない素子数で大きい
利得が得られるシングルエンド方式のMOSトラ
ンジスタ差動増幅器を提供することができる。
にインバータを設けたので少ない素子数で大きい
利得が得られるシングルエンド方式のMOSトラ
ンジスタ差動増幅器を提供することができる。
第１図は従来のシングルエンド方式のMOSト
ランジスタ差動増幅器を示す回路図である。第２
図は本発明の一実施例によるシングルエンド方式
のMOSトランジスタ差動増幅器を示す回路図で
ある。 図において、１と１′はアース端子、２は定電
圧端子、３と４は差動入力端子、５は出力端子、
６は電源端子、７，８，８′，９′および１０は接
続点、Ｅ１，Ｅ２，Ｅ３，Ｅ６，Ｅ７，Ｅ８，Ｅ
９およびＥ１０はエンハンスメント型MOSトラ
ンジスタ、Ｄ４，Ｄ４′，Ｄ５，Ｄ５′およびＤ１
１はデイプリーシヨン型MOSトランジスタを示
す。なお各図において、同一符号は同一内容また
は相当部分を示す。
ランジスタ差動増幅器を示す回路図である。第２
図は本発明の一実施例によるシングルエンド方式
のMOSトランジスタ差動増幅器を示す回路図で
ある。 図において、１と１′はアース端子、２は定電
圧端子、３と４は差動入力端子、５は出力端子、
６は電源端子、７，８，８′，９′および１０は接
続点、Ｅ１，Ｅ２，Ｅ３，Ｅ６，Ｅ７，Ｅ８，Ｅ
９およびＥ１０はエンハンスメント型MOSトラ
ンジスタ、Ｄ４，Ｄ４′，Ｄ５，Ｄ５′およびＤ１
１はデイプリーシヨン型MOSトランジスタを示
す。なお各図において、同一符号は同一内容また
は相当部分を示す。
Claims (1)
- １ エンハンスメント型の第１、第２、第３およ
び第４のトランジスタと、デイプリーシヨン型の
第５、第６および第７のトランジスタと、アース
端子と、定電圧端子と、第１および第２の差動入
力端子と、出力端子と、さらに電源端子を含み、
前記第１のトランジスタのソースとゲートはそれ
ぞれ前記アース端子と前記定電圧端子に接続され
ており、前記第１のトランジスタのドレインは前
記第２および第３のトランジスタのソースに接続
されており、前記第２のトランジスタと前記第３
のトランジスタのゲートはそれぞれ前記第１と第
２の差動入力端子に接続されており、前記第２の
トランジスタのドレインは前記第４のトランジス
タのゲートおよび前記第５のトランジスタのソー
スとゲートに接続されており、前記第３のトラン
ジスタのドレインは前記第６のトランジスタのソ
ースと前記出力端子に接続されており、前記第４
のトランジスタのドレインは前記第６のトランジ
スタのゲートおよび第７のトランジスタのソース
とゲートに接続されており、前記第４のトランジ
スタのソースは前記アース端子に接続されてお
り、前記第５、第６、および第７のトランジスタ
のドレインは前記電源端子に接続されていること
を特徴とするシングルエンド方式のMOSトラン
ジスタ差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183073A JPS6161509A (ja) | 1984-08-31 | 1984-08-31 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183073A JPS6161509A (ja) | 1984-08-31 | 1984-08-31 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161509A JPS6161509A (ja) | 1986-03-29 |
| JPH0262043B2 true JPH0262043B2 (ja) | 1990-12-21 |
Family
ID=16129277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183073A Granted JPS6161509A (ja) | 1984-08-31 | 1984-08-31 | シングルエンド方式のｍｏｓトランジスタ差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161509A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI87860C (fi) * | 1988-04-05 | 1993-02-25 | Nokia Mobira Oy | Differentialutgaongens koppling som enpolig |
-
1984
- 1984-08-31 JP JP59183073A patent/JPS6161509A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161509A (ja) | 1986-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01226218A (ja) | レベルシフト用集積回路 | |
| JP2793891B2 (ja) | Ａｂ級プッシュプルドライブ回路 | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| JPH0262043B2 (ja) | ||
| JPH04269011A (ja) | レベルシフト回路 | |
| JP2002158578A (ja) | インバータ回路 | |
| JPH0612856B2 (ja) | 増幅回路 | |
| JPH0918328A (ja) | 電圧レベルシフト回路 | |
| JPH0344692B2 (ja) | ||
| JP7479753B2 (ja) | 差動増幅器 | |
| JPH0659761A (ja) | 半導体集積回路 | |
| JPS61237515A (ja) | インバ−タ回路 | |
| JP2647208B2 (ja) | Ａ級プッシュプル出力回路 | |
| JPS60214611A (ja) | シングルエンド方式のｍｏｓトランジスタ差動増幅器 | |
| JPH0566765B2 (ja) | ||
| JPS61119073A (ja) | 集積回路 | |
| JP2551148B2 (ja) | 半導体集積回路用入力バッファ回路 | |
| JPS58120321A (ja) | 入力回路 | |
| JPH0159678B2 (ja) | ||
| JPH0741215Y2 (ja) | 差動増幅回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JPH0225108A (ja) | 半導体集積回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JPS6162230A (ja) | インタ−フエ−ス回路 | |
| JPH0218606A (ja) | 定電流回路 |