JPH0159678B2 - - Google Patents
Info
- Publication number
- JPH0159678B2 JPH0159678B2 JP57062919A JP6291982A JPH0159678B2 JP H0159678 B2 JPH0159678 B2 JP H0159678B2 JP 57062919 A JP57062919 A JP 57062919A JP 6291982 A JP6291982 A JP 6291982A JP H0159678 B2 JPH0159678 B2 JP H0159678B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- inverter
- threshold voltage
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 description 21
- 238000003199 nucleic acid amplification method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は互いに電位差の少ない２つの入力信号
を増幅して高電圧レベルと低電圧レベルの２つの
論理電位を出力するセンス増幅回路に関する。
を増幅して高電圧レベルと低電圧レベルの２つの
論理電位を出力するセンス増幅回路に関する。
従来この種のセンス増幅回路としては第１図
ａ，ｂに示すものがある。トランジスタQE1，
QE2はエンハンスメント形MOSトランジスタであ
り、トランジスタQD1，QD2はデプレツシヨン形
MOSトランジスタである。トランジスタQE1，
QE2を駆動トランジスタとし、トランジスタQD1，
QD2を負荷トランジスタとしてＥ／Ｄ形のインバ
ータ回路I1，I2を構成する。入力信号Ｓ，はそ
れぞれトランジスタQE1，QE2のゲート端子に入
力すると共に、トランジスタQD2，QD1のゲート
端子に入力する。この回路によるセンス増幅動作
を第１図ｃに示す。負荷トランジスタQD1，QD2
のゲート端子に入力信号，Ｓの電圧ＶS、VSを
印加すると、その入出力特性CS，ＣSにより出力
電圧はVD，ＶDとなる。すなわちこの回路のセン
ス増幅度は｜VD−ＶD｜／｜VS−ＶS｜となり、
これはこのＥ／Ｄ形インバータ回路I1，I2の入出
力特性の傾きにほぼ等しい。
ａ，ｂに示すものがある。トランジスタQE1，
QE2はエンハンスメント形MOSトランジスタであ
り、トランジスタQD1，QD2はデプレツシヨン形
MOSトランジスタである。トランジスタQE1，
QE2を駆動トランジスタとし、トランジスタQD1，
QD2を負荷トランジスタとしてＥ／Ｄ形のインバ
ータ回路I1，I2を構成する。入力信号Ｓ，はそ
れぞれトランジスタQE1，QE2のゲート端子に入
力すると共に、トランジスタQD2，QD1のゲート
端子に入力する。この回路によるセンス増幅動作
を第１図ｃに示す。負荷トランジスタQD1，QD2
のゲート端子に入力信号，Ｓの電圧ＶS、VSを
印加すると、その入出力特性CS，ＣSにより出力
電圧はVD，ＶDとなる。すなわちこの回路のセン
ス増幅度は｜VD−ＶD｜／｜VS−ＶS｜となり、
これはこのＥ／Ｄ形インバータ回路I1，I2の入出
力特性の傾きにほぼ等しい。
そのため増幅度を上げるためにはトランジスタ
QE1，QE2のコンダクタンスを大きくしてインバ
ータ回路I1，I2の入出力特性の傾きを大きくする
必要があるが入特性の傾きを大きくすると傾きが
最大となる付近の領域は狭くなり、そこからはず
れると第１図ｄに示すようにかえつて出力電位
VDとＶDの差｜VD−ＶD｜は小さくなり増幅度が
下がる危険性も高くなる。従つてこのような従来
の回路ではむやみにトランジスタQE1，QE2のコ
ンダクタンスを大きくして入出力特性を大きくす
ることはできず、増幅度を大きくすることは困難
であつた。第１図ｂは第１図ａに示す回路を制御
トランジスタQE3を用いて、制御信号Ｃによりセ
ンス増幅回路全体の動作状態を制御するととも
に、差動増幅化したものである。この第１図ｂに
示す回路においても第１図ａに示す回路と同様に
その増幅度の向上は困難であつた。
QE1，QE2のコンダクタンスを大きくしてインバ
ータ回路I1，I2の入出力特性の傾きを大きくする
必要があるが入特性の傾きを大きくすると傾きが
最大となる付近の領域は狭くなり、そこからはず
れると第１図ｄに示すようにかえつて出力電位
VDとＶDの差｜VD−ＶD｜は小さくなり増幅度が
下がる危険性も高くなる。従つてこのような従来
の回路ではむやみにトランジスタQE1，QE2のコ
ンダクタンスを大きくして入出力特性を大きくす
ることはできず、増幅度を大きくすることは困難
であつた。第１図ｂは第１図ａに示す回路を制御
トランジスタQE3を用いて、制御信号Ｃによりセ
ンス増幅回路全体の動作状態を制御するととも
に、差動増幅化したものである。この第１図ｂに
示す回路においても第１図ａに示す回路と同様に
その増幅度の向上は困難であつた。
本発明は上記事情を考慮してなされたもので、
高感度のセンス増幅回路を提供することをその目
的とする。
高感度のセンス増幅回路を提供することをその目
的とする。
この目的達成のため、第１の入力端子を持つ駆
動トランジスタとしての第１のトランジスタおよ
び負荷トランジスタとしての第２のトランジスタ
が直列接続されてなる第１のインバータと、 第２の入力端子を持つ駆動トランジスタとして
の第３のトランジスタおよび負荷トランジスタと
しての第４のトランジスタが直列接続されてなる
第２のインバータと、 前記第２のインバータの出力を入力とする駆動
トランジスタとしての第５のトランジスタおよび
負荷トランジスタとしての第６のトランジスタが
直列接続され、この直列接続点を第１の出力端子
とする第３のインバータと、 前記第１のインバータの出力を入力とする駆動
トランジスタとしての第７のトランジスタおよび
負荷トランジスタとしての第８のトランジスタが
直列接続され、この直列接続点を第２の出力端子
とする第４のインバータとをそなえ、 前記各インバータの負荷トランジスタはそれぞ
ぞれ第１の電源に接続される端子を有し、 前記第１および第２のインバータの駆動トラン
ジスタはそれぞれ第２の電源に接続される端子を
有し、 前記第３のインバータの駆動トランジスタは前
記第１のインバータの出力が電源として与えられ
る端子を、また前記第４のインバータの駆動トラ
ンジスタは前記第２のインバータの出力が電源と
して与えられる端子をそれぞれ有してなり、 前記第１および第３のトランジスタは第１のし
きい値電圧を、前記第２および第４のトランジス
タは第２のしきい値電圧を、前記第５および第７
のトランジスタは第３のしきい値電圧を、前記第
６および第８のトランジスタは第４のしきい値電
圧を有するものであり、 前記第１および第２の入力端子に外部入力信号
が与えられて前記第１および第２の出力端子に出
力信号を生じるセンス増幅回路を構成したもので
ある。
動トランジスタとしての第１のトランジスタおよ
び負荷トランジスタとしての第２のトランジスタ
が直列接続されてなる第１のインバータと、 第２の入力端子を持つ駆動トランジスタとして
の第３のトランジスタおよび負荷トランジスタと
しての第４のトランジスタが直列接続されてなる
第２のインバータと、 前記第２のインバータの出力を入力とする駆動
トランジスタとしての第５のトランジスタおよび
負荷トランジスタとしての第６のトランジスタが
直列接続され、この直列接続点を第１の出力端子
とする第３のインバータと、 前記第１のインバータの出力を入力とする駆動
トランジスタとしての第７のトランジスタおよび
負荷トランジスタとしての第８のトランジスタが
直列接続され、この直列接続点を第２の出力端子
とする第４のインバータとをそなえ、 前記各インバータの負荷トランジスタはそれぞ
ぞれ第１の電源に接続される端子を有し、 前記第１および第２のインバータの駆動トラン
ジスタはそれぞれ第２の電源に接続される端子を
有し、 前記第３のインバータの駆動トランジスタは前
記第１のインバータの出力が電源として与えられ
る端子を、また前記第４のインバータの駆動トラ
ンジスタは前記第２のインバータの出力が電源と
して与えられる端子をそれぞれ有してなり、 前記第１および第３のトランジスタは第１のし
きい値電圧を、前記第２および第４のトランジス
タは第２のしきい値電圧を、前記第５および第７
のトランジスタは第３のしきい値電圧を、前記第
６および第８のトランジスタは第４のしきい値電
圧を有するものであり、 前記第１および第２の入力端子に外部入力信号
が与えられて前記第１および第２の出力端子に出
力信号を生じるセンス増幅回路を構成したもので
ある。
さらに上記の目的達成のために、前記のセンス
増幅回路構成に加えて、前記センス増幅器の第１
および第２のインバータの各駆動トランジスタは
共通に接続される端子を有し、これらの端子は外
部信号に応動する第９のトランジスタを介して前
記第２の電源に接続された回路構成を有するセン
ス増幅器を構成したものである。
増幅回路構成に加えて、前記センス増幅器の第１
および第２のインバータの各駆動トランジスタは
共通に接続される端子を有し、これらの端子は外
部信号に応動する第９のトランジスタを介して前
記第２の電源に接続された回路構成を有するセン
ス増幅器を構成したものである。
〔発明の実施例〕
第２図ａは本発明の第１の実施例によるセンス
増幅回路である。インバータ回路I1，I2は入力信
号Ｓ，に対しエンハンスメント形トランジスタ
QE1，QE2をそれぞれ駆動トランジスタとし、デ
イスペレツシヨン形トランジスタQD1，QD2を負
荷トランジスタとするＥ／Ｄ型インバータ回路で
ある。インバータ回路I3，I4はOV付近のしきい
値電圧を有するトランジスタである、いわゆるイ
ントリンシツク形トランジスタQI1，QI2を駆動ト
ランジスタとし、デイスプレツシヨン形トランジ
スタQD3，QD4を負荷トランジスタとするインバ
ータ回路である。インバータ回路I3，I4の駆動ト
ランジスタQI1，QI2のソース端子にはインバータ
回路I1，I2の出力，Ｍが入力し、ゲート端子に
はこの出力，Ｍが逆に入力する。なお、トラン
ジスタQD1，QD2のゲート端子には出力，Ｍを、
トランジスタQD3，QD4のゲート端子にはインバ
ータ回路I3，I4の出力，Ｄを入力する。トラン
ジスタQE1，QE2のしきい値電圧VTEは正に小さな
値（例えば0.8V）トランジスタQD1，QD2，QD3，
QD4のしきい値電圧VTDは負に大きな値（例えば
−5.0V）であり、トランジスタQI1，QI2のしきい
値電圧VTIはOVもしくはOV近辺の値（例えば＋
0.1V、−0.1V）であり、これらのしきい値電圧は
次式を満足する。
増幅回路である。インバータ回路I1，I2は入力信
号Ｓ，に対しエンハンスメント形トランジスタ
QE1，QE2をそれぞれ駆動トランジスタとし、デ
イスペレツシヨン形トランジスタQD1，QD2を負
荷トランジスタとするＥ／Ｄ型インバータ回路で
ある。インバータ回路I3，I4はOV付近のしきい
値電圧を有するトランジスタである、いわゆるイ
ントリンシツク形トランジスタQI1，QI2を駆動ト
ランジスタとし、デイスプレツシヨン形トランジ
スタQD3，QD4を負荷トランジスタとするインバ
ータ回路である。インバータ回路I3，I4の駆動ト
ランジスタQI1，QI2のソース端子にはインバータ
回路I1，I2の出力，Ｍが入力し、ゲート端子に
はこの出力，Ｍが逆に入力する。なお、トラン
ジスタQD1，QD2のゲート端子には出力，Ｍを、
トランジスタQD3，QD4のゲート端子にはインバ
ータ回路I3，I4の出力，Ｄを入力する。トラン
ジスタQE1，QE2のしきい値電圧VTEは正に小さな
値（例えば0.8V）トランジスタQD1，QD2，QD3，
QD4のしきい値電圧VTDは負に大きな値（例えば
−5.0V）であり、トランジスタQI1，QI2のしきい
値電圧VTIはOVもしくはOV近辺の値（例えば＋
0.1V、−0.1V）であり、これらのしきい値電圧は
次式を満足する。
｜VTD｜＞｜VTE｜＞｜VTI｜ ……
次に本実施例の動作を第２図ｃ，ｄを用いて説
明する。まず入力信号Ｓ，に対する出力，Ｍ
の電圧ＶM、VMはインバータ回路I1，I2の入出力
特性曲線Ｃ１により第２図ｃの如くなる。入力信
号Ｓが入力信号より大きいとき出力電圧VMは
出力電圧ＶMより大きいため、トランジスタQI2は
そのしきい値電圧VTIが正の場合のみならず負の
場合でもその絶対値が出力電圧VMとＶMとの差よ
り小さいときは遮断状態となる。従つてトランジ
スタQD4とQI2により構成されたインバータ回路I4
の出力すなわちセンス増幅回路の出力Ｄの電圧は
第１の基準電源の電圧VDDとなる。次にトランジ
スタQI1については第２図ｃによりインバータ回
路I3の動作を考える。インバータ回路I3のトラン
ジスタQD3のドレイン端子には第１の基準電源の
電圧VDDが供給され、トランジスタQI1のソース端
子にはインバータ回路I1の出力が入力されてい
るため、その入出力特性は曲線Ｃ２の如くなる。
したがつて、インバータ回路I3の出力すなわちセ
ンス増幅回路の出力の電圧は第２図ｃに示すＶ
Ｄの如くなる。よつてこのセンス増幅回路の増幅
度は｜VDD−ＶD｜／｜VS−ＶS｜となり、従来の
増幅度｜VD−ＶD｜／｜VS−ＶS｜に比較して大
きい。またトランジスタQI1のしきい値電圧VTIが
負の値の場合、インバータ回路I3の入出力特性は
曲線Ｃ３の如くなり出力の電圧ＶDはより低く
なりしたがつて増幅度はより大きくなる。ただし
しきい値電圧VTIが負に大きな値であつてもトラ
ンジスタQI2が遮断状態となるための条件として
｜VM−ＶM｜＞｜VT1｜なる制限が守られる必要
がある。したがつてトランジスタQI1のしきい値
電圧VTIはわずかに負の値からわずかに正の値程
度の範囲が望ましい。
明する。まず入力信号Ｓ，に対する出力，Ｍ
の電圧ＶM、VMはインバータ回路I1，I2の入出力
特性曲線Ｃ１により第２図ｃの如くなる。入力信
号Ｓが入力信号より大きいとき出力電圧VMは
出力電圧ＶMより大きいため、トランジスタQI2は
そのしきい値電圧VTIが正の場合のみならず負の
場合でもその絶対値が出力電圧VMとＶMとの差よ
り小さいときは遮断状態となる。従つてトランジ
スタQD4とQI2により構成されたインバータ回路I4
の出力すなわちセンス増幅回路の出力Ｄの電圧は
第１の基準電源の電圧VDDとなる。次にトランジ
スタQI1については第２図ｃによりインバータ回
路I3の動作を考える。インバータ回路I3のトラン
ジスタQD3のドレイン端子には第１の基準電源の
電圧VDDが供給され、トランジスタQI1のソース端
子にはインバータ回路I1の出力が入力されてい
るため、その入出力特性は曲線Ｃ２の如くなる。
したがつて、インバータ回路I3の出力すなわちセ
ンス増幅回路の出力の電圧は第２図ｃに示すＶ
Ｄの如くなる。よつてこのセンス増幅回路の増幅
度は｜VDD−ＶD｜／｜VS−ＶS｜となり、従来の
増幅度｜VD−ＶD｜／｜VS−ＶS｜に比較して大
きい。またトランジスタQI1のしきい値電圧VTIが
負の値の場合、インバータ回路I3の入出力特性は
曲線Ｃ３の如くなり出力の電圧ＶDはより低く
なりしたがつて増幅度はより大きくなる。ただし
しきい値電圧VTIが負に大きな値であつてもトラ
ンジスタQI2が遮断状態となるための条件として
｜VM−ＶM｜＞｜VT1｜なる制限が守られる必要
がある。したがつてトランジスタQI1のしきい値
電圧VTIはわずかに負の値からわずかに正の値程
度の範囲が望ましい。
これに対し、しきい値電圧VTIの値がこの範囲
を超える場合、つまりトランジスタQI1，QI2がエ
ンハンスメント形トランジスタである場合は入力
信号電位差｜VS−ＶS｜が小さい範囲では出力電
位VD，ＶDにはあまり大きな電位差は生じない
が、入力信号電位差がある程度大きくなると出力
電位には大きな電位差が現れる。したがつて、本
発明回路は信号増幅にしきい値を有する増幅回路
にも応用することができる。この場合上記式
は、 ｜VTD｜＞｜VTE｜｜VTI｜ ……′ と書き表すことができる。
を超える場合、つまりトランジスタQI1，QI2がエ
ンハンスメント形トランジスタである場合は入力
信号電位差｜VS−ＶS｜が小さい範囲では出力電
位VD，ＶDにはあまり大きな電位差は生じない
が、入力信号電位差がある程度大きくなると出力
電位には大きな電位差が現れる。したがつて、本
発明回路は信号増幅にしきい値を有する増幅回路
にも応用することができる。この場合上記式
は、 ｜VTD｜＞｜VTE｜｜VTI｜ ……′ と書き表すことができる。
そして、この′式による第２図ａの回路の変
形例は第２図ｅに示すものとなる。
形例は第２図ｅに示すものとなる。
さらに本実施例では第２図ｄに示すようにイン
バータ回路I1，I2の増幅度を上げたにもかかわら
ず入力信号Ｓ，の電圧VS，ＶSが最適なところ
に位置しないような場合でも、インバータ回路I1
とI2の出力Ｍ，の電圧VM，ＶMの差｜VM−ＶM
｜がしきい値電圧VTIの絶対値｜VTI｜より大きい
限りトランジスタQI2は遮断状態になりセンス増
幅回路は高い増幅度が確保できる。
バータ回路I1，I2の増幅度を上げたにもかかわら
ず入力信号Ｓ，の電圧VS，ＶSが最適なところ
に位置しないような場合でも、インバータ回路I1
とI2の出力Ｍ，の電圧VM，ＶMの差｜VM−ＶM
｜がしきい値電圧VTIの絶対値｜VTI｜より大きい
限りトランジスタQI2は遮断状態になりセンス増
幅回路は高い増幅度が確保できる。
次に第２図ｂに第２の実施例によるセンス増幅
回路を示す。この回路は制御トランジスタQE3を
用いこのトランジスタQE3のゲートに制御信号Ｃ
を与えてこの回路全体の動作状態を制御するとと
もに差動増幅化したものであり、より高い増幅度
を得ることができる。さらにこの第２図ｂの回路
の上記′式による変形例は第２図ｆに示したも
のとなる。
回路を示す。この回路は制御トランジスタQE3を
用いこのトランジスタQE3のゲートに制御信号Ｃ
を与えてこの回路全体の動作状態を制御するとと
もに差動増幅化したものであり、より高い増幅度
を得ることができる。さらにこの第２図ｂの回路
の上記′式による変形例は第２図ｆに示したも
のとなる。
次に第３図以下の図面を用いて第１の実施例の
変形例を示す。第３図ａに示す回路はインバータ
回路I3，I4の負荷トランジスタQD3，QD4のゲート
端子にインバータ回路I1，I2の出力，Ｍを入力
したものである。
変形例を示す。第３図ａに示す回路はインバータ
回路I3，I4の負荷トランジスタQD3，QD4のゲート
端子にインバータ回路I1，I2の出力，Ｍを入力
したものである。
第４図ａに示す回路は第３図ａに示す回路に更
にインバータ回路I1，I2の負荷トランジスタQD1，
QD2のゲート端子にそれぞれ入力信号，Ｓを入
力したものである。
にインバータ回路I1，I2の負荷トランジスタQD1，
QD2のゲート端子にそれぞれ入力信号，Ｓを入
力したものである。
第５図ａに示す回路は第４図ａに示す回路に更
にインバータ回路I3，I4の負荷トランジスタQD3，
QD4のゲート端子にそれぞれ入力信号，Ｓを入
力したものである。
にインバータ回路I3，I4の負荷トランジスタQD3，
QD4のゲート端子にそれぞれ入力信号，Ｓを入
力したものである。
第６図ａ、第７図ａおよび第８図ａに示す回路
は、それぞれ第２図ａ、第３図ａおよび第５図ａ
に示す回路においてインバータ回路I1，I2の負荷
トランジスタQD1，QD2のゲート端子に出力Ｄ，
Ｄを入力するように接続を変更し、インバータ回
路I1，I2に正帰還をかけることによつて更に増幅
度を高めた回路である。
は、それぞれ第２図ａ、第３図ａおよび第５図ａ
に示す回路においてインバータ回路I1，I2の負荷
トランジスタQD1，QD2のゲート端子に出力Ｄ，
Ｄを入力するように接続を変更し、インバータ回
路I1，I2に正帰還をかけることによつて更に増幅
度を高めた回路である。
第９図ａ、第１０図ａおよび第１１図ａに示す
回路は、第６図ａ、第７図ａおよび第８図ａに示
す回路におけるインバータ回路I1，I2の負荷トラ
ンジスタQD1，QD2をしきい値電圧の絶対値がこ
れより小さいイントリンシツク形トランジスタ
Q13，Q14に置換し、そのゲート端子にそれぞれ
出力，Ｄを入力したものである。インバータ回
路I1，I2に対する正帰還量を増加し更に増幅度を
高めたものである。
回路は、第６図ａ、第７図ａおよび第８図ａに示
す回路におけるインバータ回路I1，I2の負荷トラ
ンジスタQD1，QD2をしきい値電圧の絶対値がこ
れより小さいイントリンシツク形トランジスタ
Q13，Q14に置換し、そのゲート端子にそれぞれ
出力，Ｄを入力したものである。インバータ回
路I1，I2に対する正帰還量を増加し更に増幅度を
高めたものである。
第１２図ａ、第１３図ａおよび第１４図ａに示
す回路は、第６図ａ、第７図ａおよび第８図ａに
示す回路におけるインバータ回路I1，I2の負荷ト
ランジスタQD1，QD2をエンハンスメント形トラ
ンジスタQE4，QE5に置換し、そのゲート端子に
第１の基準電源の電圧VDDを入力したものであ
る。インバータ回路I1，I2の出力，Ｍの低電圧
レベルが第２の基準電源に電圧VSSになりやすく
し、出力Ｄ，の低電圧レベルが電圧VSSになり
やすくして増幅度を高めたものである。
す回路は、第６図ａ、第７図ａおよび第８図ａに
示す回路におけるインバータ回路I1，I2の負荷ト
ランジスタQD1，QD2をエンハンスメント形トラ
ンジスタQE4，QE5に置換し、そのゲート端子に
第１の基準電源の電圧VDDを入力したものであ
る。インバータ回路I1，I2の出力，Ｍの低電圧
レベルが第２の基準電源に電圧VSSになりやすく
し、出力Ｄ，の低電圧レベルが電圧VSSになり
やすくして増幅度を高めたものである。
また第３図ｂ、第４図ｂ、第５図ｂ、第６図
ｂ、第７図ｂ、第８図ｂ、第９図ｂ、第１０図
ｂ、第１１図ｂ、第１２図ｂ、第１３図ｂ、第１
４図ｂに示す回路はそれぞれ第３図ａ、第４図
ａ、第５図ａ、第６図ａ、第７図ａ、第８図ａ、
第９図ａ、第１０図ａ、第１１図ａ、第１２図
ａ、第１３図ａ、第１４図ａに示す回路を第２図
ｂに示す回路と同様に制御トランジスタQE3を用
いて差動増幅化し更に増幅度を高めた回路であ
る。
ｂ、第７図ｂ、第８図ｂ、第９図ｂ、第１０図
ｂ、第１１図ｂ、第１２図ｂ、第１３図ｂ、第１
４図ｂに示す回路はそれぞれ第３図ａ、第４図
ａ、第５図ａ、第６図ａ、第７図ａ、第８図ａ、
第９図ａ、第１０図ａ、第１１図ａ、第１２図
ａ、第１３図ａ、第１４図ａに示す回路を第２図
ｂに示す回路と同様に制御トランジスタQE3を用
いて差動増幅化し更に増幅度を高めた回路であ
る。
なお各トランジスタのしきい値は′式を満足
するものであれば多少の相違してもよい。特に負
荷トランジスタQD1，QD2と負荷トランジスタ
QD3，QD4との間や、負荷トランジスタQI3，QI4と
駆動トランジスタQI1，QI2との間や、駆動トラン
ジスタQE1，QE2と負荷トランジスタQE3，QE4と
の間においては、同じ形のトランジスタであつて
も相違してよい。
するものであれば多少の相違してもよい。特に負
荷トランジスタQD1，QD2と負荷トランジスタ
QD3，QD4との間や、負荷トランジスタQI3，QI4と
駆動トランジスタQI1，QI2との間や、駆動トラン
ジスタQE1，QE2と負荷トランジスタQE3，QE4と
の間においては、同じ形のトランジスタであつて
も相違してよい。
次に実際に上記実施例による回路で増幅度を測
定した。エンハンスメント形トランジスタQE1，
QE2，QE3，QE4，QE5のしきい値電圧VTEを0.4〜
1.2Vの範囲に選び、デプレツシヨン形トランジ
スタQD1，QD2，QD3，QD4のしきい値電圧VTDを−
７〜−3Vの範囲に選び、イントリンシツク形ト
ランジスタQI1，QI2，QI4のしきい値電圧VTIを−
0.3〜0.3Vの範囲に選んだとき、増幅度は少なく
とも従来の1.3倍高く最大従来の9.3倍高いものと
なつた。
定した。エンハンスメント形トランジスタQE1，
QE2，QE3，QE4，QE5のしきい値電圧VTEを0.4〜
1.2Vの範囲に選び、デプレツシヨン形トランジ
スタQD1，QD2，QD3，QD4のしきい値電圧VTDを−
７〜−3Vの範囲に選び、イントリンシツク形ト
ランジスタQI1，QI2，QI4のしきい値電圧VTIを−
0.3〜0.3Vの範囲に選んだとき、増幅度は少なく
とも従来の1.3倍高く最大従来の9.3倍高いものと
なつた。
なお第２図ｆおよび第３図乃至第１４図の各ｂ
図に示した差動化センス増幅回路におけるエンハ
ンスメント型MOSトランジスタQE3は外部信号に
よりオンオフ制御できればよいので、そのしきい
値電圧はQE1とQE2とに等しいしきい値電圧でな
くてもよい。
図に示した差動化センス増幅回路におけるエンハ
ンスメント型MOSトランジスタQE3は外部信号に
よりオンオフ制御できればよいので、そのしきい
値電圧はQE1とQE2とに等しいしきい値電圧でな
くてもよい。
なお上記実施例では全てMOSトランジスタを
用いたがデプレツシヨン形トランジスタQD1，
QD3，QD4あるいはイントリンシツク形トランジ
スたQI1，QI2，QI3，QI4には接合型FETを用いて
もよい。
用いたがデプレツシヨン形トランジスタQD1，
QD3，QD4あるいはイントリンシツク形トランジ
スたQI1，QI2，QI3，QI4には接合型FETを用いて
もよい。
さらにまた、上の例ではＮチヤンネルMOSト
ランジスタを用いているが逆の導電型のＰチヤン
ネルMOSトランジスタを用いることにより電源
電圧の極性ならびにしきい値電圧の極性を全て逆
にして回路を構成してもよい。
ランジスタを用いているが逆の導電型のＰチヤン
ネルMOSトランジスタを用いることにより電源
電圧の極性ならびにしきい値電圧の極性を全て逆
にして回路を構成してもよい。
また上記実施例における各インバータに用いら
れる負荷トランジスタは、そのゲート電位を適当
に与えればよくそのための接続は種々あるが何れ
にしても上記実施例に示されたものから類推し得
る。
れる負荷トランジスタは、そのゲート電位を適当
に与えればよくそのための接続は種々あるが何れ
にしても上記実施例に示されたものから類推し得
る。
以上述べたところからあきらかなように本発明
によれば入力側および出力側の４つのインバータ
回路を用い出力側インバータの駆動トランジスタ
を遮断状態にしやすくすることにより出力が基準
電源の電圧になりやすく高い増幅度を実現するこ
とができる。
によれば入力側および出力側の４つのインバータ
回路を用い出力側インバータの駆動トランジスタ
を遮断状態にしやすくすることにより出力が基準
電源の電圧になりやすく高い増幅度を実現するこ
とができる。
第１図ａ，ｂはそれぞれ従来のセンス増幅回路
の回路図、第１図ｃ，ｄはそれぞれ第１図ａの回
路の入出力特性を示すグラフ、第２図ａ，ｂはそ
れぞれ本発明の第１および第２の実施例によるセ
ンス増幅回路の回路図、第２図ｃ，ｄはそれぞれ
第２図ａの回路の入出力特性を示すグラフ、第２
図ｅ，ｆは第２図ａ，ｂの回路の変形例を示す回
路図、第３図ａ，ｂ、第４図ａ，ｂ、第５図ａ，
ｂ、第６図ａ，ｂ、第７図ａ，ｂ、第８図ａ，
ｂ、第９図ａ，ｂ、第１０図ａ，ｂ、第１１図
ａ，ｂ、第１２図ａ，ｂ、第１３図ａ，ｂ、第１
４図ａ，ｂはそれぞれ本発明の他の実施例による
センス増幅回路の回路図である。 I1，I2，I3，I4……インバータ回路、QE1，QE2，
QE3，QE4，QE5……エンハンスメント形トランジ
スタ、QD1，QD2，QD3，QD4……デプレツシヨン
形トランジスタ、QI1，QI2，QI3，QI4……イント
リンシツク形トランジスタ、Ｓ，……入力信
号、Ｃ……制御信号、Ｄ，……出力信号、VDD
……第１の基準電源、VSS……第２の基準電源。
の回路図、第１図ｃ，ｄはそれぞれ第１図ａの回
路の入出力特性を示すグラフ、第２図ａ，ｂはそ
れぞれ本発明の第１および第２の実施例によるセ
ンス増幅回路の回路図、第２図ｃ，ｄはそれぞれ
第２図ａの回路の入出力特性を示すグラフ、第２
図ｅ，ｆは第２図ａ，ｂの回路の変形例を示す回
路図、第３図ａ，ｂ、第４図ａ，ｂ、第５図ａ，
ｂ、第６図ａ，ｂ、第７図ａ，ｂ、第８図ａ，
ｂ、第９図ａ，ｂ、第１０図ａ，ｂ、第１１図
ａ，ｂ、第１２図ａ，ｂ、第１３図ａ，ｂ、第１
４図ａ，ｂはそれぞれ本発明の他の実施例による
センス増幅回路の回路図である。 I1，I2，I3，I4……インバータ回路、QE1，QE2，
QE3，QE4，QE5……エンハンスメント形トランジ
スタ、QD1，QD2，QD3，QD4……デプレツシヨン
形トランジスタ、QI1，QI2，QI3，QI4……イント
リンシツク形トランジスタ、Ｓ，……入力信
号、Ｃ……制御信号、Ｄ，……出力信号、VDD
……第１の基準電源、VSS……第２の基準電源。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端子を持つ駆動トランジスタとし
ての第１のトランジスタおよび負荷トランジスタ
としての第２のトランジスタが直列接続されてな
る第１のインバータと、 第２の入力端子を持つ駆動トランジスタとして
の第３のトランジスタおよび負荷トランジスタと
しての第４のトランジスタが直列接続されてなる
第２のインバータと、 前記第２のインバータの出力を入力とする駆動
トランジスタとしての第５のトランジスタおよび
負荷トランジスタとしての第６のトランジスタが
直列接続され、この直列接続点を第１の出力端子
とする第３のインバータと、 前記第１のインバータの出力を入力とする駆動
トランジスタとしての第７のトランジスタおよび
負荷トランジスタとしての第８のトランジスタが
直列接続され、この直列接続点を第２の出力端子
とする第４のインバータとをそなえ、 前記各インバータの負荷トランジスタはそれぞ
れ第１の電源に接続される端子を有し、 前記第１および第２のインバータの駆動トラン
ジスタはそれぞれ第２の電源に接続される端子を
有し、 前記第３のインバータの駆動トランジスタは前
記第１のインバータの出力が電源として与えられ
る端子を、また前記第４のインバータの駆動トラ
ンジスタは前記第２のインバータの出力が電源と
して与えられる端子をそれぞれ有してなり、 前記第１および第３のトランジスタは第１のし
きい値電圧を、前記第２および第４のトランジス
タは第２のしきい値電圧を、前記第５および第７
のトランジスタは第３のしきい値電圧を、前記第
６および第８のトランジスタは第４のしきい値電
圧を有するものであり、 前記第１および第２の入力端子に外部入力信号
が与えられて前記第１および第２の出力端子に出
力信号を生じるセンス増幅回路。 ２ 特許請求の範囲第１項記載の回路において、
前記第３のしきい値電圧の絶対値は前記第１のし
きい値電圧の絶対値に等しいかそれより小さく且
つ前記第４のしきい値電圧の絶対値は前記第１の
しきい値電圧の絶対値より大きく、さらに前記第
２のしきい値電圧の絶対値は前記第４のしきい値
電圧の絶対値に等しいかそれより小さいセンス増
幅回路。 ３ 第１の入力端子を持つ駆動トランジスタとし
ての第１のトランジスタおよび負荷トランジスタ
としての第２のトランジスタが直列接続されてな
る第１のインバータと、 第２の入力端子を持つ駆動トランジスタとして
の第３のトランジスタおよび負荷トランジスタと
しての第４のトランジスタが直列接続されてなる
第４のインバータと、 前記第２のインバータの出力を入力とする駆動
トランジスタとしての第５のトランジスタおよび
負荷トランジスタとしての第６のトランジスタが
直列接続され、この直列接続点を第１の出力端子
とする第３のインバータと、 前記第１のインバータの出力を入力とする駆動
トランジスタとしての第７のトランジスタおよび
負荷トランジスタとしての第８のトランジスタが
直列接続され、この直列接続点を第２の出力端子
とする第４のインバータとをそなえ、 前記各インバータの負荷トランジスタはそれぞ
れ第１の電源に接続される端子を有し、 前記第１および第２のインバータの各駆動トラ
ンジスタは共通に接続される端子を有し、これら
の端子は外部信号に応動する第９のトランジスタ
を介して前記第２の電源に接続され、 前記第３のインバータの駆動トランジスタは前
記第１のインバータの出力が電源として与えられ
る端子を、また前記第４のインバータの駆動トラ
ンジスタは前記第２のインバータの出力が電源と
して与えられる端子をそれぞれ有してなり、 前記第１および第３のトランジスタは第１のし
きい値電圧を、前記第２および第４のトランジス
タは第２のしきい値電圧を、前記第５および第７
のトランジスタは第３のしきい値電圧を、前記第
６および第８のトランジスタは第４のしきい値電
圧を、前記第９のトランジスタは第５のしきい値
電圧を有するものであり、 前記第１および第２の入力端子に外部入力信号
が与えられて前記第１および第２の出力端子に出
力信号を生じるセンス増幅回路。 ４ 特許請求の範囲第３項記載の回路において、
前記第３のしきい値電圧の絶対値は前記第１のし
きい値電圧の絶対値に等しいかそれより小さく且
つ前記第４のしきい値電圧の絶対値は前記第１の
しきい値電圧の絶対値より大きく、さらに前記第
２のしきい値電圧の絶対値は前記第４のしきい値
電圧の絶対値に等しいかそれより小さいセンス増
幅回路。 ５ 特許請求の範囲第３項記載の回路において、
前記第５のしきい値電圧の絶対値は前記第１のし
きい値電圧の絶対値に等しいセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062919A JPS58179990A (ja) | 1982-04-15 | 1982-04-15 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062919A JPS58179990A (ja) | 1982-04-15 | 1982-04-15 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179990A JPS58179990A (ja) | 1983-10-21 |
| JPH0159678B2 true JPH0159678B2 (ja) | 1989-12-19 |
Family
ID=13214139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57062919A Granted JPS58179990A (ja) | 1982-04-15 | 1982-04-15 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179990A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192878A (en) * | 1988-10-11 | 1993-03-09 | Oki Electric Industry Co., Ltd. | High-speed differential amplifier |
| WO1990004286A1 (en) * | 1988-10-11 | 1990-04-19 | Oki Electric Industry Co., Ltd. | Differential amplifier circuit |
| US4951252A (en) * | 1988-10-25 | 1990-08-21 | Texas Instruments Incorporated | Digital memory system |
-
1982
- 1982-04-15 JP JP57062919A patent/JPS58179990A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179990A (ja) | 1983-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0347013B2 (ja) | ||
| US4494020A (en) | High sensitivity sense amplifier using different threshold valued MOS devices | |
| US4240039A (en) | MOS Differential amplifier | |
| JPH0249519B2 (ja) | ||
| JPH0159678B2 (ja) | ||
| US4780686A (en) | Semiconductor differential amplifier | |
| JPH0155769B2 (ja) | ||
| JPH0250555B2 (ja) | ||
| JPH0680993B2 (ja) | 差動増幅回路 | |
| JPH0567950A (ja) | コンパレータ | |
| JP3968818B2 (ja) | アンプ | |
| US7157946B2 (en) | Chopper comparator circuit | |
| JPH0133974B2 (ja) | ||
| JP3063090B2 (ja) | 差動増幅回路 | |
| JPH06197001A (ja) | レベル変換回路 | |
| JPH05308273A (ja) | 入力バッファ回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JP4988979B2 (ja) | 増幅回路 | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JPH1127062A (ja) | 差動増幅器及び演算増幅器 | |
| JPH0158593B2 (ja) | ||
| JPH063468B2 (ja) | 電流比較回路 | |
| JPH0691442B2 (ja) | レベルシフト回路 | |
| JPH028486B2 (ja) | ||
| JPH0148689B2 (ja) |