JPH0347013B2 - - Google Patents

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JPH0347013B2
JPH0347013B2 JP55147922A JP14792280A JPH0347013B2 JP H0347013 B2 JPH0347013 B2 JP H0347013B2 JP 55147922 A JP55147922 A JP 55147922A JP 14792280 A JP14792280 A JP 14792280A JP H0347013 B2 JPH0347013 B2 JP H0347013B2
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mos transistor
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 この発明は温度変化による電流値の変化を考慮
した半導体集積回路装置に関する。
MOSトランジスタに代表される絶縁ゲート電
界効果トランジスタでは、その使用温度が上昇す
ると、これに伴つて少数キヤリアすなわち電子あ
るいは正孔の移動度が低下するため電流が流れに
くくなるという特性を有する。このために絶縁ゲ
ート電界効果トランジスタによつて構成された従
来の半導体集積回路装置では、その応答時間が温
度上昇とともに長くなるという欠点がある。たと
えば温度が25℃のときの信号応答時間が200ナノ
秒であつたものが、85℃では倍の400ナノ秒にな
るという具合である。これは電流が温度上昇に伴
つて減少するため、回路の各節点における充放電
電流が減少し、この結果、充放電に時間がかかる
ためである。また温度が上昇すると電流が減少す
るため、逆に消費電流は減少することになる。第
１図はこの関係を示す特性図であり、図中実線は
応答時間、破線は消費電流をそれぞれ示す。第１
図から明らかなように、温度上昇に伴なう応答時
間と消費電流とは反比例関係にある。このため、
従来、集積回路装置を設計する場合、その消費電
流はその値が最も大きくなる低温のときに、その
応答時間は最も長くなる高温のときにそれぞれ考
慮する必要があるわけである。したがつてたとえ
ば高温時における応答時間を短くするためにそれ
に見合つた電流を消費させたとすると、今度は低
温時における消費電流が極めて大きくなるという
不都合が発生する。このため従来では、応答時間
と消費電流についてはある点で妥協が必要であつ
た。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、温度の
上昇による電流減少分を補償することによつて温
度に関係なく応答時間と消費電流をほぼ一定にす
ることができる半導体集積回路装置を提供するこ
とにある。
以下図面を参照してこの発明の一実施例を説明
する。第２図はデイプレツシヨン型のMOSトラ
ンジスタ１，２，３それぞれを負荷とするととも
にエンハンスメント型のMOSトランジスタ４，
５，６それぞれを駆動MOSトランジスタとする、
三段縦続接続されたインバータINV１，INV２，
INV３にこの発明を実施したものであり、上記
インバータINV１，INV２，INV３の各MOSト
ランジスタ１，２，３と電源電圧Vc印加点との
間には、制御信号Ｓ１をゲート入力とするエンハ
ンスメント型またはしきい電圧がほぼOVのMOS
トランジスタ７，８，９それぞれが挿入される。
なお上記各MOSトランジスタとしてＮチヤネル
のものが使用されるが、これはＰチヤネルのもの
であつてもよい。
上記制御信号Ｓ１は後述する温度電圧出力回路
から出力されるものであり、たとえば第３図に示
すようにその出力電圧が温度に比例して増加する
ようなものであるとか、または第４図に示すよう
に所定温度を境にしてその出力電圧が階段状に変
化するようなものが用いられる。
このような構成において、各インバータINV
１，INV２，INV３における消費電流および応
答時間がMOSトランジスタ７，８，９で決まる
ようにそれらの寸法等を予め設定しておき、温度
の上昇とともに各MOSトランジスタ７，８，９
に流れる電流の減少を補償するために信号Ｓ１の
電圧を温度上昇に伴なつて変化させるようにした
ものである。つまり各インバータINV１，INV
２，INV３内のMOSトランジスタ１，２，３そ
れぞれの寸法とMOSトランジスタ４，５，６そ
れぞれの寸法を、次段のインバータ等の負荷容量
を充分に充放電できるように設定しておき、
MOSトランジスタ７，８，９のゲート電圧を温
度に応じて変化させて、高温度における電流の減
少をなくして応答時間の増加を防止するようにし
たものである。したがつてこの回路における応答
時間は温度に関係なくほぼ一定にすることができ
る。各MOSトランジスタ７，８，９のゲート電
圧を温度に応じて増加させているが、前記のよう
にもともと電流は温度上昇に伴つて減少するの
で、消費電流もほぼ一定にすることができる。第
５図はこの実施例回路の制御信号Ｓ１として第３
図に示すような特性をもつものを入力した場合の
前記第１図に対応する特性図であり、第１図と同
様に実線は応答時間を、破線は消費電流をそれぞ
れ示す。
第６図はこの発明の第２の実施例の構成を示す
ものであり、上記実施例と同様にこの発明を三段
縦続接続されたインバータINV１，INV２，
INV３に実施したものである。そして、この実
施例が上記実施例と異なるところは、制御信号Ｓ
１をゲート入力する前記エンハンスメント型のま
たはしきい電圧がほぼ0VのMOSトランジスタ
７，８，９の代りに、デイプレツシヨン型の
MOSトランジスタ１７，１８，１９それぞれが
用いられているところにある。
第７図はこの発明の第３の実施例の構成を示す
ものである。MOS型半導体集積回路装置におい
て、容量の大きな回路点を駆動する必要がある場
合にはバツフア回路が用いられ、この実施例では
このバツフア回路にこの発明を実施したものであ
る。バツフア回路BAはたとえばデイプレツシヨ
ン型のMOSトランジスタ２１とエンハンスメン
ト型のMOSトランジスタ２２とからなり、入力
信号INを反転するインバータINVa、デイプレツ
シヨン型のMOSトランジスタ２３とエンハンス
メント型のMOSトランジスタ２４とからなり、
上記インバータINVaの出力信号を反転するイン
バータINVb、一端が容量の大きな回路点Ｐに接
続されるとともに上記インバータINVaの出力信
号をゲート入力とするデイプレツシヨン型の
MOSトランジスタ２５、一端が上記回路点Ｐに
接続されるとともに上記インバータINVbの出力
信号をゲート入力とするエンハンスメント型の
MOSトランジスタ２６から構成されている。そ
して上記回路点Ｐと電源電圧Vc印加点との間に
は、上記インバータINVaの出力信号をゲート入
力とするデイプレツシヨン型のMOSトランジス
タ２７と前記制御製信号Ｓ１をゲート入力とする
エンハンスメント型のMOSトランジスタ２８が
直列接続される。なおこの場合にも各MOSトラ
ンジスタとしてＮチヤネルのものが使用される
が、これはＰチヤネルであつてもよい。
集積回路における応答時間、消費電流は、上記
容量の大きな回路点Ｐの数の多少によつて決まる
ことが多い。そこでこのうに容量が大きい回路点
にのみ温度補償用のMOSトランジスタ２８を設
けてもその効果は極めて大きい。これは入力信号
INが“０”でありMOSトランジスタ２５がオン
しているときに、MOSトランジスタ２８のゲー
トに前記制御信号Ｓ１を与えることによつて、回
路点Ｐの充電電流が温度上昇とともに減少するの
を防止している。なお、この場合、MOSトラン
ジスタはデイプレツシヨン型のものでもよく、ま
たMOSトランジスタ２７は必ずしも接続する必
要はない。またMOSトランジスタ２７を電源電
圧印加点VC側に、MOSトランジスタ２８を回路
点Ｐ側に接続してもよい。
第８図はこの発明の第４の実施例の構成を示す
ものであり、上記実施例と同様にこの発明をバツ
フア回路に実施したものである。そしてこの実施
例が上記実施例と異なるところは、回路点Ｐと電
源電圧Vc印加点との間に前記MOSトランジスタ
２７，２８を直列接続する代りに、回路点Ｐと電
源電圧Vc印加点との間には、前記インバータ
INVaの出力信号をゲート入力するデイプレツシ
ヨン型のMOSトランジスタ３５と前記制御信号
Ｓ１をゲート入力とするエンハンスメント型の
MOSトランジスタ２８を直列接続し、また回路
点Ｐと接地電位点との間には前記インバータ
INVbの出力信号をゲート入力とするエンハンス
メント型のMOSトランジスタ３６を接続して、
回路点Ｐに対してMOSトランジスタ２５，２６
からなる直列回路にMOSトランジスタ３５，２
８，３６からなる直列回路を並列接続するように
したものである。このような回路構成にすると、
回路点Ｐの放電速度も高めることができる。
第９図はこの発明の第５の実施例の構成を示す
ものである。上記第１ないし第４の実施例ではこ
の発明を単一チヤネルのMOSトランジスタを用
いた集積回路装置に実施した場合について説明し
たが、この実施例ではＰチヤネルおよびＮチヤネ
ルのMOSトランジスタからなるCMOS構造のも
のに実施した場合である。すなわち第９図におい
てＰチヤネルMOSトランジスタ４１とＮチヤネ
ルMOSトランジスタ４２とは入力信号INを反転
した出力信号OUTを得るCMOSインバータINV
を構成していて、このうちＰチヤネルMOSトラ
ンジスタ４１と電源電圧Vc印加点との間には、
制御信号SAをゲート入力とするＰチヤネルMOS
トランジスタ４３が、ＮチヤネルMOSトランジ
スタ４２と接地電位点との間には、制御信号SB
をゲート入力とするＮチヤネルMOSトランジス
タ４４がそれぞれ接続される。
上記制御信号SA，SBは後述する温度電圧出力
回路から出力されるものであり、このうち一方の
信号SAは第１０図に示すようにその電圧が温度
上昇に反比例し、他方の信号SBは温度上昇に正
比例するものである。
すなわちこの回路では、温度上昇に伴つて電流
が減少していく際に、MOSトランジスタ４３，
４４のゲートにこの両MOSトランジスタがより
オンするような信号を与えて、電流の減少分を補
償するようにしたものである。
第１１図はこの発明の第６の実施例の構成を示
すものであり、上記実施例と同様にこの発明を
CMOS構造のものに実施したものである。そし
てこの実施例が上記実施例と異なるところは、Ｐ
チヤネルMOSトランジスタ４３に制御信号SCを
ゲート入力とするＰチヤネルMOSトランジスタ
４５を並列接続するとともに、ＮチヤネルMOS
トランジスタ４４に制御信号SDをゲート入力と
するＮチヤネルMOSトランジスタ４６を並列接
続するようにしたものである。
上記制御信号SC，SDは後述する温度電圧出力
回路から出力されるものであり、第１２図に示す
ようにその電圧が段階的に変化し、一方の信号
SCは温度上昇に伴つて電圧が高から低へ、これ
とは逆に他方の信号SDは温度上昇に伴つて電圧
が低から高へとそれぞれ変化するものである。
この実施例の場合には、ある温度以上になると
MOSトランジスタ４５，４６がオンして、電流
の減少分の補償がより効果的に行なわれる。なお
この場合、信号SAの代りにMOSトランジスタ４
３のゲートには“０”（例えば接地電位）を、信
号SBの代りにMOSトランジスタ４４のゲートに
は“１”（例えば電源VC）をそれぞれ与えて、こ
の両MOSトランジスタ４３，４４をともにオン
状態にしてもよい。
第１３図は前記制御信号Ｓ１，SA〜SDを出力
する温度電圧出力回路の構成を示すものである。
図においてVc印加点と第１出力端Ｏ１との間に
はデイプレツシヨン型のMOSトランジスタ５１
が接続される。そしてこのMOSトランジスタ５
１のゲートは第１出力端Ｏ１に接続される。また
上記第１出力端Ｏ１と接地電位点との間にはドレ
インとゲートを共通接続した２個のエンハンスメ
ント型のMOSトランジスタ５２，５３が直列接
続される。さらにVc印加点と第２出力端Ｏ２と
の間にはポリシリコンによつて構成された抵抗５
４が接続され、第２出力端Ｏ２と接地電位との間
にはゲートが上記第１出力端Ｏ１に接続されたエ
ンハンスメント型のMOSトランジスタ５５が接
続される。
上記第２出力端Ｏ２の信号は各２個のエンハン
スメント型のMOSトランジスタ５６，５７よつ
て構成された二段の増幅段からなる増幅回路Ａに
よつて増幅され、さらにこの増幅回路Ａの出力端
Ｏ３の信号は各１個ずつのデイプレツシヨン型の
MOSトランジスタ５８、エンハンスメント型の
MOSトランジスタ５９によつて構成された二段
のインバータINV，INVにより波形整形さ
れる。
上記回路においてMOSトランジスタ５２，５
３，５５のしきい電圧がすべて等しくこれをVth
とすれば、室温時における第１出力端Ｏ１の電圧
Vo1は次式のようになる。
Vo1＝2Vth＋α（α≧Ｏ） ……(1) このときVo1からMOSトランジスタ５５のし
きい電圧Vthを差し引くと次式のようになる。
2Vth＋α−Vth＝Vth＋α ……(2) 一般にMOSトランジスタのしきい電圧は温度
上昇に伴つて低下し、その温度が上昇してＴ℃に
なると上記Vo1は次式のようになる。
Vo1＝２（Vth−β）＋α ……(3) このとき(2)式は次の様になる。
２（Vth−β）＋α−（Vth−β） ＝Vth−β＋α ……(4) つまり、温度上昇による少数キヤリアの移動度
の低下のうえに、さらにMOSトランジスタ５５
のゲート電圧がβだけ低下するため、このMOS
トランジスタ５５のドレイン電圧（第２出力端Ｏ
２の電圧Vo2）対ドレイン電流特性曲線の位置が
第１４図に示すように○イから○ロへと下向きに移動
する。
一方、ポリシリコンによつて構成されている抵
抗５４は温度の上昇と共に抵抗値が減少する負の
温度特性をもつため、温度が上昇するとその負荷
曲線の位置が○ハから○ニへと上向きに移動する。こ
の結果、第２出力端Ｏ２の電圧Vo2は、温度上昇
に伴つて第１４図中のＶ１からＶ２まで変化す
る。そしてこの電圧Vo2を増幅回路Ａで増幅すれ
ば前記第３図に示すような特性の制御信号Ｓ１を
得ることができ、さらにこの信号Ｓ１を二段のイ
ンバータINV，INVにより波形整形すれば
前記第４図に示すような特性の制御信号Ｓ１を得
ることができる。また電圧Vo2を用いれば前記制
御信号SA〜SDを得ることは可能である。
なおポリシリコンはそのシート抵抗の値によ
り、正負の両方の温度特性、あるいは温度によら
ず一定のシート抵抗をもつことが知られている。
もちろん正の温度特性を持つものも第１３図の抵
抗５４に用いてもよいが、温度上昇により、Vo2
を大きく変化させようとするには、負の温度特性
を持つものを用いるのが望ましい。
次にこの発明の応用例について説明する。第１
５図はそれぞれ１個ずつのデイプレツシヨン型の
MOSトランジスタ６１、およびエンハンスメン
ト型のMOSトランジスタ６２から構成された３
個のインバータINVX，INVY，INVZと、各イ
ンバータ間に挿入された計２個のデイプレツシヨ
ン型のMOSトランジスタ６３，６４とからなる
発振回路であり、従来ではMOSトランジスタ６
３，６４のゲートには固定バイアス（たとえば
Vc）を与えていた。しかしながらこの回路では
温度上昇による電流減少のために、発振周波数が
低下していくという不都合がある。そこで第１６
図に示す発振回路では上記両MOSトランジスタ
６３，６４のゲートに前記制御信号Ｓ１を与え
て、温度上昇に伴う発振周波数の低下を防止する
ようにしたものである。また温度上昇に伴つて発
振周波数を増加させることも可能である。さらに
第１７図に示すようにMOSトランジスタ６３，
６４に並列的にエンハンスメント型のMOSトラ
ンジスタ６５，６６を接続し、この両MOSトラ
ンジスタ６５，６６のゲートに制御信号Ｓ１を与
えるようにしてもよく、また第１８図に示すよう
に、各インバータINVX，INVY，INVZをＰチ
ヤネルのMOSトランジスタ７１とＮチヤネルの
MOSトランジスタ７２とによつて構成し、各イ
ンバータ間にはそれぞれ並列接続されたＰチヤネ
ルMOSトランジスタ７３とＮチヤネルMOSトラ
ンジスタ７４，ＰチヤネルMOSトランジスタ７
５とＮチヤネルMOSトランジスタ７６を接続し、
MOSトランジスタ７３，７５のゲートには前記
制御信号SAを、MOSトランジスタ７４，７６の
ゲートには前記制御信号SBをそれぞれ与えるよ
うにしてもよい。
なおこの発明は上記の一実施例に限定されるも
のではなく、第１３図に示す温度電圧出力回路に
おいて、第１出力端Ｏ１と接地電位点との間には
２個のMOSトランジスタ５２，５３を直列接続
する場合について説明したが、これはその数は１
個あるいは２個以上でもよい。
以上説明したようにこの発明によれば、温度の
上昇による電流減少分を補償することによつて温
度に関係なく応答時間と消費電流をほぼ一定にす
ることができる。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置を説明する
ための特性図、第２図はこの発明の第１の実施例
の回路構成図、第３図および第４図はそれぞれ上
記実施例で用いられる信号の特性図、第５図は上
記実施例を説明するための特性図、第６図はこの
発明の第２の実施例の回路構成図、第７図はこの
発明の第３の実施例の回路構成図、第８図はこの
発明の第４の実施例の回路構成図、第９図はこの
発明の第５の実施例の回路構成図、第１０図はこ
の実施例で用いられる信号の特性図、第１１図は
この発明の第６の実施例の回路構成図、第１２図
はこの実施例で用いられる信号の特性図、第１３
図はこの発明で用いられる温度電圧出力回路の回
路構成図、第１４図はこの温度検出回路の動作を
説明するための特性図、第１５図は従来の発振回
路の回路構成図、第１６図ないし第１８図はそれ
ぞれこの発明を発振回路に応用した応用例の回路
構成図である。 １，２，３，２１，２３，２５，２７，３５，
６１，６３，６４……デイプレツシヨン型の
MOSトランジスタ、４，５，６，２２，２４，
２６，２８，３６，６２，６５，６６……エンハ
ンスメント型のMOSトランジスタ、７，８，９
……エンハンスメント型またはしきい電圧がほぼ
OVのMOSトランジスタ、４１，４３，７１，７
３，７５……ＰチヤネルMOSトランジスタ、４
２，４４，７２，７４，７６……Ｎチヤネル
MOSトランジスタ、BA……バツフア回路、Ａ…
…増幅回路。

Claims (1)

    【特許請求の範囲】
  1. １ 温度に応じた電圧を出力する温度電圧出力回
    路と、電源電圧印加点と任意の回路点との間また
    は任意の二つの回路点間に挿入され上記温度電圧
    出力回路の出力電圧に応じて駆動される第１の絶
    縁ゲート電界効果トランジスタとを具備し、上記
    温度電圧出力回路は、一方電位点と第１出力端と
    の間に挿入された負荷素子と、上記第１出力端と
    他方電位点との間に挿入され各ゲートがそのドレ
    インに接続された少なくとも２個のエンハンスメ
    ント型の第２の絶縁ゲート電界効果トランジスタ
    と、上記一方電位点と第２出力端との間に挿入さ
    れた抵抗素子と、上記第２出力端と他方電位点と
    の間に挿入されそのゲートが上記第１出力端に接
    続されたエンハンスメント型の第３の絶縁ゲート
    電界効果トランジスタとを備え、温度上昇による
    上記第２の絶縁ゲート電界効果トランジスタの各
    しきい電圧の降下現象と、温度上昇による上記第
    ３の絶縁ゲート電界効果トランジスタの電流の減
    少効果とを利用して、上記第２出力端に温度上昇
    と共に電圧が上昇するような出力を得るように構
    成したことを特徴とする半導体集積回路装置。
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