JPS59149427A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59149427A JPS59149427A JP58025596A JP2559683A JPS59149427A JP S59149427 A JPS59149427 A JP S59149427A JP 58025596 A JP58025596 A JP 58025596A JP 2559683 A JP2559683 A JP 2559683A JP S59149427 A JPS59149427 A JP S59149427A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、使用電源電圧が製動した場合でも１回路動
作が正常に行なわれることを可能にする半導体回路、特
にダイナミック集積回路に関するものである。
作が正常に行なわれることを可能にする半導体回路、特
にダイナミック集積回路に関するものである。
従来の半導体装置はオ１図に示すような構成であシ、入
力信号とプリチャージ信号ｔ−交けて。
力信号とプリチャージ信号ｔ−交けて。
プリチャージ時に、プリチャージ端子を高レベルに保つ
入力段回路と、上記入力１目号とプリチャージ端子の１
ｇ号を受けて、出力信号をオン。
入力段回路と、上記入力１目号とプリチャージ端子の１
ｇ号を受けて、出力信号をオン。
オフするプートストラップ回路で構成されたダイナミツ
ク回路の一例である。第１図において。
ク回路の一例である。第１図において。
■ＮＦｉ入力信号、Φｐはプリチャージ１ぎ号、 ＯＵ
Ｔは出力信号、’ ＶＤＤは電源電圧である。１１１〜
（４）はエンハンスメント型ＭＯ８）ランジスタ（以下
。
Ｔは出力信号、’ ＶＤＤは電源電圧である。１１１〜
（４）はエンハンスメント型ＭＯ８）ランジスタ（以下
。
エンハンスメントＱ Ｍ Ｏ８Ｔという。）で入力段回
路を構成する。（５）〜（７）はエンハンスメント型Ｍ
ＯＳ Ｔ 、 （ＩｆυはＭＯ８容蝋容量−トストラ
ップ回路全構成する。ＮＰはプリチャージ端子、ＮＢは
ブートストラップ端子である。
路を構成する。（５）〜（７）はエンハンスメント型Ｍ
ＯＳ Ｔ 、 （ＩｆυはＭＯ８容蝋容量−トストラ
ップ回路全構成する。ＮＰはプリチャージ端子、ＮＢは
ブートストラップ端子である。
第１図の回路動作上第２図を用いて説明する。
プリチャージ期間中はΦｐが；踵レベルで、工Ｎが低レ
ベルであり、プリチャージ端子ＮＰをｔＪＤＤ−ＶＴ
Ｖｃ、 ＯＵ Ｔ全備レベルに１呆つ。ここでＶＴは。
ベルであり、プリチャージ端子ＮＰをｔＪＤＤ−ＶＴ
Ｖｃ、 ＯＵ Ｔ全備レベルに１呆つ。ここでＶＴは。
エンハンスメント型ＭＯ８Ｔのしきい値゛電圧である。
回路動作が始まると、Φｐが立下り、ＩＮが高レベルに
向けて立ち上る。プリチャージ端子の蝋付（４７Ｍ Ｏ
８Ｔ ＋４１を通して放電すると伴に。
向けて立ち上る。プリチャージ端子の蝋付（４７Ｍ Ｏ
８Ｔ ＋４１を通して放電すると伴に。
Ｍ ＯＳ Ｔ １５１を通して、 ＭＢを充電する。こ
の４果。
の４果。
容量（１０）はグランドに対して充電されたことになる
。しかし、 Ｎｐの電位が、 ＶＴ以下に１氏下してし
まうと、 Ｍ ０８ Ｔ （７１はＯＦＦしてしまい。
。しかし、 Ｎｐの電位が、 ＶＴ以下に１氏下してし
まうと、 Ｍ ０８ Ｔ （７１はＯＦＦしてしまい。
ＯＵＴの電位が上昇する。このＬ位上昇は、容量（ｌＯ
）の容量結合でＮＢの電位全ＶＤＤ＋ＶＴＲ以上にし。
）の容量結合でＮＢの電位全ＶＤＤ＋ＶＴＲ以上にし。
ＯＵＴに電源電圧ＶＤＤを出する。いわゆるフートスト
ラップ作用を行う。
ラップ作用を行う。
この従来の回路において、プリチャージ期間中に電源電
圧ＶＤＤが一時的に上昇し、再び下降し回路動作が始ま
った場合は１回路が正常に動作しない場合があった。
圧ＶＤＤが一時的に上昇し、再び下降し回路動作が始ま
った場合は１回路が正常に動作しない場合があった。
第２図の波形図に羞づいて説明する。
電源電圧ＶＤＤ（Ｌ）が一定の場合の正常遺作を第２図
の実線で示す。
の実線で示す。
Φｐが低レベルになった後に、ＩＮが立上ってからＯＵ
ＴがＶＤＤ（Ｌ）々るまでの時間は、プリチャージ端子
や０Ｕｊ４子の浮遊容置、入力殺回踏、ブートストラッ
プ回路のトランジスタサイズ等で決まる一尼の遅延時間
１．を嬰する。
ＴがＶＤＤ（Ｌ）々るまでの時間は、プリチャージ端子
や０Ｕｊ４子の浮遊容置、入力殺回踏、ブートストラッ
プ回路のトランジスタサイズ等で決まる一尼の遅延時間
１．を嬰する。
一方、プリチャージ期間中に、電源電圧がＶＤＤＣＨ）
Ｉｃ上昇した場合を第２図のｆＭ線で示す。鍛練のな
い所は、波形が実線と重なっていることを示す。この場
合、ΦｐのレベルがＶＤＤ（Ｉ（）に上昇するので、
ＮｐのプリチャージレベルもＶＤＤ（Ｌ）−ＮＰのプリ
チャージレベルは、 ＶＤＤ（Ｉｆ）−ＶＴに保持され
ている。続いての回路動作でＩＮが立上がり、ｆリチャ
ージノードＮＰのレベル全放電、フは正常動作よりＪ５
延する。このため、プートストラップ回路により、ＯＵ
ＴがＶＤＤ （Ｌ ）にＳノ上がる時間も、正常動作に
比してｔ２？蓼することになる。
Ｉｃ上昇した場合を第２図のｆＭ線で示す。鍛練のな
い所は、波形が実線と重なっていることを示す。この場
合、ΦｐのレベルがＶＤＤ（Ｉ（）に上昇するので、
ＮｐのプリチャージレベルもＶＤＤ（Ｌ）−ＮＰのプリ
チャージレベルは、 ＶＤＤ（Ｉｆ）−ＶＴに保持され
ている。続いての回路動作でＩＮが立上がり、ｆリチャ
ージノードＮＰのレベル全放電、フは正常動作よりＪ５
延する。このため、プートストラップ回路により、ＯＵ
ＴがＶＤＤ （Ｌ ）にＳノ上がる時間も、正常動作に
比してｔ２？蓼することになる。
ダイナミック回ＩＥ６．泣に篩集積回路においては、こ
の６Ｍのダイナミック回路が、数多く使われているため
回路−故当りの砿少なｌγ線は、最終賎において大きな
遅延となって現われる。
の６Ｍのダイナミック回路が、数多く使われているため
回路−故当りの砿少なｌγ線は、最終賎において大きな
遅延となって現われる。
この発明は、上記のような従来のものの欠点全除去する
ためになされたもので、プリチャージ端子にエンハンス
メントＱ Ｍ ＯＳ Ｔで構成されたリークパス回ｗｒ
を設け０ことによって通常の（ロ）ＩＭｒｗＪ作には支
障を与えずに、電源電圧が夜前した場合でも、プリチャ
ージレベルが３１源＋４１圧の夜前に追従して変化し９
回路動作が過度の遅延なく正常に行なわれる半導体回路
を提供するものである。
ためになされたもので、プリチャージ端子にエンハンス
メントＱ Ｍ ＯＳ Ｔで構成されたリークパス回ｗｒ
を設け０ことによって通常の（ロ）ＩＭｒｗＪ作には支
障を与えずに、電源電圧が夜前した場合でも、プリチャ
ージレベルが３１源＋４１圧の夜前に追従して変化し９
回路動作が過度の遅延なく正常に行なわれる半導体回路
を提供するものである。
以下、この発明の一笑施例倉オ８因を用いて置引する。
四はプリチャージ端子とグランド間に１．十けたリーク
パス回路で、他は第１図と同様である。リークバス・、
−において（１０１）はドレインｔａ＋ ？プリチャー
ジ端子ＮＰに、ゲートをプリチャージ信号ニ、ソースＩ
ｂｌ ｆｃ第２エンハンスメント型ＭＯ８Ｔ（１０１の
ドレインに接続したエンハンスメント型ＭＯ８Ｔであり
、（１０２）はゲート′亀ｌ原＊ 圧＊ ”Ｄソース＋
０１ ’ｌｉｌミーグランド続している。
パス回路で、他は第１図と同様である。リークバス・、
−において（１０１）はドレインｔａ＋ ？プリチャー
ジ端子ＮＰに、ゲートをプリチャージ信号ニ、ソースＩ
ｂｌ ｆｃ第２エンハンスメント型ＭＯ８Ｔ（１０１の
ドレインに接続したエンハンスメント型ＭＯ８Ｔであり
、（１０２）はゲート′亀ｌ原＊ 圧＊ ”Ｄソース＋
０１ ’ｌｉｌミーグランド続している。
さらに、リーク抵抗であるＭ ＯＳ Ｔ （１０１）、
（ＩＤ）の直列オン抵抗は、プリチャージ回路のｍ＃ｌ
ｔ抗であるＭ ０８ Ｔ １３１のオン抵抗よ９８倍以
上大きく４成されている。
（ＩＤ）の直列オン抵抗は、プリチャージ回路のｍ＃ｌ
ｔ抗であるＭ ０８ Ｔ １３１のオン抵抗よ９８倍以
上大きく４成されている。
以下、第４図才もとに１本発明の回路動作を説明する。
実線は９軍＃電圧ＶＤＤ（り一定、波線はプリチャージ
期間中に電源電圧がＶＤＤ（Ｌ）からＶＤＤ（Ｈ）に上
がシ、再びＶＤＤ （Ｌ） Ｋ￥つた波形を示す。波線
のない所は、実線と１１！なっていることを示す。第８
図に示す回路において、電源電圧がＶＤＤ（Ｌ）一定の
通常動作の場合は、プリチャージ団１１ｊ中にＭ ＯＳ
Ｔ （１０１）がオンしており、 Ｍ ＯＳ Ｔ（１
０１）。
期間中に電源電圧がＶＤＤ（Ｌ）からＶＤＤ（Ｈ）に上
がシ、再びＶＤＤ （Ｌ） Ｋ￥つた波形を示す。波線
のない所は、実線と１１！なっていることを示す。第８
図に示す回路において、電源電圧がＶＤＤ（Ｌ）一定の
通常動作の場合は、プリチャージ団１１ｊ中にＭ ＯＳ
Ｔ （１０１）がオンしており、 Ｍ ＯＳ Ｔ（１
０１）。
（１０２） ｆ ｊ…してリークパスが形成されるため
。
。
プリチャージ端子のレベルはＶ Ｄ ｎ （、Ｌ ）−
’Ｖ ＴよりΔＶ。
’Ｖ ＴよりΔＶ。
イ氏いＶ Ｄ Ｄ （ｘ、）−ＶＴ−Δｖ蔦となる。そ
の１肴Φｐが１氏レベルになシ・４０ Ｓ Ｔ （８１
がオフしてもＭ ＯＳ Ｔ （１０１）がオフするので
ＩＮが立上るまでにリークバス回路全通してプリチャー
ジレベルが枚醒されることはなく、リークパス回路ケ設
けたことによるｆＡ切動作生じることはないか、プリチ
ャージレベルがΔＶＩ だけ低いのでＩＮが立上り、Ｏ
ＵＴがＶＤＤ（Ｌ）になる時間はオ五図の一合のｔｌよ
り短いｔｓとなる。プリチャージ期間中にプリチャージ
レベルがＶＴ以下に吐下するとＩＮが入る前にＭ Ｏ８
Ｔ ＋７１がオフしてしまい回路の誤動作を生じる。し
かし、リークバス回路のリーク抵抗であ７）Ｍ ＯＳ
Ｔ （１０１） 、 （１０２）の直列オン抵抗をプリ
チャージ駆動抵抗であるＭ ＯＳ Ｔ １３１のオン抵
抗より８倍以上大きくすると、プリチャージレベルの低
下ΔｖＩはほとんどなく、プリチャージ、ｚｘＮが立上
りＯＵＴがＶＤＤ（Ｌ）Ｋなる１での時間もｔ 、 Ｉ
Ｃ、、＠；しくなる。さらにリーク世１抗を大きくする
ことにより、リークバス回路ヲ、背けたことによる電源
電流増加を押えることができる。
の１肴Φｐが１氏レベルになシ・４０ Ｓ Ｔ （８１
がオフしてもＭ ＯＳ Ｔ （１０１）がオフするので
ＩＮが立上るまでにリークバス回路全通してプリチャー
ジレベルが枚醒されることはなく、リークパス回路ケ設
けたことによるｆＡ切動作生じることはないか、プリチ
ャージレベルがΔＶＩ だけ低いのでＩＮが立上り、Ｏ
ＵＴがＶＤＤ（Ｌ）になる時間はオ五図の一合のｔｌよ
り短いｔｓとなる。プリチャージ期間中にプリチャージ
レベルがＶＴ以下に吐下するとＩＮが入る前にＭ Ｏ８
Ｔ ＋７１がオフしてしまい回路の誤動作を生じる。し
かし、リークバス回路のリーク抵抗であ７）Ｍ ＯＳ
Ｔ （１０１） 、 （１０２）の直列オン抵抗をプリ
チャージ駆動抵抗であるＭ ＯＳ Ｔ １３１のオン抵
抗より８倍以上大きくすると、プリチャージレベルの低
下ΔｖＩはほとんどなく、プリチャージ、ｚｘＮが立上
りＯＵＴがＶＤＤ（Ｌ）Ｋなる１での時間もｔ 、 Ｉ
Ｃ、、＠；しくなる。さらにリーク世１抗を大きくする
ことにより、リークバス回路ヲ、背けたことによる電源
電流増加を押えることができる。
一方、プリチャージ期間中に一１ダ亀源電圧の上昇かあ
シ再ひもとに戻った場合には、プリチャージ期間中Ｖこ
はＭ ＯＳ Ｔ （１０１）はオンしておりＭ ＯＳ
Ｔ （１０１） 、 （１０２３ｋ ＋ｌＩＪ してリ
ークハスが形成されているために、一度電圧上昇があり
７” ＩＪ チャー シＶ ヘ／Ｌ／ カＶＤＤ（Ｈ）
−ＶＴ−ＡＶ、 にＶｎｎ（ａ）−ＶＴ’） ［ＪＣ昇
しても再び電圧かもどｆＬはリークパスの働へで、その
時の電圧に５じたプリチャージレベルνＤＤ（Ｌ）−Ｖ
Ｔ−ΔＶ、にＶｐｎ（Ｌ）−ＶＴ） ｉ テモトシ、七
〇淡工Ｎが立ち上が＃）ＯＵＴの１４位がｂになるまで
の時間はｔｓとなり、電圧変動がない場合と等しくなる
。
シ再ひもとに戻った場合には、プリチャージ期間中Ｖこ
はＭ ＯＳ Ｔ （１０１）はオンしておりＭ ＯＳ
Ｔ （１０１） 、 （１０２３ｋ ＋ｌＩＪ してリ
ークハスが形成されているために、一度電圧上昇があり
７” ＩＪ チャー シＶ ヘ／Ｌ／ カＶＤＤ（Ｈ）
−ＶＴ−ＡＶ、 にＶｎｎ（ａ）−ＶＴ’） ［ＪＣ昇
しても再び電圧かもどｆＬはリークパスの働へで、その
時の電圧に５じたプリチャージレベルνＤＤ（Ｌ）−Ｖ
Ｔ−ΔＶ、にＶｐｎ（Ｌ）−ＶＴ） ｉ テモトシ、七
〇淡工Ｎが立ち上が＃）ＯＵＴの１４位がｂになるまで
の時間はｔｓとなり、電圧変動がない場合と等しくなる
。
上記実施例では、 Ｍ ＯＳ Ｔ （１０２）のゲート
電圧ｗ ′＝ ｔｒｙ、 ゛電圧にしたが、 Ｍ ＯＳ
Ｔ （１１）がオンする一定電圧でもその効果は変ら
ない。
電圧ｗ ′＝ ｔｒｙ、 ゛電圧にしたが、 Ｍ ＯＳ
Ｔ （１１）がオンする一定電圧でもその効果は変ら
ない。
一般に、ダイナミック回Ｉ＠は、エンハンスメ：／ ｈ
ｑ Ｍ ＯＳ Ｔで溝成されているため、エンハンス
メント型ＭＯＥＩＴでイ荷１戊されたリークバス回路を
設けることは、集積回路作成上のプロセスにとって容易
である。
ｑ Ｍ ＯＳ Ｔで溝成されているため、エンハンス
メント型ＭＯＥＩＴでイ荷１戊されたリークバス回路を
設けることは、集積回路作成上のプロセスにとって容易
である。
さらに、上記実施例ではＭ ＯＳ Ｔ （１０１３，（
１０２）に特別な指定をしなかったか、ＭＯ８Ｔ（１０
１）のゲート長、ゲート１１ｊを数μｍＫし、リークバ
ス回路の抵抗値の大きなリーク抵抗’１Ｍ０ＥＩＴ（１
０２）のゲート長をジグザグ状に形成して硬くすること
で実現してもその効果はメりなくさらにプリチャーシイ
ぎ号Φｐの負荷容量が、最小限に押えられ、嶋集積化に
とって何利である。
１０２）に特別な指定をしなかったか、ＭＯ８Ｔ（１０
１）のゲート長、ゲート１１ｊを数μｍＫし、リークバ
ス回路の抵抗値の大きなリーク抵抗’１Ｍ０ＥＩＴ（１
０２）のゲート長をジグザグ状に形成して硬くすること
で実現してもその効果はメりなくさらにプリチャーシイ
ぎ号Φｐの負荷容量が、最小限に押えられ、嶋集積化に
とって何利である。
父、上記実施例において、第５図のパターンレイアクト
図に示すようにＭ Ｏ８Ｔ （ＩＬｌｌ）のソースｔ１
４ 域ｌａｌ ｆｆｉ 線中数μｍで、ＶＤＤライン、
グランド付近まで配置し、そこにＭ Ｏ６１Ｔ （ＩＨ
Ｊ 全配置しても、工Ｎ°が立上る時には、Φｐが旺レ
ベルになっているため、ＭＯ８Ｔ（１０１）のソース鎖
板１ａｌの浮遊谷閂は、プリチャージ端子ＮＰの浮遊容
量とはならず、（ロ）路動作が遅れる原因とはならない
ので、リークパス回路の効果は変りない。さらに、この
ようにすれば、バクーフレイアクト上の空き囲域に、リ
ークパス回路を配置できるため、尚集積化にとって有利
である。
図に示すようにＭ Ｏ８Ｔ （ＩＬｌｌ）のソースｔ１
４ 域ｌａｌ ｆｆｉ 線中数μｍで、ＶＤＤライン、
グランド付近まで配置し、そこにＭ Ｏ６１Ｔ （ＩＨ
Ｊ 全配置しても、工Ｎ°が立上る時には、Φｐが旺レ
ベルになっているため、ＭＯ８Ｔ（１０１）のソース鎖
板１ａｌの浮遊谷閂は、プリチャージ端子ＮＰの浮遊容
量とはならず、（ロ）路動作が遅れる原因とはならない
ので、リークパス回路の効果は変りない。さらに、この
ようにすれば、バクーフレイアクト上の空き囲域に、リ
ークパス回路を配置できるため、尚集積化にとって有利
である。
上記実施例では、入力１ｄ号と、プリチャージ伯号會ツ
゛げで、プリチャージ時にプリチャージ・・高子″を高
レベルに医つ入力段回路と、上記入力・１６号と、プリ
チャージ端子の信号を父けて、出力１６号をオンオフす
るプートストラップ回路で４成されたダイナミック回路
にリークバスＩＩＪＪ路？通用した例を示したが、第６
図に示す実施例のように、リークパス回路？、出力１−
号と、プリチャーシイ８号を受けて、プリチャージ時に
プリチャージ廟子ケ高レベルに保つ入力段回路と。
゛げで、プリチャージ時にプリチャージ・・高子″を高
レベルに医つ入力段回路と、上記入力・１６号と、プリ
チャージ端子の信号を父けて、出力１６号をオンオフす
るプートストラップ回路で４成されたダイナミック回路
にリークバスＩＩＪＪ路？通用した例を示したが、第６
図に示す実施例のように、リークパス回路？、出力１−
号と、プリチャーシイ８号を受けて、プリチャージ時に
プリチャージ廟子ケ高レベルに保つ入力段回路と。
入力信号とプリチャージ端子の信号を受けて。
出力信号をオン、オフするプートストラップ回路で４１
ケ成されたダイナミック回路に通用しても又、オフ図に
示す実施例のよ？に、入力１ｇ号とプリチャージ信号を
受けて、入力４ｇ号の反転全出力するインバータで構成
され九ダイナミック回路に適用してもその効果に変わＨ
−ｔなり。
ケ成されたダイナミック回路に通用しても又、オフ図に
示す実施例のよ？に、入力１ｇ号とプリチャージ信号を
受けて、入力４ｇ号の反転全出力するインバータで構成
され九ダイナミック回路に適用してもその効果に変わＨ
−ｔなり。
まず、オ６図の回路動作を説明する。ｉｌｌ〜＋２１は
エンハンスメント型ＭＯＥＩＴで入力段回路全構成し、
１３１〜（７）もエンハンスメント型Ｍ ＯＳ Ｔ。
エンハンスメント型ＭＯＥＩＴで入力段回路全構成し、
１３１〜（７）もエンハンスメント型Ｍ ＯＳ Ｔ。
（ｌＯ）はＭＯ８容量でプートストラップ１ｉｏｌ路を
構成し。
構成し。
０時はリーク回路を構成する。
他の記号はオ１図と同じである。プリチャージ、す」１
−中にψｐがＭレベル、ＩＮが代レベルで。
−中にψｐがＭレベル、ＩＮが代レベルで。
プリチャージ端子ＩＰ全ＶＤＤ−ＶＴ、 ＯＵ Ｔ倉吐
レベルに保つ。回路動作が始まるとΦＰが立下り。
レベルに保つ。回路動作が始まるとΦＰが立下り。
ＩＮが烏レベルに向けて立上４１Ｍ０日容量（１０）τ
グランドに対して充電する。この結果、ＯＵＴが立上が
υ始め入力段回路のＭＯ８Ｔ＋２１ｉ通してプリチャー
ジ端子Ｎｐ０層圧を放磁する。Ｎｐの電位がＶＴ以下に
なシ、 Ｍ ＯＳ Ｔ１４１ｔＩｉＯＦＦ してしまう
と、プートストラップ２・１易子ＮＢの電位は。
グランドに対して充電する。この結果、ＯＵＴが立上が
υ始め入力段回路のＭＯ８Ｔ＋２１ｉ通してプリチャー
ジ端子Ｎｐ０層圧を放磁する。Ｎｐの電位がＶＴ以下に
なシ、 Ｍ ＯＳ Ｔ１４１ｔＩｉＯＦＦ してしまう
と、プートストラップ２・１易子ＮＢの電位は。
容ｌ １１０１の容量結合で、 Ｖｎｎ＋Ｖｒ以上にな
シ、この結果、ＯＵＴがＶＤＤの電位となる。リークバ
ス回路（Ｋ４がない場合、プリチャージ期間中に。
シ、この結果、ＯＵＴがＶＤＤの電位となる。リークバ
ス回路（Ｋ４がない場合、プリチャージ期間中に。
電源電圧がＶＤＤ（Ｈ）Ｋ上昇し、再びｌ／ＤＤ（りに
下降した時、やけ９プリチヤージ端子ＩＪＰ ［、高−
位ＶＤＤ（Ｈ）＝Ｖ２が保持され、この後ＩＮが立上シ
。
下降した時、やけ９プリチヤージ端子ＩＪＰ ［、高−
位ＶＤＤ（Ｈ）＝Ｖ２が保持され、この後ＩＮが立上シ
。
回路動作が始まってＮｐの電位がＶＴ以下になる時間が
遅延するため、ＩＮが立上りＯＵＴがｖＤＤ（Ｌ）にな
るまでの時間ｔ／ｉ、電源電圧が変動しない一合よりも
遅延する。一方、プリチャージ端子にリークパス回路を
設けた僕合１通′酵の回路−作に支障はなく電源電圧の
変動があった場合でもプリチャージ端子ＮＰの高電位Ｖ
ＤＤ（Ｈ）−■はリークバス回路を通して放電され、
ＶＤＤ（り−ｖＴトナルｆｃメ、 Ｉ Ｎ カ立上＃）
ＯＵＴｌｚｉ ＶＤＤ（りになるまでの時間には過度
な遅延がなくなり、を揮電圧が変動しない場合と等しく
なる。
遅延するため、ＩＮが立上りＯＵＴがｖＤＤ（Ｌ）にな
るまでの時間ｔ／ｉ、電源電圧が変動しない一合よりも
遅延する。一方、プリチャージ端子にリークパス回路を
設けた僕合１通′酵の回路−作に支障はなく電源電圧の
変動があった場合でもプリチャージ端子ＮＰの高電位Ｖ
ＤＤ（Ｈ）−■はリークバス回路を通して放電され、
ＶＤＤ（り−ｖＴトナルｆｃメ、 Ｉ Ｎ カ立上＃）
ＯＵＴｌｚｉ ＶＤＤ（りになるまでの時間には過度
な遅延がなくなり、を揮電圧が変動しない場合と等しく
なる。
次に、オフ図の回路について説明する。田。
＋２１ｄ、エンハンスメントＱＭｏｓ’ｒ、＠１ｄｌＪ
−クバス回路で、この場合プリチャージ端子ＮＰと出力
端子００Ｔは等しくなる。他の記号はオ五図と同じであ
る。プリチャージ期間中にΦｐが軸レベル、ＩＮが低レ
ベルで、プリチャージ端一 子ＮＰをＶＤＤ−ＶＴに保
つ。回路動作が始まると・Φｐが立下り工Ｎが高レベル
に向けて立上るためプリチャージ端子ＮＰ 、即ち０σ
Ｔ端子のレベルが低レベルに向けて放電され入力・１１
号の反転が出力される。リークバス回路がない場合プリ
チャージ期間中に、電源′電圧がＶＤＤ（Ｈ）に上昇し
。
−クバス回路で、この場合プリチャージ端子ＮＰと出力
端子００Ｔは等しくなる。他の記号はオ五図と同じであ
る。プリチャージ期間中にΦｐが軸レベル、ＩＮが低レ
ベルで、プリチャージ端一 子ＮＰをＶＤＤ−ＶＴに保
つ。回路動作が始まると・Φｐが立下り工Ｎが高レベル
に向けて立上るためプリチャージ端子ＮＰ 、即ち０σ
Ｔ端子のレベルが低レベルに向けて放電され入力・１１
号の反転が出力される。リークバス回路がない場合プリ
チャージ期間中に、電源′電圧がＶＤＤ（Ｈ）に上昇し
。
再びＶＤＤ（Ｌ）に下降した時、やはりＯＵＴ端子に高
電位ＶＤＤ（■）−ＶＴが保持されるため、１Ｎが立上
り、ＯＵＴ端子のレベルがＶＴ以下に放電されるまでの
時間は、電源電圧が変動しない場合よりも遅延するため
次段の回路動作が遅延する〇一方、アウト端子にリーク
パス回路を設けた場合９通常の回路動作に支障はなく電
源電圧の変動がめった吻合でも、ＯＵＴ端子の高電位Ｖ
ｎｎ（■）−ＶＴはリークパス回路を通してＶＤＤ（Ｌ
）−ＶＴとなるためＩＮが立上り、ＯＵＴ端子のレベル
がＶＴ以下に放電されるまでの時間には過度な遅延がな
くなり、電源電圧が変動しない場合と等しくなる。
電位ＶＤＤ（■）−ＶＴが保持されるため、１Ｎが立上
り、ＯＵＴ端子のレベルがＶＴ以下に放電されるまでの
時間は、電源電圧が変動しない場合よりも遅延するため
次段の回路動作が遅延する〇一方、アウト端子にリーク
パス回路を設けた場合９通常の回路動作に支障はなく電
源電圧の変動がめった吻合でも、ＯＵＴ端子の高電位Ｖ
ｎｎ（■）−ＶＴはリークパス回路を通してＶＤＤ（Ｌ
）−ＶＴとなるためＩＮが立上り、ＯＵＴ端子のレベル
がＶＴ以下に放電されるまでの時間には過度な遅延がな
くなり、電源電圧が変動しない場合と等しくなる。
以上のように本発明は、第１および第２のＭＯＥ＋トラ
ンジスタでリークパス回路を構成し、第１のＭＯＢ）ラ
ンジスタのドレインをプリチャージ端子に、ソースｔ−
第２のＭＯＢ）ランジスタのドレインに接続し、さらに
、オｌのＭＯＢ）ランジスクのゲートにプリチャージ信
号を供給するものであり、第２のＭＯＢ）ランジスタの
オン抵抗値をオｌのＭＯＢ ）ランジスタのそれよりも
大きくしたので０回路の誤動作につながるプリチャージ
期間中のプリチャージレベルの低下や、リークバス回路
を１役けたことによる電源を流の増加を押え９通常の回
路動作に支障？与えずに、プリチャージ期間中に、一時
的な電源電圧の変動があった場合でも、プリチャージレ
ベルが、゛１＃電圧の変動に追従して変化するため１回
路動作が過度の遅延なく正常に行なわれるようになる。
ンジスタでリークパス回路を構成し、第１のＭＯＢ）ラ
ンジスタのドレインをプリチャージ端子に、ソースｔ−
第２のＭＯＢ）ランジスタのドレインに接続し、さらに
、オｌのＭＯＢ）ランジスクのゲートにプリチャージ信
号を供給するものであり、第２のＭＯＢ）ランジスタの
オン抵抗値をオｌのＭＯＢ ）ランジスタのそれよりも
大きくしたので０回路の誤動作につながるプリチャージ
期間中のプリチャージレベルの低下や、リークバス回路
を１役けたことによる電源を流の増加を押え９通常の回
路動作に支障？与えずに、プリチャージ期間中に、一時
的な電源電圧の変動があった場合でも、プリチャージレ
ベルが、゛１＃電圧の変動に追従して変化するため１回
路動作が過度の遅延なく正常に行なわれるようになる。
１１図は、従来の牛導体装置の構成を示す回路図、第２
図は電源電圧の変動がない場合とある場合について１１
図に示した回路動作を説明会と、ある場合について本発
明である第８図に示した回路動作を説明する波形図、第
５図は本発明のバクーンレイアクトの一実施例を示すバ
ター・構成図、第６図及びオ″図は本発明の他 知の実
施例を示す回路構成図である。 ＋１１ 、 ＋２１ 、 １８１ 、 １４１
、 ［１、１６１、ｔｅｌ 、 （８）
、’ （９１、（１０１）及び（１０１−−一エンハン
スメント型ＭＯ８Ｔ。 ＋１０１−−− Ｍ ＯＳ容量、＠−一一リークパス回
路代理人 葛 野 信 −
図は電源電圧の変動がない場合とある場合について１１
図に示した回路動作を説明会と、ある場合について本発
明である第８図に示した回路動作を説明する波形図、第
５図は本発明のバクーンレイアクトの一実施例を示すバ
ター・構成図、第６図及びオ″図は本発明の他 知の実
施例を示す回路構成図である。 ＋１１ 、 ＋２１ 、 １８１ 、 １４１
、 ［１、１６１、ｔｅｌ 、 （８）
、’ （９１、（１０１）及び（１０１−−一エンハン
スメント型ＭＯ８Ｔ。 ＋１０１−−− Ｍ ＯＳ容量、＠−一一リークパス回
路代理人 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 １１１ 人力信号が低レベルでプリチャージ信号が高
レベルのときに高レベルとなるプリチャージ端子、この
プリチャージ端子にドレインが接続され、ゲートに上記
プリチャージ信号が入力されるオｌのＭＯ日トランジス
タと、このオｌのＭＯＢ）ランジスタのソースにドレイ
ンが接続され、ゲートを電源に接続された第２のＭＯＢ
）ランジスクと、この第２のＭＯＢ）ランジスタのゲー
トにつながる出力回路を何し、上記第２のＭＯＢ）ラン
ジスタのオン抵抗値が上記オｌのＭＯ日トランジスタの
それよシも大きくしたことを特徴とする半導体装置。 ＋！１ 第２のＭＯＢ）ランジスタのゲート長をジグ
ザグ状に形成したことを特徴とする特許請求の範囲オ（
１１項記載の半導体装置。 （３） 出力回路は、上記入力信号とプリチャージ端
子の信号が供給され、出力１吉号をオン、オフするプー
トストラップ回路で構成されていることを特徴とする特
許請求の範囲オｆｉ１項記載の半導体装置。 とを特徴とする特許請求の範囲牙１１１項記、載の半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025596A JPS59149427A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
| GB08403873A GB2139029B (en) | 1983-02-16 | 1984-02-14 | Semiconductor device of the type in which a node is precharged in one clock state and selectively discharged in another. |
| DE19843405600 DE3405600C2 (de) | 1983-02-16 | 1984-02-16 | Schaltungsanordnung zur Kompensation von Verzögerungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025596A JPS59149427A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149427A true JPS59149427A (ja) | 1984-08-27 |
Family
ID=12170284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025596A Pending JPS59149427A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS59149427A (ja) |
| DE (1) | DE3405600C2 (ja) |
| GB (1) | GB2139029B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920015363A (ko) * | 1991-01-22 | 1992-08-26 | 김광호 | Ttl 입력 버퍼회로 |
| DE19801887A1 (de) * | 1998-01-20 | 1999-07-22 | Mannesmann Vdo Ag | Integrierter Schaltkreis mit mindestens einem Digitalteil |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL299911A (ja) * | 1951-08-02 | |||
| US3714466A (en) * | 1971-12-22 | 1973-01-30 | North American Rockwell | Clamp circuit for bootstrap field effect transistor |
| US3988617A (en) * | 1974-12-23 | 1976-10-26 | International Business Machines Corporation | Field effect transistor bias circuit |
| US4016434A (en) * | 1975-09-04 | 1977-04-05 | International Business Machines Corporation | Load gate compensator circuit |
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
-
1983
- 1983-02-16 JP JP58025596A patent/JPS59149427A/ja active Pending
-
1984
- 1984-02-14 GB GB08403873A patent/GB2139029B/en not_active Expired
- 1984-02-16 DE DE19843405600 patent/DE3405600C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3405600C2 (de) | 1987-04-16 |
| GB2139029A (en) | 1984-10-31 |
| GB2139029B (en) | 1987-03-04 |
| GB8403873D0 (en) | 1984-03-21 |
| DE3405600A1 (de) | 1984-08-16 |
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