JPS61260669A - バイアス発生器回路 - Google Patents
バイアス発生器回路Info
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- JPS61260669A JPS61260669A JP61106524A JP10652486A JPS61260669A JP S61260669 A JPS61260669 A JP S61260669A JP 61106524 A JP61106524 A JP 61106524A JP 10652486 A JP10652486 A JP 10652486A JP S61260669 A JPS61260669 A JP S61260669A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に、バイアス発生器回路に関するもの
であり、より特定的に言えば、耐ラッチアップを増加さ
せるために、Ｎ形井戸領域をバイアスする第１の高い方
の電圧、およびＰチャンネル電界効果トランジスタのソ
ース領域をバイアスする第２の遅延されたかつ低い方の
電圧を発生させるバイアス発生器回路に関するものであ
る。
であり、より特定的に言えば、耐ラッチアップを増加さ
せるために、Ｎ形井戸領域をバイアスする第１の高い方
の電圧、およびＰチャンネル電界効果トランジスタのソ
ース領域をバイアスする第２の遅延されたかつ低い方の
電圧を発生させるバイアス発生器回路に関するものであ
る。
第１図には、Ｐチャンネル電界効果トランジスタ（ＦＥ
Ｔ）を含む集積回路１０の部分の断面図が示される。電
界効果トランジスタは、Ｎ導電形式井戸１６で拡散され
るＰ導電形式領域１２および１４から形成される。Ｎ形
井戸領域１６は、Ｐ導電形式サブストレート１８にまた
は上に形成される。Ｐ影領域１２は、ソース電極である
ように規定され、かつＰ影領域１４は、ドレイン領域で
あるように規定される。ソースおよびドレイン電極は、
伝導チャンネルの端部を形成する。絶縁層２１、たとえ
ば二酸化シリコンは、ソース領域とドレイン領域との間
の空間に重なっており、絶縁層２１」二に、ゲート電極
２２が形成される。さらに、Ｎ影領域２４はまた、Ｐ影
領域１４と横方向に間隔のあいた関係で、Ｎ形井戸領域
１６に形成される。Ｎ形井戸領域１６およびＰ影領域１
２は、ＰＮ接合を形成し、かつともに共通の供給電圧ま
たは電位ＶＣＣに接続される。
Ｔ）を含む集積回路１０の部分の断面図が示される。電
界効果トランジスタは、Ｎ導電形式井戸１６で拡散され
るＰ導電形式領域１２および１４から形成される。Ｎ形
井戸領域１６は、Ｐ導電形式サブストレート１８にまた
は上に形成される。Ｐ影領域１２は、ソース電極である
ように規定され、かつＰ影領域１４は、ドレイン領域で
あるように規定される。ソースおよびドレイン電極は、
伝導チャンネルの端部を形成する。絶縁層２１、たとえ
ば二酸化シリコンは、ソース領域とドレイン領域との間
の空間に重なっており、絶縁層２１」二に、ゲート電極
２２が形成される。さらに、Ｎ影領域２４はまた、Ｐ影
領域１４と横方向に間隔のあいた関係で、Ｎ形井戸領域
１６に形成される。Ｎ形井戸領域１６およびＰ影領域１
２は、ＰＮ接合を形成し、かつともに共通の供給電圧ま
たは電位ＶＣＣに接続される。
拡散ソース領域１２とＮ形井戸領域１６との間のＰＮ接
合の順方向バイアス（ＣＭＯＳ ＳＣＲラッチアップ
と呼ばれる）を防ぐために、先行技術では、２つの別個
の供給電圧を発生させることが試みられており、第１の
高い方の電圧ＶＣＣ１すなわち■Ｗは、Ｎ形井戸領域１
６をバイアスするために用いられ、かつ第２の低い方の
電圧■ＣＣは、Ｐチャンネルトランジスタのソース領域
１２をバイアスするために用いられる。この配列は、図
面の第２図に図解される。しかしながら、この配列は、
Ｎ形井戸領域に印加される高い方の電圧ＶＣＣ１とソー
ス領域に印加される低い方の電圧ＶＣＣ２との間に存在
するレーシング状態という問題を受ける。抵抗器ＲＷＩ
およびＲＷ２として示されるＮ形井戸領域１６の抵抗率
のため、高い方の電圧ＶＣＣＩは、電圧点ＶＷ２に達す
る際に、低い方の電圧ＶＣＣ２より大きいＲＣ時間遅延
を有する。したがって、第２電圧ＶＣＣ２が、電圧ＶＷ
２より０．６５Ｖだけ大きければ、ＰＮ接合は順バイア
スされ、それによってなおＣＭＯ３ＳＣＲラッチアップ
が生じる。第１電圧ＶＣＣＩに応答する電圧ＶＷ２の時
間遅延は、第２（ｂ）図に描かれる。
合の順方向バイアス（ＣＭＯＳ ＳＣＲラッチアップ
と呼ばれる）を防ぐために、先行技術では、２つの別個
の供給電圧を発生させることが試みられており、第１の
高い方の電圧ＶＣＣ１すなわち■Ｗは、Ｎ形井戸領域１
６をバイアスするために用いられ、かつ第２の低い方の
電圧■ＣＣは、Ｐチャンネルトランジスタのソース領域
１２をバイアスするために用いられる。この配列は、図
面の第２図に図解される。しかしながら、この配列は、
Ｎ形井戸領域に印加される高い方の電圧ＶＣＣ１とソー
ス領域に印加される低い方の電圧ＶＣＣ２との間に存在
するレーシング状態という問題を受ける。抵抗器ＲＷＩ
およびＲＷ２として示されるＮ形井戸領域１６の抵抗率
のため、高い方の電圧ＶＣＣＩは、電圧点ＶＷ２に達す
る際に、低い方の電圧ＶＣＣ２より大きいＲＣ時間遅延
を有する。したがって、第２電圧ＶＣＣ２が、電圧ＶＷ
２より０．６５Ｖだけ大きければ、ＰＮ接合は順バイア
スされ、それによってなおＣＭＯ３ＳＣＲラッチアップ
が生じる。第１電圧ＶＣＣＩに応答する電圧ＶＷ２の時
間遅延は、第２（ｂ）図に描かれる。
この発明は、パワーアップシーケンス中にラッチアップ
が生じないことを補償するために、Ｎ形井戸領域をバイ
アスするための、高い方のかつＰチャンネルトランジス
タのソース領域をバイアスする第２電圧の前に生じる第
１電圧を発生させる手段を提供する。これは、第１電圧
が電源電圧より多いレベルまでポンピングにより上げら
れるまで、第２電圧の供給を遅延させるこのバイアス発
生器回路によって達成される。
が生じないことを補償するために、Ｎ形井戸領域をバイ
アスするための、高い方のかつＰチャンネルトランジス
タのソース領域をバイアスする第２電圧の前に生じる第
１電圧を発生させる手段を提供する。これは、第１電圧
が電源電圧より多いレベルまでポンピングにより上げら
れるまで、第２電圧の供給を遅延させるこのバイアス発
生器回路によって達成される。
発明の概要
したがって、この発明の一般的な目的は、耐ラッチアッ
プを増加させるために、Ｎ形井戸領域をバイアスする第
１の高い方の電圧、およびＰチャンネル電界効果トラン
ジスタのソース領域をバイアスする第２の遅延されたか
つ低い方の電圧を生じさせるバイアス発生器回路を提供
することである。
プを増加させるために、Ｎ形井戸領域をバイアスする第
１の高い方の電圧、およびＰチャンネル電界効果トラン
ジスタのソース領域をバイアスする第２の遅延されたか
つ低い方の電圧を生じさせるバイアス発生器回路を提供
することである。
この発明の目的は、高電圧発生器と、Ｎ形井戸領域をバ
イアスする第１の高い方の電圧レベルを発生させる乗算
器回路とを含むバイアス発生器回路を提供することであ
る。
イアスする第１の高い方の電圧レベルを発生させる乗算
器回路とを含むバイアス発生器回路を提供することであ
る。
この発明の他の目的は、遅延回路網、レベル検出器回路
、および制御装置を含み、Ｐチャンネル電界効果トラン
ジスタのソース領域をバイアスする第２の遅延されたか
つ低い方の電圧を発生させるバイアス発生器回路を提供
することである。
、および制御装置を含み、Ｐチャンネル電界効果トラン
ジスタのソース領域をバイアスする第２の遅延されたか
つ低い方の電圧を発生させるバイアス発生器回路を提供
することである。
この発明のさらに他の目的は、高電圧発生器、乗算器回
路、遅延回路網、レベル検出器回路、および制御装置か
ら形成され、Ｎ形井戸領域をバイアスする第１の高い方
の電圧レベルを発生させ、かつＰチャンネル電界効果ト
ランジスタのソース領域をバイアスする第２の遅延され
たかつ低い方の電圧を発生させるバイアス発生器回路を
提供することである。
路、遅延回路網、レベル検出器回路、および制御装置か
ら形成され、Ｎ形井戸領域をバイアスする第１の高い方
の電圧レベルを発生させ、かつＰチャンネル電界効果ト
ランジスタのソース領域をバイアスする第２の遅延され
たかつ低い方の電圧を発生させるバイアス発生器回路を
提供することである。
この発明のまたさらに他の目的は、半導体集積回路の１
つのシリコンチップ上に形成され、Ｎ形井戸領域をバイ
アスする第１の高い方の電圧、およびＰチャンネル電界
効果トランジスタのソース領域をバイアスする第２の遅
延されたかつ低い方の電圧を発生させるバイアス発生器
回路を提供することである。
つのシリコンチップ上に形成され、Ｎ形井戸領域をバイ
アスする第１の高い方の電圧、およびＰチャンネル電界
効果トランジスタのソース領域をバイアスする第２の遅
延されたかつ低い方の電圧を発生させるバイアス発生器
回路を提供することである。
これらの目的に従って、この発明は、高電圧発生器およ
び乗算器回路を含み、電源電圧に応答して、Ｎ形井戸領
域をバイアスする第１電圧を発生させるバイアス発生器
回路を提供することに関係する。遅延回路網は、第１電
圧に応答して遅延電圧を発生させる。レベル検出器回路
は、遅延電圧および電源電圧に応答して、遅延電圧が予
め定められたレベルに達するとき制御信号を発生させる
。
び乗算器回路を含み、電源電圧に応答して、Ｎ形井戸領
域をバイアスする第１電圧を発生させるバイアス発生器
回路を提供することに関係する。遅延回路網は、第１電
圧に応答して遅延電圧を発生させる。レベル検出器回路
は、遅延電圧および電源電圧に応答して、遅延電圧が予
め定められたレベルに達するとき制御信号を発生させる
。
制御装置は、制御電圧に応答してＰチャンネル電界効果
トランジスタのソース領域をバイアスする第２電圧を発
生させる。第２電圧は、遅延され、かつ第１電圧より低
くなり、そのためＰＮ接合は、対ラッチアップを増加さ
せるために逆バイアスされる。
トランジスタのソース領域をバイアスする第２電圧を発
生させる。第２電圧は、遅延され、かつ第１電圧より低
くなり、そのためＰＮ接合は、対ラッチアップを増加さ
せるために逆バイアスされる。
この発明のこれらおよび他の目的および利点は、同じ参
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
照数字が全体を通じて対応する部分を示す添付の図面に
関連して読むと、次の詳細な説明からより十分明らかと
なろう。
好ましい実施例の説明
図面を詳細に参照すると、第１図には、この発明の原理
を具体化するバイアス発生器回路３０の回路概略図が、
部分的にブロック図で示される。
を具体化するバイアス発生器回路３０の回路概略図が、
部分的にブロック図で示される。
バイアス発生器回路３０は、その入力で、「パワーアッ
プ」シーケンス中、入力端子３２を介して入力で電源電
圧または電位ＶＣＣを受ける。「パワーアップ」機能は
、ＭＯＳトランジスタ回路が活性であることが必要とさ
れるときのみ、電源電圧をそれに供給することであり、
それによってそれらが不活性であるとき、回路の消費電
力を減少させる。バイアス発生器回路３０にかけられて
いる供給電圧■ＣＣに応答して、２つの異なる電圧ＶＰ
ＰＩおよびＶＣＣＤは、シーケンスで発生される。電圧
ＶＰＰＩは、第１図のＮ形井戸領域１６に印加されるべ
き、かつ供給電圧ＶＣＣＩと同じである第１の高い方の
電圧として規定される。
プ」シーケンス中、入力端子３２を介して入力で電源電
圧または電位ＶＣＣを受ける。「パワーアップ」機能は
、ＭＯＳトランジスタ回路が活性であることが必要とさ
れるときのみ、電源電圧をそれに供給することであり、
それによってそれらが不活性であるとき、回路の消費電
力を減少させる。バイアス発生器回路３０にかけられて
いる供給電圧■ＣＣに応答して、２つの異なる電圧ＶＰ
ＰＩおよびＶＣＣＤは、シーケンスで発生される。電圧
ＶＰＰＩは、第１図のＮ形井戸領域１６に印加されるべ
き、かつ供給電圧ＶＣＣＩと同じである第１の高い方の
電圧として規定される。
電圧ＶＣＣＤは、第１図のソース領域１２に印加される
べき、かつ供給電圧ＶＣＣ２と同じである第２の遅延さ
れたかつ低い方の電圧として規定される。
べき、かつ供給電圧ＶＣＣ２と同じである第２の遅延さ
れたかつ低い方の電圧として規定される。
第１電圧ＶＰＰＩは、第２出力端子３６で第２電圧ＶＣ
ＣＤを供給する前に、第１出力端子３４で発生される。
ＣＤを供給する前に、第１出力端子３４で発生される。
さらに、第１電圧ＶＰＰＩはまた、第２電圧ＶＣＣＤが
出力端子３６に供給される前、供給電圧■ＣＣより高く
なければならない。その結果、ソース領域に印加される
第２電圧ＶＣＣＤは、常に遅延され、かつＮ形井戸領域
に印加される第１電圧ＶＰＰＩより低くなる。したがっ
て、これは、ＰＮ接合はＣＭＯ３ＳＣＲラッチアップを
防ぐために逆バイアスされることを補償する。
出力端子３６に供給される前、供給電圧■ＣＣより高く
なければならない。その結果、ソース領域に印加される
第２電圧ＶＣＣＤは、常に遅延され、かつＮ形井戸領域
に印加される第１電圧ＶＰＰＩより低くなる。したがっ
て、これは、ＰＮ接合はＣＭＯ３ＳＣＲラッチアップを
防ぐために逆バイアスされることを補償する。
バイアス発生器回路３０は、高電圧発生器３８、乗算器
回路４０、遅延回路網４２、およびレベル検出器回路４
０を含む。高電圧発生器３８の入力は、リード線４６を
介して供給電位ＶＣＣに接続される。乗算器回路４０の
入力は、リード線４８を介して高電圧発生器４８の出力
に接続される。
回路４０、遅延回路網４２、およびレベル検出器回路４
０を含む。高電圧発生器３８の入力は、リード線４６を
介して供給電位ＶＣＣに接続される。乗算器回路４０の
入力は、リード線４８を介して高電圧発生器４８の出力
に接続される。
乗算器回路４０の出力は、第１電圧ＶＰＰＩを供給する
ために、ライン５０を介して第１出力端子３４、および
ライン５２を介して遅延回路網４２の入力に与えられる
。
ために、ライン５０を介して第１出力端子３４、および
ライン５２を介して遅延回路網４２の入力に与えられる
。
遅延回路は、抵抗器ＲＬおよびコンデンサＣｘから形成
される。抵抗器ＲＬの一方の端部は、線５３を介して供
給電位ＶＣＣに接続され、他方の端部は、コンデンサＣ
ヶの一方の端部に接続される。コンデンサＣｘの他方の
端部は、接地電位に接続される。抵抗器ＲＬおよびコン
デンサＣｘの接合は、レベル検出器回路４４への第１人
力を規定し、かつ線５４を介してそれに接続される。レ
ベル検出器回路４４への第２人力は、ライン５６を介し
て遅延回路網４２の出力からである。抵抗器ＲＬおよび
コンデンサＣｘ接合はまた、制御手段を規定するＰチャ
ンネル金属酸化物半導体（ＭＯＳ）トランジスタＰ１の
ソース電極に結合される。ライン５８上の検出器回路４
４の出力は、トランジスタＰ１のゲート電極に印加され
る。トランジスタＰ１のドレイン電極は、負荷コンデン
サＣＬの一方の端部、および第２電圧ＶＣＣＤを供給す
る第２出力端子３６に接続される。
される。抵抗器ＲＬの一方の端部は、線５３を介して供
給電位ＶＣＣに接続され、他方の端部は、コンデンサＣ
ヶの一方の端部に接続される。コンデンサＣｘの他方の
端部は、接地電位に接続される。抵抗器ＲＬおよびコン
デンサＣｘの接合は、レベル検出器回路４４への第１人
力を規定し、かつ線５４を介してそれに接続される。レ
ベル検出器回路４４への第２人力は、ライン５６を介し
て遅延回路網４２の出力からである。抵抗器ＲＬおよび
コンデンサＣｘ接合はまた、制御手段を規定するＰチャ
ンネル金属酸化物半導体（ＭＯＳ）トランジスタＰ１の
ソース電極に結合される。ライン５８上の検出器回路４
４の出力は、トランジスタＰ１のゲート電極に印加され
る。トランジスタＰ１のドレイン電極は、負荷コンデン
サＣＬの一方の端部、および第２電圧ＶＣＣＤを供給す
る第２出力端子３６に接続される。
高電圧発生器３８の詳細な概略回路図は、第４図に図解
される。線４８上で供給電位ＶＣＣを高い方の出力電圧
ＶＰＰにポンピングする高電圧発生器３８は、全〈従来
のものである。発生器３８は、ＮチャンネルＭＯＳトラ
ンジスタＮｌ、Ｎ２およびＮ３．１対のコンデンサＣ［
ｌＩ、Ｃ［１２、および自走発振器６０から形成される
。電源電位ＶＣＣは、ともに接続されるトランジスタＮ
１のドレインおよびゲート電極に印加される。トランジ
スタＮ１のソースは、トランジスタＮ２の共通のドレイ
ンおよびゲート電極に接続される。トランジスタＮ２の
ソースは、トランジスタＮ３の共通のドレインおよびゲ
ート電極に接続される。トランジスタＮ３のソースは、
出力電圧■ＰＰを発生させるリード線４８に結合される
。発振器６０は、コンデンサＣ［１，の一方の端部に接
続される線６２上の第１出力ＰＵＭＰＸ、およびコンデ
ンサＣＢ２の一方の端部に接続される線６４上のＰＵＭ
ＰＸで示される第２出力を有する。コンデンサＣＢＩの
他方の端部は、トランジスタＮ３の共通のドレインおよ
びゲート電極に接続される。コンデンサＣＢ２の他方の
端部は、トランジスタＮ２の共通のドレインおよびゲー
ト電極に接続される。第１出力ＰＵＭＰＸは、正に進む
パルスを提供し、かつ第２出力ＰＵＭＰＸは、負に進む
出力を提供し、すなわち第１出力ＰＵＭＰＸのパルスの
逆にされたものである。典型的に、電源電圧ＶＣＣが＋
５■であれば、出力電圧■ＰＰは、はぼ＋６ｖのレベル
までポンプアップされる。ＥＦＲＯＭの応用では、供給
電位ｖＣＣはほぼ＋１５Ｖであり、かつ電圧ｖＰＰはほ
ぼ＋１６Ｖになる。
される。線４８上で供給電位ＶＣＣを高い方の出力電圧
ＶＰＰにポンピングする高電圧発生器３８は、全〈従来
のものである。発生器３８は、ＮチャンネルＭＯＳトラ
ンジスタＮｌ、Ｎ２およびＮ３．１対のコンデンサＣ［
ｌＩ、Ｃ［１２、および自走発振器６０から形成される
。電源電位ＶＣＣは、ともに接続されるトランジスタＮ
１のドレインおよびゲート電極に印加される。トランジ
スタＮ１のソースは、トランジスタＮ２の共通のドレイ
ンおよびゲート電極に接続される。トランジスタＮ２の
ソースは、トランジスタＮ３の共通のドレインおよびゲ
ート電極に接続される。トランジスタＮ３のソースは、
出力電圧■ＰＰを発生させるリード線４８に結合される
。発振器６０は、コンデンサＣ［１，の一方の端部に接
続される線６２上の第１出力ＰＵＭＰＸ、およびコンデ
ンサＣＢ２の一方の端部に接続される線６４上のＰＵＭ
ＰＸで示される第２出力を有する。コンデンサＣＢＩの
他方の端部は、トランジスタＮ３の共通のドレインおよ
びゲート電極に接続される。コンデンサＣＢ２の他方の
端部は、トランジスタＮ２の共通のドレインおよびゲー
ト電極に接続される。第１出力ＰＵＭＰＸは、正に進む
パルスを提供し、かつ第２出力ＰＵＭＰＸは、負に進む
出力を提供し、すなわち第１出力ＰＵＭＰＸのパルスの
逆にされたものである。典型的に、電源電圧ＶＣＣが＋
５■であれば、出力電圧■ＰＰは、はぼ＋６ｖのレベル
までポンプアップされる。ＥＦＲＯＭの応用では、供給
電位ｖＣＣはほぼ＋１５Ｖであり、かつ電圧ｖＰＰはほ
ぼ＋１６Ｖになる。
とにかく、電圧ＶＰＰは、常に、供給電位ＶＣＣより大
きいほぼ１■となる。
きいほぼ１■となる。
第５図の詳細な概略回路図を参照すると、乗算器回路４
０は、ＰチャンネルＭＯＳトランジスタＰ２およびＮチ
ャンネルＭＯＳトランジスタＮ４から形成される第１イ
ンバータ、およびＰチャンネルＭＯＳトランジスタＰ３
およびＮチャンネルＭＯＳトランジスタＮ５から形成さ
れる第２インバータを含む。トランジスタＰ２およびＮ
４のゲートは、ともに、かつ発生器３８から出力電圧■
ＰＰを受ける線４８に接続される。トランジスタＰ２お
よびＮ４のドレインはまた、ともに、かつトランジスタ
Ｐ３およびＮ５の共通のゲートに接続される。トランジ
スタＰ２およびＰ３のソースは、供給電位ｖＣＣに接続
され、かつトランジスタＮ４およびＮ５のソースは、接
地電位に接続される。トランジスタＰ３およびＮ５のド
レインは、ともに、かつパストランジスタＮ６のドレイ
ンに接続される。トランジスタＮ６のゲートは、供給電
位ＶＣＣに接続され、かつトランジスタＮ６のソースは
、電荷転送トランジスタＮ７の共通のドレインおよびゲ
ート電極に接続される。トランジスタＮ７のドレインは
、ポンプコンデンサＣｂｌの一方の端部、および接合コ
ンデンサＣｊＰの一方の端部に接続される。コンデンサ
Ｃｊｒの他方の端部は、線６４上で発振器６０のＰＵＭ
ＰＸ出力に与えられる。接合コンデンサＣｊＰの他方の
端部は、接地電位に接続される。電荷転送トランジスタ
Ｎ７のドレインは、負荷トランジスタＮ８のソースにさ
らに接続される。トランジスタＮ８のドレインは、線４
８上で高電圧発生器３８の高い方の出力電圧ＶＰＰに接
続される。トランジスタＮ８のゲートは、負荷トランジ
スタＮ９のソースに接続される。トランジスタＮ９のゲ
ートおよびドレイン電極は、出力電圧ＶＰＰに接続され
る。トランジスタＮ７およびＮ９のソースは、ともに、
かつパストランジスタＮＩＯのドレインに接続される。
０は、ＰチャンネルＭＯＳトランジスタＰ２およびＮチ
ャンネルＭＯＳトランジスタＮ４から形成される第１イ
ンバータ、およびＰチャンネルＭＯＳトランジスタＰ３
およびＮチャンネルＭＯＳトランジスタＮ５から形成さ
れる第２インバータを含む。トランジスタＰ２およびＮ
４のゲートは、ともに、かつ発生器３８から出力電圧■
ＰＰを受ける線４８に接続される。トランジスタＰ２お
よびＮ４のドレインはまた、ともに、かつトランジスタ
Ｐ３およびＮ５の共通のゲートに接続される。トランジ
スタＰ２およびＰ３のソースは、供給電位ｖＣＣに接続
され、かつトランジスタＮ４およびＮ５のソースは、接
地電位に接続される。トランジスタＰ３およびＮ５のド
レインは、ともに、かつパストランジスタＮ６のドレイ
ンに接続される。トランジスタＮ６のゲートは、供給電
位ＶＣＣに接続され、かつトランジスタＮ６のソースは
、電荷転送トランジスタＮ７の共通のドレインおよびゲ
ート電極に接続される。トランジスタＮ７のドレインは
、ポンプコンデンサＣｂｌの一方の端部、および接合コ
ンデンサＣｊＰの一方の端部に接続される。コンデンサ
Ｃｊｒの他方の端部は、線６４上で発振器６０のＰＵＭ
ＰＸ出力に与えられる。接合コンデンサＣｊＰの他方の
端部は、接地電位に接続される。電荷転送トランジスタ
Ｎ７のドレインは、負荷トランジスタＮ８のソースにさ
らに接続される。トランジスタＮ８のドレインは、線４
８上で高電圧発生器３８の高い方の出力電圧ＶＰＰに接
続される。トランジスタＮ８のゲートは、負荷トランジ
スタＮ９のソースに接続される。トランジスタＮ９のゲ
ートおよびドレイン電極は、出力電圧ＶＰＰに接続され
る。トランジスタＮ７およびＮ９のソースは、ともに、
かつパストランジスタＮＩＯのドレインに接続される。
トランジスタＮＩＯのゲートは、供給電位ＶＣＣに接続
される。トランジスタＮＩＯのソースは、スイッチトラ
ンジスタＮ１１のドレインに接続される。トランジスタ
Ｎ１１のソースは、接地電位に接続され、かつトランジ
スタＮｌｌのゲートは、トランジスタＰ２およびＮ４の
共通のドレインに接続される。トランジスタＮ７および
Ｎ９の共通のソースは、第１出力トランジスタＮ１２の
ゲートにさらに接続される。トランジスタＮ１２のドレ
インは、出力電圧■ＰＰに接続され、かつトランジスタ
Ｎ１２のソースは、第２出力トランジスタＮ１３のソー
スに接続される。トランジスタＮ１３のドレインは、供
給電位ＶＣＣに接続される。
される。トランジスタＮＩＯのソースは、スイッチトラ
ンジスタＮ１１のドレインに接続される。トランジスタ
Ｎ１１のソースは、接地電位に接続され、かつトランジ
スタＮｌｌのゲートは、トランジスタＰ２およびＮ４の
共通のドレインに接続される。トランジスタＮ７および
Ｎ９の共通のソースは、第１出力トランジスタＮ１２の
ゲートにさらに接続される。トランジスタＮ１２のドレ
インは、出力電圧■ＰＰに接続され、かつトランジスタ
Ｎ１２のソースは、第２出力トランジスタＮ１３のソー
スに接続される。トランジスタＮ１３のドレインは、供
給電位ＶＣＣに接続される。
乗算器回路は、ＮチャンネルＭＯＳトランジスタＮ１４
をさらに含み、そのドレインおよびゲート電極は、とも
にかつ供給電位ＶＣＣに接続される。トランジスタＮ１
４のソースは、電荷転送トランジスタＮ１５のドレイン
およびゲート電極、およびコンデンサＣｂｙの一方の端
部に接続される。
をさらに含み、そのドレインおよびゲート電極は、とも
にかつ供給電位ＶＣＣに接続される。トランジスタＮ１
４のソースは、電荷転送トランジスタＮ１５のドレイン
およびゲート電極、およびコンデンサＣｂｙの一方の端
部に接続される。
コンデンサＣ１１２の他方の端部は、線６４上で発振器
６０のＰＵＭＰＸ出力から与えられる。トランジスタＮ
１５のソースは、ＮチャンネルＭＯＳトランジスタＮ１
６およびＮ１７のソース電極、および第２出力トランジ
スタＮ１３のゲートに結合される。トランジスタＮ１６
のドレインおよびゲート電極はまた、ともにかつ供給電
位■ＣＣに接続される。トランジスタＮ１７のドレイン
は、供給電位ＶＣＣに接続され、かつトランジスタＮ１
７のゲートは、出力電圧ＶＰＰに接続される。トランジ
スタＮ１２およびＮ１３の共通のソースは、第１出力端
子３４に接続される線５０上で、第１の高い方の電圧Ｖ
ＰＰＩを規定する。第１高出力電圧ＶＰＰＩはまた、遅
延回路網４２の入力に接続される線５２上で供給される
。
６０のＰＵＭＰＸ出力から与えられる。トランジスタＮ
１５のソースは、ＮチャンネルＭＯＳトランジスタＮ１
６およびＮ１７のソース電極、および第２出力トランジ
スタＮ１３のゲートに結合される。トランジスタＮ１６
のドレインおよびゲート電極はまた、ともにかつ供給電
位■ＣＣに接続される。トランジスタＮ１７のドレイン
は、供給電位ＶＣＣに接続され、かつトランジスタＮ１
７のゲートは、出力電圧ＶＰＰに接続される。トランジ
スタＮ１２およびＮ１３の共通のソースは、第１出力端
子３４に接続される線５０上で、第１の高い方の電圧Ｖ
ＰＰＩを規定する。第１高出力電圧ＶＰＰＩはまた、遅
延回路網４２の入力に接続される線５２上で供給される
。
第６図を参照すると、遅延回路網４２およびレベル検出
器回路４４の詳細な概略回路図が示される。遅延回路網
４２は、ＰチャンネルＭＯ３トランジスタＰ１８および
ＮチャンネルＭＯＳトランジスタＮ１９から形成される
第１インバータに与えられる第１の高い方の電圧ＶＰＰ
Ｉを線５２上で受ける。トランジスタＰ１８およびＮ１
９のゲートは、ともにかつ線５２に接続される。トラン
ジスタＰ１８のソースは、供給電位ＶＣＣに接続され、
トランジスタＮ１９のソースは、接地電位に接続される
。トランジスタＰ１８およびＮ１９のドレインは、とも
に接続され、第１インバータの出力を形成する。第１イ
ンバータの出力は、ＰチャンネルＭＯＳトランジスタＰ
２０およびＮチャンネルＭＯＳＩ−ランジスタＮ２１か
ら形成される第２インバータに接続される。トランジス
タＰ２０およびＮ２１のゲートは、ともにかつ第１イン
バータの出力に接続される。コンデンサＣ１によって表
わされる寄生静電容量は、第１インバータの出力と接地
電位との間で接続される。トランジスタＰ２０のソース
は、供給電位ＶＣＣに接続され、かつトランジスタＮ２
１のソースは、接地電位に接続される。トランジスタＰ
２０およびＮ２１のドレインは、ともに接続され、第２
インバータの出力を形成する。第２インバータの出力は
、トランジスタＮ２２からなる第１抵抗器、第１コンデ
ンサＣ２、トランジスタＮ２３からなる第２抵抗器、お
よび第２コンデンサＣ３から形成されるＲＣ回路網に接
続される。トランジスタＮ２２のドレインは、第２イン
バータの出力に接続され、かつトランジスタＮ２２のソ
ースは、コンデンサＣ２の一方の端部、およびトランジ
スタＮ２３のドレインに接続される。トランジスタＮ２
３のソースは、コンデンサＣ３の一方の端部に接続され
る。トランジスタＮ２２およびＮ２３のゲートは、供給
電位ＶＣＣに接続される。コンデンサＣ２およびＣ３の
他方の端部は、接地電位に接続される。
器回路４４の詳細な概略回路図が示される。遅延回路網
４２は、ＰチャンネルＭＯ３トランジスタＰ１８および
ＮチャンネルＭＯＳトランジスタＮ１９から形成される
第１インバータに与えられる第１の高い方の電圧ＶＰＰ
Ｉを線５２上で受ける。トランジスタＰ１８およびＮ１
９のゲートは、ともにかつ線５２に接続される。トラン
ジスタＰ１８のソースは、供給電位ＶＣＣに接続され、
トランジスタＮ１９のソースは、接地電位に接続される
。トランジスタＰ１８およびＮ１９のドレインは、とも
に接続され、第１インバータの出力を形成する。第１イ
ンバータの出力は、ＰチャンネルＭＯＳトランジスタＰ
２０およびＮチャンネルＭＯＳＩ−ランジスタＮ２１か
ら形成される第２インバータに接続される。トランジス
タＰ２０およびＮ２１のゲートは、ともにかつ第１イン
バータの出力に接続される。コンデンサＣ１によって表
わされる寄生静電容量は、第１インバータの出力と接地
電位との間で接続される。トランジスタＰ２０のソース
は、供給電位ＶＣＣに接続され、かつトランジスタＮ２
１のソースは、接地電位に接続される。トランジスタＰ
２０およびＮ２１のドレインは、ともに接続され、第２
インバータの出力を形成する。第２インバータの出力は
、トランジスタＮ２２からなる第１抵抗器、第１コンデ
ンサＣ２、トランジスタＮ２３からなる第２抵抗器、お
よび第２コンデンサＣ３から形成されるＲＣ回路網に接
続される。トランジスタＮ２２のドレインは、第２イン
バータの出力に接続され、かつトランジスタＮ２２のソ
ースは、コンデンサＣ２の一方の端部、およびトランジ
スタＮ２３のドレインに接続される。トランジスタＮ２
３のソースは、コンデンサＣ３の一方の端部に接続され
る。トランジスタＮ２２およびＮ２３のゲートは、供給
電位ＶＣＣに接続される。コンデンサＣ２およびＣ３の
他方の端部は、接地電位に接続される。
トランジスタＮ２３およびコンデンサＣ３のソースの接
合は、線５６上にある遅延回路網４２の出力を規定する
。
合は、線５６上にある遅延回路網４２の出力を規定する
。
レベル検出器回路４４は、１対のＰチャンネルＭＯＳト
ランジスタＰ２４およびＰ２５を含み、そのソースは、
供給電位■ＣＣに接続される。トランジスタＰ２４およ
びＰ２５のドレインはまた、ともに、かつトランジスタ
Ｎ２６．Ｎ２７およびトランジスタに接続される。トラ
ンジスタＰ２４およびＰ２５の共通のドレインは、特に
、トランジスタＮ２６のドレインに接続される。トラン
ジスタ２６のソースは、トランジスタＮ２７のドレイン
に接続され、かつトランジスタＮ２７のソースは、トラ
ンジスタＮ２８のドレインおよびゲート電極に接続され
る。トランジスタＮ２ｇのソースは、接地電位に接続さ
れる。検出器回路４４の第１人力は、線５４上で、とも
に、かつ抵抗器Ｒ１およびコンデンサＣｘの接合点に接
続されるトランジスタＰ２５およびＮ２６のゲートにあ
る。
ランジスタＰ２４およびＰ２５を含み、そのソースは、
供給電位■ＣＣに接続される。トランジスタＰ２４およ
びＰ２５のドレインはまた、ともに、かつトランジスタ
Ｎ２６．Ｎ２７およびトランジスタに接続される。トラ
ンジスタＰ２４およびＰ２５の共通のドレインは、特に
、トランジスタＮ２６のドレインに接続される。トラン
ジスタ２６のソースは、トランジスタＮ２７のドレイン
に接続され、かつトランジスタＮ２７のソースは、トラ
ンジスタＮ２８のドレインおよびゲート電極に接続され
る。トランジスタＮ２ｇのソースは、接地電位に接続さ
れる。検出器回路４４の第１人力は、線５４上で、とも
に、かつ抵抗器Ｒ１およびコンデンサＣｘの接合点に接
続されるトランジスタＰ２５およびＮ２６のゲートにあ
る。
検出器回路４４の第２人力は、線５６上で、ともに、か
つ遅延回路網４２の出力に接続されるトランジスタＰ２
４およびＮ２７のゲートにある。トランジスタＰ２４お
よびＰ２５の共通のドレインは、線５８を介してＰチャ
ンネル制御トランジスタＰ１のゲートに与えられる、検
出器回路４４の出力を規定する。制御トランジスタＰ１
のソースはまた、抵抗器ＲＬおよびコンデンサＣｘの接
合点に接続される。制御トランジスタＰ１のドレインは
、負荷コンデンサＣＬの一方の端部、および第２出力端
子３６に接続され、そこで第２の遅延されたかつ低い方
の電圧ＶＣＣＤが発生される。
つ遅延回路網４２の出力に接続されるトランジスタＰ２
４およびＮ２７のゲートにある。トランジスタＰ２４お
よびＰ２５の共通のドレインは、線５８を介してＰチャ
ンネル制御トランジスタＰ１のゲートに与えられる、検
出器回路４４の出力を規定する。制御トランジスタＰ１
のソースはまた、抵抗器ＲＬおよびコンデンサＣｘの接
合点に接続される。制御トランジスタＰ１のドレインは
、負荷コンデンサＣＬの一方の端部、および第２出力端
子３６に接続され、そこで第２の遅延されたかつ低い方
の電圧ＶＣＣＤが発生される。
第３図のバイアス発生器回路の動作全体を、第７（ａ）
図ないし第７（ｄ）図に示される波形に関連して説明す
る。「パワーアップ」シーケンスが生じ、第７（ａ）図
に図解されるバイアス発生器回路の高電圧発生器３８が
、時間Ｔ１で電源電圧ＶＣＣを受けると仮定しよう。こ
の供給電圧ＶＣＣは、はぼ＋５Ｖである。その結果、乗
算器回路４０の出力電圧は、時間Ｔ２で供給電圧ＶＣＣ
までポンプアップされ、かつＮ形井戸領域１６に印加さ
れる、時間Ｔ３でほぼ＋６Ｖの第１の高い方の電圧ＶＰ
ＰＩのレベルまで増加される。この第１の高い方の出力
電圧ＶＰＰ１は、第７（ｂ）に示され、かつまた遅延回
路網４２の入力に印加される。遅延回路網４２の出力は
第７（ｃ）図に図解され、その出力か、時間Ｔ２とＴ３
との間でほぼ＋４■までどのように充電されるかを示す
。
図ないし第７（ｄ）図に示される波形に関連して説明す
る。「パワーアップ」シーケンスが生じ、第７（ａ）図
に図解されるバイアス発生器回路の高電圧発生器３８が
、時間Ｔ１で電源電圧ＶＣＣを受けると仮定しよう。こ
の供給電圧ＶＣＣは、はぼ＋５Ｖである。その結果、乗
算器回路４０の出力電圧は、時間Ｔ２で供給電圧ＶＣＣ
までポンプアップされ、かつＮ形井戸領域１６に印加さ
れる、時間Ｔ３でほぼ＋６Ｖの第１の高い方の電圧ＶＰ
ＰＩのレベルまで増加される。この第１の高い方の出力
電圧ＶＰＰ１は、第７（ｂ）に示され、かつまた遅延回
路網４２の入力に印加される。遅延回路網４２の出力は
第７（ｃ）図に図解され、その出力か、時間Ｔ２とＴ３
との間でほぼ＋４■までどのように充電されるかを示す
。
さらに、遅延電圧と呼ばれる、遅延回路網の出力が、予
め定められたレベルに達するとき、レベル検出器回路４
４の出力での制御信号は、「ハイ」状態（＋ ５ Ｖ）
からｒｏ−Ｊ状！ｌ５（ＯＶ）＊−’Ｃ’切換えられ、
これは第７（ｄ）の曲線Ａで描かれる。
め定められたレベルに達するとき、レベル検出器回路４
４の出力での制御信号は、「ハイ」状態（＋ ５ Ｖ）
からｒｏ−Ｊ状！ｌ５（ＯＶ）＊−’Ｃ’切換えられ、
これは第７（ｄ）の曲線Ａで描かれる。
このため、制御トランジスタＰ１はターンオンし、それ
によって、既に供給電位ＶＣＣまで充電されている、抵
抗器ＲＬとコンデンサＣ工の接合点での電圧は、負荷コ
ンデンサＣＬを充填する伝導チャンネルを介して通過す
ることができる。コンデンサＣ５上のこの電圧は、Ｐチ
ャンネルトランジスタのソース領域１２に印加される第
２の遅延されたかつ低い方の電圧ＶＣＣＤであり、第７
（ｄ）の曲線Ｂで図解される。見られるように、この第
２電圧ＶＣＣＤは、第７（ｂ）図に示される第１電圧Ｖ
ＰＰＩに応答して、遅延され、かつレベルが低くなる。
によって、既に供給電位ＶＣＣまで充電されている、抵
抗器ＲＬとコンデンサＣ工の接合点での電圧は、負荷コ
ンデンサＣＬを充填する伝導チャンネルを介して通過す
ることができる。コンデンサＣ５上のこの電圧は、Ｐチ
ャンネルトランジスタのソース領域１２に印加される第
２の遅延されたかつ低い方の電圧ＶＣＣＤであり、第７
（ｄ）の曲線Ｂで図解される。見られるように、この第
２電圧ＶＣＣＤは、第７（ｂ）図に示される第１電圧Ｖ
ＰＰＩに応答して、遅延され、かつレベルが低くなる。
これは、第１電圧ＶＰＰＩが、時間Ｔ３で供給電位ＶＣ
Ｃより高い電圧まで既にポンプアップされている後まで
、第２電圧ＶＣＣＤが充電し始めないからである。その
結果、ＰＮ接合は、常に逆バイアスされ、それによって
ＣＭＯＳラッチアップの可能性を防ぐ。
Ｃより高い電圧まで既にポンプアップされている後まで
、第２電圧ＶＣＣＤが充電し始めないからである。その
結果、ＰＮ接合は、常に逆バイアスされ、それによって
ＣＭＯＳラッチアップの可能性を防ぐ。
高電圧発生器３８および乗算器回路４０の動作をより良
く理解するために、第８図および第９図の波形図を参照
する。その入力上で、線４６を介して供給電圧ＶＣＣを
受けるのに応答して、発生器３８の出力は、電圧■ＰＰ
までポンプアップされ、これは第８図の曲線Ａに図解さ
れる。この電圧ｖＰＰはほぼ＋６■に達し、供給電位■
ＣＣは＋５ｖである。電圧ＶＰＰは、第８図の曲線Ｂで
描かれる第１の高い方の電圧ＶＰＰＩを発生させるため
に、乗算器回路４０の入力に印加される。
く理解するために、第８図および第９図の波形図を参照
する。その入力上で、線４６を介して供給電圧ＶＣＣを
受けるのに応答して、発生器３８の出力は、電圧■ＰＰ
までポンプアップされ、これは第８図の曲線Ａに図解さ
れる。この電圧ｖＰＰはほぼ＋６■に達し、供給電位■
ＣＣは＋５ｖである。電圧ＶＰＰは、第８図の曲線Ｂで
描かれる第１の高い方の電圧ＶＰＰＩを発生させるため
に、乗算器回路４０の入力に印加される。
見られるように、曲線ＡおよびＢの交差点Ｃより前のす
べての時間について、第１の高い方の電圧ＶＰＰＩは、
出力電圧ＶＰＰのないときでも、たとえば発振器の故障
のために、供給電位ＶＣＣに等しい。これは、第５図の
詳細な概略回路を見ることによって、最も良く説明され
る。電圧ＶＰＰが供給電圧■ＣＣより少ないとき、Ｐチ
ャンネルトランジスタＰ２はターンオンされ、かつドレ
インでのその出力は、供給電位ＶＣＣにあり、供給電位
ＶＣＣはまたＮチャンネルトランジスタＮ１１をターン
オンする。トランジスタＮＩＯのゲートは、供給トラン
ジスタＶＣＣに接続されるので、それは常にターンオン
される。したがって、接続点ＦまたはトランジスタＮ１
２のゲートは、トランジスタＮ１２をターンオフさせる
ために、トランジスタＮＩＯおよびＮｉｌを介して接地
される。
べての時間について、第１の高い方の電圧ＶＰＰＩは、
出力電圧ＶＰＰのないときでも、たとえば発振器の故障
のために、供給電位ＶＣＣに等しい。これは、第５図の
詳細な概略回路を見ることによって、最も良く説明され
る。電圧ＶＰＰが供給電圧■ＣＣより少ないとき、Ｐチ
ャンネルトランジスタＰ２はターンオンされ、かつドレ
インでのその出力は、供給電位ＶＣＣにあり、供給電位
ＶＣＣはまたＮチャンネルトランジスタＮ１１をターン
オンする。トランジスタＮＩＯのゲートは、供給トラン
ジスタＶＣＣに接続されるので、それは常にターンオン
される。したがって、接続点ＦまたはトランジスタＮ１
２のゲートは、トランジスタＮ１２をターンオフさせる
ために、トランジスタＮＩＯおよびＮｉｌを介して接地
される。
また、電圧■ＰＰが、トランジスタ１７のしきい値電圧
を一旦越えると、トランジスタＮ１７はターンオンされ
る。それから、供給電位ｖＣＣは、トランジスタＮ１３
のゲートに印加され、それによってそれは導通状態にさ
れる。その結果、トランジスタＮ１３のドレイン」二の
供給電位ＶＣＣは、第１出力電圧ＶＰＰＩを供給電位ｖ
ＣＣに等しいようにする伝導チャンネルを介して通過さ
れる。
を一旦越えると、トランジスタＮ１７はターンオンされ
る。それから、供給電位ｖＣＣは、トランジスタＮ１３
のゲートに印加され、それによってそれは導通状態にさ
れる。その結果、トランジスタＮ１３のドレイン」二の
供給電位ＶＣＣは、第１出力電圧ＶＰＰＩを供給電位ｖ
ＣＣに等しいようにする伝導チャンネルを介して通過さ
れる。
交差点Ｃに続くすべての時間について、電圧ＶＰＰＩは
、電圧■ＰＰまでポンプアップされ、かつ点りで同じレ
ベルに達する。電圧ＶＰＰは、供給電位■ＣＣより高い
ので、トランジスタＮ４はターンオンされ、それによっ
てトランジスタＰ３はターンオンし、かつトランジスタ
Ｎ５をターンオフする。その結果、トランジスタＮｉｌ
はターンオフされ、かつトランジスタＮ６はターンオン
される。このため、発振器の線６４上のＰＵＭＰＸ出力
（第９図の曲線Ａ）は、それから、電荷転送トランジス
タＮ７を介して接続点Ｆに転送される、接続点Ｅトの電
圧をポンプアップすることができる。典型的に、発振器
６０の周波数はＩＭＨ２である。接続点ＥおよびＦの出
力は、第９図のそれぞれの曲線ＢおよびＣに図解される
。接続点Ｆでの電圧が、トランジスタＮ１２のしきい値
電圧と供給電位ＶＣＣとの和を越えるとき、トランジス
タＮ１２は導通状態にされ、かつ出力電圧ＶＰＰは、伝
導チャンネルを介して通過され、新たな高い方の電圧Ｖ
ＰＰＩを規定する。さらに、トランジスタＮ１３のゲー
トはこの新たな高い方の電圧より低いので、それはター
ンオフされる。
、電圧■ＰＰまでポンプアップされ、かつ点りで同じレ
ベルに達する。電圧ＶＰＰは、供給電位■ＣＣより高い
ので、トランジスタＮ４はターンオンされ、それによっ
てトランジスタＰ３はターンオンし、かつトランジスタ
Ｎ５をターンオフする。その結果、トランジスタＮｉｌ
はターンオフされ、かつトランジスタＮ６はターンオン
される。このため、発振器の線６４上のＰＵＭＰＸ出力
（第９図の曲線Ａ）は、それから、電荷転送トランジス
タＮ７を介して接続点Ｆに転送される、接続点Ｅトの電
圧をポンプアップすることができる。典型的に、発振器
６０の周波数はＩＭＨ２である。接続点ＥおよびＦの出
力は、第９図のそれぞれの曲線ＢおよびＣに図解される
。接続点Ｆでの電圧が、トランジスタＮ１２のしきい値
電圧と供給電位ＶＣＣとの和を越えるとき、トランジス
タＮ１２は導通状態にされ、かつ出力電圧ＶＰＰは、伝
導チャンネルを介して通過され、新たな高い方の電圧Ｖ
ＰＰＩを規定する。さらに、トランジスタＮ１３のゲー
トはこの新たな高い方の電圧より低いので、それはター
ンオフされる。
この発明の発生器回路は、先行技術の設計を越える次の
利点を有する。
利点を有する。
（ａ） 同じ半導体チップ上の他の回路は、ガードリ
ングと同数を必要とせず、かつ接近した間隔で製作され
てもよい。
ングと同数を必要とせず、かつ接近した間隔で製作され
てもよい。
（ｂ） 耐ラッチアップを増加させ、かつまた集積サ
ブストレート」二の設計レイアウト密度を増加させる。
ブストレート」二の設計レイアウト密度を増加させる。
（ｃ） Ｎ形井戸領域は、供給電位■ＣＣより高く、
ソース領域に印加される第２の低い方の電圧を印加する
前に生じる第１電圧によってバイアスされる。
ソース領域に印加される第２の低い方の電圧を印加する
前に生じる第１電圧によってバイアスされる。
したがって、前述の詳細な説明から、この発明は、耐ラ
ッチアップを増加させるために、Ｎ形井戸領域をバイア
スする第１の高い電圧、およびＰチャンネル電界効果ト
ランジスタのソース領域をバイアスする第２の遅延され
たかつ低い方の電圧を与えるバイアス発生器回路を提供
するのがわかる。バイアス発生器回路は、高電圧発生器
、乗算器回路、遅延回路網、レベル検出器回路、および
□制御トランジスタから形成される。こ
の発明のバイアス発生器回路のための回路コンポーネン
トのすべては、半導体集積回路の１つのシリコンチップ
−トに形成されることが当業者によって理解されなけれ
ばならない。
ッチアップを増加させるために、Ｎ形井戸領域をバイア
スする第１の高い電圧、およびＰチャンネル電界効果ト
ランジスタのソース領域をバイアスする第２の遅延され
たかつ低い方の電圧を与えるバイアス発生器回路を提供
するのがわかる。バイアス発生器回路は、高電圧発生器
、乗算器回路、遅延回路網、レベル検出器回路、および
□制御トランジスタから形成される。こ
の発明のバイアス発生器回路のための回路コンポーネン
トのすべては、半導体集積回路の１つのシリコンチップ
−トに形成されることが当業者によって理解されなけれ
ばならない。
現在、この発明の好ましい実施例と考えられているもの
を図解しかつ説明してきたが、発明の範囲から逸脱する
ことなく、様々な変更および修正がされてもよく、かつ
そのエレメントの代わりに均等物を用いてもよいことが
当業者に理解されよう。さらに、この中心の範囲を逸脱
することなく、特定の状況または材料をこの発明の教示
に合うようにするために、多くの修正がされてもよい。
を図解しかつ説明してきたが、発明の範囲から逸脱する
ことなく、様々な変更および修正がされてもよく、かつ
そのエレメントの代わりに均等物を用いてもよいことが
当業者に理解されよう。さらに、この中心の範囲を逸脱
することなく、特定の状況または材料をこの発明の教示
に合うようにするために、多くの修正がされてもよい。
それゆえに、この発明は、この発明を実行するために考
えられるベストモードとして開示されている特定の実施
例に制限されず、この発明は前掲の特許請求の範囲の範
囲内に入るすべての実施例を含むことを意図している。
えられるベストモードとして開示されている特定の実施
例に制限されず、この発明は前掲の特許請求の範囲の範
囲内に入るすべての実施例を含むことを意図している。
第１図は、共通の供給電位を有するＰチャンネル電界効
果トランジスタを含む集積回路の部分の断面図である。 ２（ａ）図は、２つの別個の供給電圧を有するＰチャン
ネル電界効果トランジスタを含む集積回路の部分の断面
図である。 第２（ｂ）図は、電圧ＶＣＣＩに応答する電圧ＶＷ２の
時間遅延を図解する波形である。 第３図は、この発明によるバイアス発生器回路の、部分
的にブロック図での回路概略図である。 第４図は、第３図の高電圧発生器の概略回路図である。 第５図は、第３図の乗算器回路の概略回路図である。 第６図は、第３図の遅延回路網およびレベル検出器回路
の概略回路図である。 第７．第８および第９図は、第３図ないし第６図の回路
の動作を理解するのに役立つ波形図である。 図において、１０は集積回路、１２および１４はＰ導電
形式領域、１６はＮ導電形式井戸、１８はＰ導電形式サ
ブストレート、２１は絶縁層、２２はゲート電極、２４
はＮ導電型式領域、３０はバイアス発生器回路、３２は
入力端子、３４および３６は出力端子、３８は高電圧発
生器、４０は乗算器回路、４２は遅延回路網、４４はレ
ベル検出器回路、４６．４８，５０．５２ないし５４゜
５６．５８．６２および６４はリード線、６０は自走発
振器、ＲＬは抵抗器、ＣＸ、ＣＢｌ、ＣＢ２、ＣＩ、Ｃ
２，Ｃ３およびＣＬはコンデンサ、（Ｊ、およびＣＩ、
λはポンプコンデンサ、０３ｒは接合コンデンサ、Ｐｌ
ないしＰ３．Ｐｌｇ、Ｐ２Ｏ。 Ｐ２４およびＰ２５はＰチャンネルＭＯＳトランジスタ
、Ｎ１ないしＮ５．ＮＩＯ，Ｎｉｌ、Ｎ１３、Ｎ１４．
Ｎ１７．Ｎ１９．Ｎ２１ないしＮ２３およびＮ２６ない
しＮ２８はＮチャンネルＭＯＳトランジスタ、Ｎ７およ
びＮ１５は電荷転送トランジスタ、Ｎ８およびＮ９は負
荷トランジスタ、Ｎ６およびＮＩＯはパストランジスタ
、Ｎｉｌはスイッチトランジスタ、Ｎ１２およびＮ１３
は出力トランジスタ、ＥおよびＦは接続点である。
果トランジスタを含む集積回路の部分の断面図である。 ２（ａ）図は、２つの別個の供給電圧を有するＰチャン
ネル電界効果トランジスタを含む集積回路の部分の断面
図である。 第２（ｂ）図は、電圧ＶＣＣＩに応答する電圧ＶＷ２の
時間遅延を図解する波形である。 第３図は、この発明によるバイアス発生器回路の、部分
的にブロック図での回路概略図である。 第４図は、第３図の高電圧発生器の概略回路図である。 第５図は、第３図の乗算器回路の概略回路図である。 第６図は、第３図の遅延回路網およびレベル検出器回路
の概略回路図である。 第７．第８および第９図は、第３図ないし第６図の回路
の動作を理解するのに役立つ波形図である。 図において、１０は集積回路、１２および１４はＰ導電
形式領域、１６はＮ導電形式井戸、１８はＰ導電形式サ
ブストレート、２１は絶縁層、２２はゲート電極、２４
はＮ導電型式領域、３０はバイアス発生器回路、３２は
入力端子、３４および３６は出力端子、３８は高電圧発
生器、４０は乗算器回路、４２は遅延回路網、４４はレ
ベル検出器回路、４６．４８，５０．５２ないし５４゜
５６．５８．６２および６４はリード線、６０は自走発
振器、ＲＬは抵抗器、ＣＸ、ＣＢｌ、ＣＢ２、ＣＩ、Ｃ
２，Ｃ３およびＣＬはコンデンサ、（Ｊ、およびＣＩ、
λはポンプコンデンサ、０３ｒは接合コンデンサ、Ｐｌ
ないしＰ３．Ｐｌｇ、Ｐ２Ｏ。 Ｐ２４およびＰ２５はＰチャンネルＭＯＳトランジスタ
、Ｎ１ないしＮ５．ＮＩＯ，Ｎｉｌ、Ｎ１３、Ｎ１４．
Ｎ１７．Ｎ１９．Ｎ２１ないしＮ２３およびＮ２６ない
しＮ２８はＮチャンネルＭＯＳトランジスタ、Ｎ７およ
びＮ１５は電荷転送トランジスタ、Ｎ８およびＮ９は負
荷トランジスタ、Ｎ６およびＮＩＯはパストランジスタ
、Ｎｉｌはスイッチトランジスタ、Ｎ１２およびＮ１３
は出力トランジスタ、ＥおよびＦは接続点である。
Claims (19)
- （１）耐ラッチアップを増加させるために、Ｎ形井戸領
域をバイアスする第１の高い方の電圧、およびＰチャン
ネル電界効果トランジスタのソース領域をバイアスする
第２の遅延されたかつ低い方の電圧を生じさせるバイア
ス発生器回路であって、 電源電圧を発生させる手段、 前記電源電圧に応答して、Ｎ形井戸領域をバイアスする
第１電圧レベルを発生させる高電圧手段、前記電圧に応
答して、遅延電圧を発生させる遅延手段、 前記遅延電圧が予め定められたレベルに達するとき、前
記遅延電圧および前記電源電圧に応答して、制御信号を
発生させるレベル検出器手段、および 前記制御信号に応答して、Ｐチャンネル電界効果トラン
ジスタのソース領域をバイアスする第２電圧レベルを発
生させる制御手段を備え、前記第２電圧レベルは、前記
第１電圧レベルより遅延されかつ低く、そのためＰＮ接
合は、耐ラッチアップを増加させるために逆バイアスさ
れる、バイアス発生器回路。 - （２）前記高電圧手段は、高電圧発生器、および電源電
圧を第１電圧レベルまでポンピングする乗算器回路を備
え、前記乗算器回路は、前記高電圧発生器の出力電圧に
結合される、特許請求の範囲第１項記載のバイアス発生
器回路。 - （３）前記乗算器回路は、前記高電圧発生器の前記出力
電圧が前記電源電圧より低いとき、第１電圧レベルを電
源電圧に等しいように維持する手段、および前記出力電
圧が前記電源電圧より高いとき、第１電圧レベルを前記
高電圧発生器の前記出力電圧に等しいように増加させる
手段を含む、特許請求の範囲第２項記載のバイアス発生
器回路。 - （４）前記遅延手段は、１対の第１および第２インバー
タ、およびＲＣ回路網を備える、特許請求の範囲第１項
記載のバイアス発生器回路。 - （５）前記インバータの各々は、ＰチャンネルＭＯＳト
ランジスタおよびＮチャンネルＭＯＳトランジスタから
形成される、特許請求の範囲第４項記載のバイアス発生
器回路。 - （６）前記ＲＣ回路網は、抵抗器および１対のコンデン
サとして働く１対のＮチャンネルＭＯＳトランジスタか
ら形成される、特許請求の範囲第４項記載のバイアス発
生器回路。 - （７）前記レベル検出器手段は、１対のＰチャンネルＭ
ＯＳトランジスタ、および直列接続の３つのＮチャンネ
ルＭＯＳトランジスタを備える、特許請求の範囲第１項
記載のバイアス発生器回路。 - （８）前記制御手段は、前記第１の高い方の電圧レベル
が既にＮ形井戸領域に印加された後になって、前記第２
電圧レベルを前記ソース領域に発生させる、そのゲート
電極が前記制御信号に応答するＰチャンネルＭＯＳトラ
ンジスタを含む、特許請求の範囲第１項記載のバイアス
発生器回路。 - （９）前記乗算器回路は、１対の第１および第２Ｎチャ
ンネルＭＯＳ出力トランジスタを備え、それらのソース
は、ともにかつ第１電圧レベルを供給する第１出力端子
に接続され、前記第１トランジスタのドレインは、高電
圧発生器の出力電圧に接続され、第２トランジスタのド
レインは、電源に接続され、第１トランジスタのゲート
は、第１のポンピングされた電圧を受けるようにされ、
第２トランジスタのゲートは、第２のポンピングされた
電圧を受けるようにされる、特許請求の範囲第２項記載
のバイアス発生器回路。 - （１０）第１のポンピングされた電圧を発生させる第１
電荷転送トランジスタ、および第２のポンピングされた
電圧を発生させる第２電荷転送トランジスタをさらに備
える、特許請求の範囲第９項記載のバイアス発生器回路
。 - （１１）Ｎ形井戸領域をバイアスする第１の高い方の電
圧、およびＰチャンネル電界効果トラジスタのソース領
域をバイアスする第２の遅延されたかつ低い方の電圧に
応答する電界効果集積回路であって、 第１導電形式の半導体サブストレートを備え、第２導電
形式の少なくとも１つの井戸領域は、前記サブストレー
トに埋め込まれ、前記第１導電形式の２つの領域は、第
１導電形式のトランジスタのソースおよびドレインを形
成する前記少なくとも１つの井戸領域内に埋め込まれ、
前記第２導電形式の１つの領域はまた、前記第２導電形
式の前記少なくとも１つの井戸領域内に埋め込まれ、第
１バイアス電圧を発生させかつ前記第２導電形式の前記
少なくとも１つの井戸領域に印加する手段、および 前記第１バイアス電圧に応答して第２バイアス電圧を発
生させかつ前記第１導電形式の前記トランジスタの前記
ソースに印加する手段をさらに備え、前記第２バイアス
電圧は、耐ラッチアップを増加させるために、前記第１
バイアス電圧より遅延されかつレベルが低い、電界効果
集積回路。 - （１２）前記第１導電形式はＰ導電形式であり、かつ前
記第２導電形式はＮ導電形式である、特許請求の範囲第
１１項記載の電界効果集積回路。 - （１３）前記第１バイアス電圧を発生させかつ印加する
前記手段は、高電圧発生器および乗算器回路を含む、特
許請求の範囲第１１項記載の電界効果集積回路。 - （１４）前記第２バイアス電圧を発生させかつ印加する
前記手段は、遅延回路網、レベル検出器回路、および制
御装置を含む、特許請求範囲第１３項記載の電界効果集
積回路。 - （１５）一方の導電形式のサブストレートを備え、 反対の導電形式の井戸領域は、前記サブストレート内に
埋め込まれ、 前記一方の導電形式の２つの領域は、第１導電形式のト
ランジスタのソース領域およびドレイン領域を形成する
ために、前記井戸領域内に埋め込まれ、 反対の導電形式の領域はまた、前記ソース領域を有する
ＰＮ接合を形成するために、前記井戸領域内に埋め込ま
れ、 第１電圧レベルを前記井戸領域に印加し、かつ第２レベ
ルを前記ソース領域に印加する手段をさらに備え、前記
第２電圧は、耐ラッチアップを増加させるために、前記
ＰＮ接合を逆バイアスされた状態に維持するよう、前記
第１電圧レベルに対して、遅延され、かつ低い方の電圧
レベルを有し、かつ 導通通路および制御電極を有し、前記第１電圧レベルに
応答して、前記導通通路として伝導率を制御する制御手
段をさらに備え、前記制御手段は、第１の高い方の電圧
レベルが既にＮ形井戸領域に印加された後になって、前
記第２電圧レベルを前記ソース領域に印加する、集積回
路。 - （１６）前記第１導電形式はＰ導電形式であり、かつ前
記第２導電形式はＮ導電形式である、特許請求の範囲第
１５項記載の集積回路。 - （１７）前記第１および第２電圧レベルを印加する前記
手段は、高電圧発生器、乗算器回路、遅延回路網、およ
びレベル検出器回路を含む、特許請求の範囲第１５項記
載の集積回路。 - （１８）前記制御手段は、ＰチャンネルＭＯＳトランジ
スタを含む、特許請求の範囲第１７項記載の集積回路。 - （１９）前記発生器回路は、半導体集積回路の１つのシ
リコンチップ上に形成される、特許請求の範囲第１項記
載のバイアス発生器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/732,529 US4670668A (en) | 1985-05-09 | 1985-05-09 | Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up |
| US732529 | 2003-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260669A true JPS61260669A (ja) | 1986-11-18 |
Family
ID=24943878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106524A Pending JPS61260669A (ja) | 1985-05-09 | 1986-05-08 | バイアス発生器回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4670668A (ja) |
| EP (1) | EP0202074A1 (ja) |
| JP (1) | JPS61260669A (ja) |
Cited By (3)
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| JPH01220470A (ja) * | 1988-02-29 | 1989-09-04 | Fujitsu Ltd | 相補型半導体集積回路装置 |
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- 1985-05-09 US US06/732,529 patent/US4670668A/en not_active Expired - Lifetime
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1986
- 1986-05-08 EP EP86303507A patent/EP0202074A1/en not_active Withdrawn
- 1986-05-08 JP JP61106524A patent/JPS61260669A/ja active Pending
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