JPS592438A - ダイナミツク型論理回路 - Google Patents
ダイナミツク型論理回路Info
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- JPS592438A JPS592438A JP57111179A JP11117982A JPS592438A JP S592438 A JPS592438 A JP S592438A JP 57111179 A JP57111179 A JP 57111179A JP 11117982 A JP11117982 A JP 11117982A JP S592438 A JPS592438 A JP S592438A
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- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は計算機等の構成要素として用いられるダイナミ
ック型の論理回路に関する。
ック型の論理回路に関する。
ダイナミック型の論理回路というのは、当該回路中に存
在する浮遊容量、回路素子のゲート容量、接合容量等が
集まって形成される容１（Ｊ４下、これらを総称して容
量という。）に一時的に蓄えられた電圧を利用して動作
するものをいう。この容量に蓄積された電圧を利用して
動作するという点でスタティック型のものと区別される
。
在する浮遊容量、回路素子のゲート容量、接合容量等が
集まって形成される容１（Ｊ４下、これらを総称して容
量という。）に一時的に蓄えられた電圧を利用して動作
するものをいう。この容量に蓄積された電圧を利用して
動作するという点でスタティック型のものと区別される
。
従来のダイナミック型論理回路（以下、論理回路という
。）の例を第１図に示す。この論理回路は、いわゆる０
−ＭＯ８形トランジスタ（Ｐチャネル形トランジスタ１
％Ｎチャネル形トランジスタコ）を用いて構成されてい
る。トランジスタｌと−の間にはＭＯＢ型トランジスタ
３〜７よりなる論理回路が接続されて−る。この論理回
路は一例であるが、次のような論理式で表わされる。
。）の例を第１図に示す。この論理回路は、いわゆる０
−ＭＯ８形トランジスタ（Ｐチャネル形トランジスタ１
％Ｎチャネル形トランジスタコ）を用いて構成されてい
る。トランジスタｌと−の間にはＭＯＢ型トランジスタ
３〜７よりなる論理回路が接続されて−る。この論理回
路は一例であるが、次のような論理式で表わされる。
Ｙ、、Ａ、Ｂ、Ｏ＋Ｄ、Ｋ ・・・・・・・・・・・
・・・・・・・（１）トランジスタノ、コのゲートには
それぞれクロック信号ダが与えられ、第７図の回路は全
体としてこのクロック信号ダに同期して動作する。出力
ｉｆｆはトランジスタｌのドレインから取出され、次段
のインパーク２に接続されている。実際に用いられる場
合には、第１図の回路を一単位として多数接続され、所
定の回路が構成される。ｉｏは先に述べた各桁を示して
いる。トランジスタｌのソースには電源電圧ＶＤＤが与
えられ、トランジスタコのソースは接地される。
・・・・・・・（１）トランジスタノ、コのゲートには
それぞれクロック信号ダが与えられ、第７図の回路は全
体としてこのクロック信号ダに同期して動作する。出力
ｉｆｆはトランジスタｌのドレインから取出され、次段
のインパーク２に接続されている。実際に用いられる場
合には、第１図の回路を一単位として多数接続され、所
定の回路が構成される。ｉｏは先に述べた各桁を示して
いる。トランジスタｌのソースには電源電圧ＶＤＤが与
えられ、トランジスタコのソースは接地される。
次に動作を説明する。まず、クロック信号〆の論理レベ
ルがθ″であったとする・すると、トランジスタ／はＰ
チャネル形であるから導通（以下、ＯＮという。）シ、
他方のトランジスタコはＮチ、ヤネル形であるから非導
通（以下、ＯＦＦ’という。）となる。このとき、容量
１０には電源電圧ＶＤＩ’）がトランジスタｌを介して
充電される。この充電は論理回路（３〜７）への入力信
号Ａ−Ｅのいかんにかかわらず行なわれる。トランジス
タコがＯＦＦとなっているからである。充電、が終了す
ると、出力端ｇの論理レベルは°“ｌ”となり、それに
伴なって次に、クロック信号ダが論理レベルＩＩ 、
Ｉ＋に変化したとする。すると、トランジスタ７ （１
１ＯＦＦとなり、トランジスタ、２はＯＮとなる。この
とき、出力端子ｇの論理状態は論理入力信号Ａ、Ｆｉの
論理レベルに依存し、そのま寸″ｌ”の状態を保持する
か、”θ゛°に変化するかのいずれかになる。例えば、
前述の式（ｔｌが Ａ、Ｂ・０−４−Ｄ−Ｉ！ｔ ＝ ｔ となるような場合、容量１０に蓄積されていた電荷ｔよ
グランド電位洗面けて放電され、その結果出力端ｇの論
理レベルは′０”となる。すなわち、３〜Ｓのトランジ
スタが全てＯＮと外るか、あるいは６．７のトランジス
タがともにＯＮとなるか、少くともいずれか一方の回路
状態となり、出力端子ｇとグランド間に放電経路が形成
されるからである。一方Ａ＠Ｂ・０＋Ｄ串Ｅ＝Ｏ となるような場合には答ｉ１０の市、荷は放出されない
。すなわちトランジスタ３〜ＡｒのいずれかがＯＦＦで
あり、かつトランジスタ６．７のいずれかがＯＦＦして
いるからであるうその結県、出力端ｇの論理レベルは７
′′の状態の′！を保持される。
ルがθ″であったとする・すると、トランジスタ／はＰ
チャネル形であるから導通（以下、ＯＮという。）シ、
他方のトランジスタコはＮチ、ヤネル形であるから非導
通（以下、ＯＦＦ’という。）となる。このとき、容量
１０には電源電圧ＶＤＩ’）がトランジスタｌを介して
充電される。この充電は論理回路（３〜７）への入力信
号Ａ−Ｅのいかんにかかわらず行なわれる。トランジス
タコがＯＦＦとなっているからである。充電、が終了す
ると、出力端ｇの論理レベルは°“ｌ”となり、それに
伴なって次に、クロック信号ダが論理レベルＩＩ 、
Ｉ＋に変化したとする。すると、トランジスタ７ （１
１ＯＦＦとなり、トランジスタ、２はＯＮとなる。この
とき、出力端子ｇの論理状態は論理入力信号Ａ、Ｆｉの
論理レベルに依存し、そのま寸″ｌ”の状態を保持する
か、”θ゛°に変化するかのいずれかになる。例えば、
前述の式（ｔｌが Ａ、Ｂ・０−４−Ｄ−Ｉ！ｔ ＝ ｔ となるような場合、容量１０に蓄積されていた電荷ｔよ
グランド電位洗面けて放電され、その結果出力端ｇの論
理レベルは′０”となる。すなわち、３〜Ｓのトランジ
スタが全てＯＮと外るか、あるいは６．７のトランジス
タがともにＯＮとなるか、少くともいずれか一方の回路
状態となり、出力端子ｇとグランド間に放電経路が形成
されるからである。一方Ａ＠Ｂ・０＋Ｄ串Ｅ＝Ｏ となるような場合には答ｉ１０の市、荷は放出されない
。すなわちトランジスタ３〜ＡｒのいずれかがＯＦＦで
あり、かつトランジスタ６．７のいずれかがＯＦＦして
いるからであるうその結県、出力端ｇの論理レベルは７
′′の状態の′！を保持される。
［背゛喰技術の問題点］
以上の説明からもわかるように、ダイナミック型の論理
回路の動作は容量１０の充電雷、用に依存する。ところ
が、論理回路の出力６ｇのノードには、拡散領域−例え
ばトランジスタ３．ルのドレイン領域が接続されており
、この拡散領域に赴けるＰＮ接合のリーク電流により出
力端ｇのノードの容量１０の蓄積電荷は、徐々に失なわ
れていく。また、寄生ＭＯ８トランジスタの存在や、あ
るいはゲートに瞬時的に加わるノイズでｙｅｓ ）ラン
ジスタがＯＮする場合にも、容′ｔ１０の電荷は放電す
ることもある。
回路の動作は容量１０の充電雷、用に依存する。ところ
が、論理回路の出力６ｇのノードには、拡散領域−例え
ばトランジスタ３．ルのドレイン領域が接続されており
、この拡散領域に赴けるＰＮ接合のリーク電流により出
力端ｇのノードの容量１０の蓄積電荷は、徐々に失なわ
れていく。また、寄生ＭＯ８トランジスタの存在や、あ
るいはゲートに瞬時的に加わるノイズでｙｅｓ ）ラン
ジスタがＯＮする場合にも、容′ｔ１０の電荷は放電す
ることもある。
上記の原因による容・訃１０の蓄積電荷の流失は、本来
１７″レベルにとどまるべき出力端ざの電位が、ついに
はθ”レベル寸で低下し回路の誤動作を引き起こす。特
に、クロック信号ダの周期が容ｉ／。
１７″レベルにとどまるべき出力端ざの電位が、ついに
はθ”レベル寸で低下し回路の誤動作を引き起こす。特
に、クロック信号ダの周期が容ｉ／。
の放電時定数より長い閉合には問題となる。この場合の
顕著な例としては、肖ダイナミック回路を含む回路全体
の消費電力を下げるためにクロック信号グを一時的に停
市させるような場合があげられろ。
顕著な例としては、肖ダイナミック回路を含む回路全体
の消費電力を下げるためにクロック信号グを一時的に停
市させるような場合があげられろ。
本発明はかかる従来のダイヲーミック型論１７ｐ回路の
欠点を解消し、容量への光重１状態を保持してスタティ
ックな動作を可能とするダイナミック型論理回路を援供
することを目的とする。
欠点を解消し、容量への光重１状態を保持してスタティ
ックな動作を可能とするダイナミック型論理回路を援供
することを目的とする。
［発明の概要］
一１二ｉｉ＋Ｕ目的を達成するだめに、本発明のダイナ
ミック型論理回路は、出力グ１１と当該論理回路の電源
との間に出力端の信号レベルが高レベルであるときのみ
導通【７て前記雷、源電王を容量に充電する回路を接続
し、それによってリーク電流等による放電を補償するよ
うにした魚に／ｒ￥徴を有する。
ミック型論理回路は、出力グ１１と当該論理回路の電源
との間に出力端の信号レベルが高レベルであるときのみ
導通【７て前記雷、源電王を容量に充電する回路を接続
し、それによってリーク電流等による放電を補償するよ
うにした魚に／ｒ￥徴を有する。
より具体的な態様では、充電回路は論理回路の出力端に
接続されたインバータの出力’Ｎ、 ｆＴＥ ｋ制能１
信号として用い、その？ＩＩＩＩ萌ｊ信号によりＯＮ
−ＯＦＦ動作するトランジスタを用いて構成されろう〔
発明の効果〕 かかる構成を４１する本発明に工れば、論理回路の出力
端の論理レベルがｌ“°であるべき場合には必ずＯＮと
なって充ｇ１を行うことができ、したがってだとえリー
ク電流が生じたとしても論理レベルを°°ｌ″の状態に
保持でき、また、クロック信号が全く与えられない状態
でも論理状態が変化してし浄うことを防止することがで
きる。
接続されたインバータの出力’Ｎ、 ｆＴＥ ｋ制能１
信号として用い、その？ＩＩＩＩ萌ｊ信号によりＯＮ
−ＯＦＦ動作するトランジスタを用いて構成されろう〔
発明の効果〕 かかる構成を４１する本発明に工れば、論理回路の出力
端の論理レベルがｌ“°であるべき場合には必ずＯＮと
なって充ｇ１を行うことができ、したがってだとえリー
ク電流が生じたとしても論理レベルを°°ｌ″の状態に
保持でき、また、クロック信号が全く与えられない状態
でも論理状態が変化してし浄うことを防止することがで
きる。
以下、本発明を図示する実施例に基づいて詳述するＯ
第Ω図に本発明によるダイナミック型論理回路の実施例
を示す。ｆｒｃ２図において、第１図と重複する部分に
は同一の符号を付し、その説明は省略する。
を示す。ｆｒｃ２図において、第１図と重複する部分に
は同一の符号を付し、その説明は省略する。
第２図において、電源と出力ｔ１にｇの間にはＰチ、Ｙ
ネル型ＭＯ［Ｅ ）ランジスク／／が接続されており、
そのソースが電源側に接続されて電源電工ＶＤｒｌが与
えられ、ドレインが出力端子ｇに接続されている。ゲー
トはインバーフタの出力端に接続され、インバータ９の
出力電圧をこのトランジスタｌ／のＯＮ −ＯＦＦ制御
のだめの制御市、圧として用いている。
ネル型ＭＯ［Ｅ ）ランジスク／／が接続されており、
そのソースが電源側に接続されて電源電工ＶＤｒｌが与
えられ、ドレインが出力端子ｇに接続されている。ゲー
トはインバーフタの出力端に接続され、インバータ９の
出力電圧をこのトランジスタｌ／のＯＮ −ＯＦＦ制御
のだめの制御市、圧として用いている。
次に動作を説明する。なお、クロック信号ダの論理レベ
ルの変化に伴うトランジスタｌ〜７の動作そのものは第
１図の回路と同じであるのでその説明は省略する。
ルの変化に伴うトランジスタｌ〜７の動作そのものは第
１図の回路と同じであるのでその説明は省略する。
いま、クロック信号ダの論理レベルが°°θ°′の場合
、トランジスタｌがＯＮであるとともにトランジスタ／
／がＯＮとなる。つまり、出力端ｇは論理レベル″ｌ”
であり容量１０に充電が行われるが、インバーフタの出
力は反転して論理レベル°°Ｏ″となり、それによって
トランジスタｌ／はＯＮとなる。トランジスタ／／がＯ
ＮＫなると、電源箱１圧ＶＤＤが出力９ｍｇに印加され
、トランジスタ３〜７のＰＮ接合部等にリーク市、流が
生じたとしても、容量１０の電工が低下することはない
。
、トランジスタｌがＯＮであるとともにトランジスタ／
／がＯＮとなる。つまり、出力端ｇは論理レベル″ｌ”
であり容量１０に充電が行われるが、インバーフタの出
力は反転して論理レベル°°Ｏ″となり、それによって
トランジスタｌ／はＯＮとなる。トランジスタ／／がＯ
ＮＫなると、電源箱１圧ＶＤＤが出力９ｍｇに印加され
、トランジスタ３〜７のＰＮ接合部等にリーク市、流が
生じたとしても、容量１０の電工が低下することはない
。
次に、クロックイ８号グの論理レベルが°°／”に変化
した場合、トランジスタｌがＯＦＦとなり、コがＯＮと
なる。このとき、論理入力信号Ａ−ＥがＡ 、 １３
、０ ＋ Ｄ 、 ＷヨＯの論理式を満足するものであ
る場合、トランジスタ３〜りから々る組合せ回路におい
ては放電路が形成されず、容量１０からの放雷、はない
。ここで、リーク電流が発生するおそれがあることは先
に述べた通りであるが、この状態では出力端ｇの論理レ
ベルはｌ”であり、しだがってインバータ９の出力端の
論理レベルけ′θ゛″のまま保持されるためトランジス
タ／／は依然としてＯＮ状態にある。その結果、電源箱
１圧ＶＤＤが出力端ｇに与えられて容量１０からの放電
は補填されるため、容−１１１０の軍１圧が低下するこ
とがない。この場合、トランジスタ／／のゲート電位が ＶＤＤ −ＩＶＴＰＩ ［Ｖ’ｌ の値以下であれば、トランジスタ／／けＯＮ状態を継持
する。ここに、ｖ’ｒｐはトランジスタｌ／の閾値′Ｎ
１圧である。また、トランジスタ／／ｆ−Ｊリーク電流
で失なわれた電荷を補う程度の雷、流供給能カがあれば
よく、それほど大容量のものを心火としない。
した場合、トランジスタｌがＯＦＦとなり、コがＯＮと
なる。このとき、論理入力信号Ａ−ＥがＡ 、 １３
、０ ＋ Ｄ 、 ＷヨＯの論理式を満足するものであ
る場合、トランジスタ３〜りから々る組合せ回路におい
ては放電路が形成されず、容量１０からの放雷、はない
。ここで、リーク電流が発生するおそれがあることは先
に述べた通りであるが、この状態では出力端ｇの論理レ
ベルはｌ”であり、しだがってインバータ９の出力端の
論理レベルけ′θ゛″のまま保持されるためトランジス
タ／／は依然としてＯＮ状態にある。その結果、電源箱
１圧ＶＤＤが出力端ｇに与えられて容量１０からの放電
は補填されるため、容−１１１０の軍１圧が低下するこ
とがない。この場合、トランジスタ／／のゲート電位が ＶＤＤ −ＩＶＴＰＩ ［Ｖ’ｌ の値以下であれば、トランジスタ／／けＯＮ状態を継持
する。ここに、ｖ’ｒｐはトランジスタｌ／の閾値′Ｎ
１圧である。また、トランジスタ／／ｆ−Ｊリーク電流
で失なわれた電荷を補う程度の雷、流供給能カがあれば
よく、それほど大容量のものを心火としない。
ゲート長（Ｌ）とゲート幅（Ｗ）の比（／Ｌ）は小さい
ものでよい。
ものでよい。
かくして出力端ｊの論理レベルが°゛ｌ″であるべきと
きに、市、源電王Ｖｎｎを印加して放ｍ、ｍ、荷を補充
することができるため、その論理状態の変動を阻止でき
る。
きに、市、源電王Ｖｎｎを印加して放ｍ、ｍ、荷を補充
することができるため、その論理状態の変動を阻止でき
る。
次に、クロック信号ダが”！”に変化し、論理入力Ａ、
Ｂが Ａ、Ｂ、０−４−Ｄ、Ｅヨｌ を満足する場合について述べる。この場合、トランジス
タ２〜７による放電経路が形成されるため、客殿１０の
充′ｆＩＬ電荷がこの放電１経路をｉＭじて放出され、
出力端ｇの論理レベルはθ″となる。するとインバータ
９の出力論理レベルは°ｌ°′となり、トランジスタｌ
／はＯＦＦとなり充電電流の供給を停止する７ただし、
出力端ｇの論理レベルが′ｌ°′から１１０Ｉ＋に遷移
する期間において、瞬間的に、浦、源→トランジスタ／
／→トランジスタ３〜７からなろ組合ぜ回路→トランジ
スタコジグランドに至る直流経路が形成され、直流電流
が流れることになるが、その電流ｆＡ−はトランジスタ
／／を適切なものとすることにより抑制することができ
る。もっともこのｖ１１流は出力ｙＮ１ｇの論理レベル
の遷移時間帯のみ流れるだけであり、出力端ｔの論理レ
ベルが完全に７″に遷移した後には零となる。
Ｂが Ａ、Ｂ、０−４−Ｄ、Ｅヨｌ を満足する場合について述べる。この場合、トランジス
タ２〜７による放電経路が形成されるため、客殿１０の
充′ｆＩＬ電荷がこの放電１経路をｉＭじて放出され、
出力端ｇの論理レベルはθ″となる。するとインバータ
９の出力論理レベルは°ｌ°′となり、トランジスタｌ
／はＯＦＦとなり充電電流の供給を停止する７ただし、
出力端ｇの論理レベルが′ｌ°′から１１０Ｉ＋に遷移
する期間において、瞬間的に、浦、源→トランジスタ／
／→トランジスタ３〜７からなろ組合ぜ回路→トランジ
スタコジグランドに至る直流経路が形成され、直流電流
が流れることになるが、その電流ｆＡ−はトランジスタ
／／を適切なものとすることにより抑制することができ
る。もっともこのｖ１１流は出力ｙＮ１ｇの論理レベル
の遷移時間帯のみ流れるだけであり、出力端ｔの論理レ
ベルが完全に７″に遷移した後には零となる。
このようにして、本発明によるダイナεツク論理回路で
は、自らその出方論理レベルの状態を保持し、スタティ
ックな動作が可能となる。
は、自らその出方論理レベルの状態を保持し、スタティ
ックな動作が可能となる。
第１図は従来のダイナミック型論理回路の一例を示す回
路、第２図は本発明によるダイナミック型論理回路の実
施例を示す回路である。 ／、、、Ｐチャネル形ＭＯ８）ランジスタ、コ・・・Ｎ
チャネル形ＭＯ８トランジスタ、３〜７・・・論理回路
用ＭＯ８トランジスタ、ざ・・・出方端、り・・・イン
バータ、１０・・・容量、／ハ・・充電用のＭＯＢ）ラ
ンジスタ、ダ・・・クロック信号。
路、第２図は本発明によるダイナミック型論理回路の実
施例を示す回路である。 ／、、、Ｐチャネル形ＭＯ８）ランジスタ、コ・・・Ｎ
チャネル形ＭＯ８トランジスタ、３〜７・・・論理回路
用ＭＯ８トランジスタ、ざ・・・出方端、り・・・イン
バータ、１０・・・容量、／ハ・・充電用のＭＯＢ）ラ
ンジスタ、ダ・・・クロック信号。
Claims (1)
- 【特許請求の範囲】 へクロック信号に同期して動作するダイナミック型論理
回路において、 当該論理回路の出力端にその出力信号レベルが高レベル
であるときのみ導通して電源電位を当該出力端に供給す
る回路が接続されていることを特徴とするダイナミック
型論理回路。 コ、特許請求の範囲第１項記載の回路において、論理回
路の出力端に電源電位を供給する回路は、繭記出力端に
接続されるインバータ回路の出力信号を制御信号として
スイッチング動作するスイッチング素子により構成され
ていることを特徴とするダイナはツク型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111179A JPS592438A (ja) | 1982-06-28 | 1982-06-28 | ダイナミツク型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111179A JPS592438A (ja) | 1982-06-28 | 1982-06-28 | ダイナミツク型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592438A true JPS592438A (ja) | 1984-01-09 |
Family
ID=14554490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111179A Pending JPS592438A (ja) | 1982-06-28 | 1982-06-28 | ダイナミツク型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592438A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613772A (en) * | 1984-04-11 | 1986-09-23 | Harris Corporation | Current compensation for logic gates |
| EP0391379A2 (en) * | 1989-04-06 | 1990-10-10 | Oki Electric Industry Co., Ltd. | Programmable logic array circuit |
| US5065048A (en) * | 1988-09-19 | 1991-11-12 | Hitachi, Ltd. | Semiconductor logic circuit with noise suppression circuit |
| JP2006066938A (ja) * | 2003-08-20 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2013009311A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013009325A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| JP2013009313A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725726A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Synchronous decoder |
-
1982
- 1982-06-28 JP JP57111179A patent/JPS592438A/ja active Pending
Patent Citations (1)
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| JPS5725726A (en) * | 1980-07-22 | 1982-02-10 | Seiko Epson Corp | Synchronous decoder |
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