JP2768851B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電源が短時間にオン
／オフを繰り返した場合、電源がオンした過渡状態にお
いて基板バイアス電位が必要以上に低くならないように
した半導体装置に関する。
／オフを繰り返した場合、電源がオンした過渡状態にお
いて基板バイアス電位が必要以上に低くならないように
した半導体装置に関する。
【０００２】
【従来の技術】図５は従来の半導体記憶装置における基
板電位発生回路を示す回路図である。この基板電位発生
回路は、Ｐ型半導体基板（図示省略）により形成された
半導体記憶装置に一定負電位を与える回路であり、発振
回路１，駆動回路２および電位発生回路３により構成さ
れる。発振回路１は５つのインバータ回路Ｉ1 〜Ｉ5 が
直列に接続され、この直列体の入力側と出力側とが接続
されるとともに、この接続点から発振回路１の出力が取
り出されるように構成される。この発振回路１からは、
電源電位と接地電位との間で出力レベルが交互に変化す
るようなパルス波形が出力される。
板電位発生回路を示す回路図である。この基板電位発生
回路は、Ｐ型半導体基板（図示省略）により形成された
半導体記憶装置に一定負電位を与える回路であり、発振
回路１，駆動回路２および電位発生回路３により構成さ
れる。発振回路１は５つのインバータ回路Ｉ1 〜Ｉ5 が
直列に接続され、この直列体の入力側と出力側とが接続
されるとともに、この接続点から発振回路１の出力が取
り出されるように構成される。この発振回路１からは、
電源電位と接地電位との間で出力レベルが交互に変化す
るようなパルス波形が出力される。
【０００３】また、駆動回路２は、２つのインバータＩ
6 ，Ｉ7により構成されている。これらのインバータＩ
6 ，Ｉ7 は直列に接続されて発振回路１と電位発生回路
３との間に介挿されている。この駆動回路２は後述する
キャパシタＣ1 を駆動させるためのものであり、インバ
ータＩ6 ，Ｉ7 は比較的駆動能力の高いインバータであ
る。
6 ，Ｉ7により構成されている。これらのインバータＩ
6 ，Ｉ7 は直列に接続されて発振回路１と電位発生回路
３との間に介挿されている。この駆動回路２は後述する
キャパシタＣ1 を駆動させるためのものであり、インバ
ータＩ6 ，Ｉ7 は比較的駆動能力の高いインバータであ
る。
【０００４】この駆動回路２の出力に基づいて電位発生
回路３から基板バイアス電位ＶBBが出力されるように構
成されている。この電位発生回路３は、ＮチャネルＭＯ
ＳトランジスタＱ1 ，Ｑ2 およびコンデンサＣ1 により
構成され、電位発生回路３の入力側と出力側との間にコ
ンデンサＣ1 とＮチャネルＭＯＳトランジスタＱ1 がこ
の順で直列に介挿されている。ＮチャネルＭＯＳトラン
ジスタＱ1 のゲートが出力側と接続されている。また、
コンデンサＣ1 とＮチャネルＭＯＳトランジスタＱ1 の
間のノードＮ1 と接地との間にＮチャネルトランジスタ
Ｑ2 が介挿され、ＮチャネルＭＯＳトランジスタＱ2 の
ゲートが上記ノードＮ1 と接続されている。
回路３から基板バイアス電位ＶBBが出力されるように構
成されている。この電位発生回路３は、ＮチャネルＭＯ
ＳトランジスタＱ1 ，Ｑ2 およびコンデンサＣ1 により
構成され、電位発生回路３の入力側と出力側との間にコ
ンデンサＣ1 とＮチャネルＭＯＳトランジスタＱ1 がこ
の順で直列に介挿されている。ＮチャネルＭＯＳトラン
ジスタＱ1 のゲートが出力側と接続されている。また、
コンデンサＣ1 とＮチャネルＭＯＳトランジスタＱ1 の
間のノードＮ1 と接地との間にＮチャネルトランジスタ
Ｑ2 が介挿され、ＮチャネルＭＯＳトランジスタＱ2 の
ゲートが上記ノードＮ1 と接続されている。
【０００５】図６はインバータＩ1 〜Ｉ7 の具体的構成
例を示す回路図である。インバータＩ1 〜Ｉ7 はＰチャ
ネルＭＯＳトランジスタＱ5 ，ＮチャネルＭＯＳトラン
ジスタＱ6 より成る。ＰチャネルＭＯＳトランジスタＱ
5 のゲートとＮチャネルＭＯＳトランジスタＱ6 のゲー
トは共通接続されている。ＰチャネルＭＯＳトランジス
タＱ5 のソースは電源電圧源Ｖccに、ドレインはＮチャ
ネルＭＯＳトランジスタＱ6 のドレインに各々接続され
ている。ＮチャネルトランジスタＱ6 のソースは接地さ
れている。
例を示す回路図である。インバータＩ1 〜Ｉ7 はＰチャ
ネルＭＯＳトランジスタＱ5 ，ＮチャネルＭＯＳトラン
ジスタＱ6 より成る。ＰチャネルＭＯＳトランジスタＱ
5 のゲートとＮチャネルＭＯＳトランジスタＱ6 のゲー
トは共通接続されている。ＰチャネルＭＯＳトランジス
タＱ5 のソースは電源電圧源Ｖccに、ドレインはＮチャ
ネルＭＯＳトランジスタＱ6 のドレインに各々接続され
ている。ＮチャネルトランジスタＱ6 のソースは接地さ
れている。
【０００６】電位発生回路３の動作は次のとおりであ
る。まず、発振回路１の出力が電源電位Ｖccになるとき
（ステップ１）、ノードＮ1 の電位は、コンデンサＣ1
による容量接合により電源電位Ｖccレベルまで高くなろ
うとするが、ノードＮ1 の電位がＮチャネルＭＯＳトラ
ンジスタＱ2 のスレッシュホールド電位ＶT2まで上昇す
るとＮチャネルＭＯＳトランジスタＱ2 が導通し、ノー
ドＮ1 の電位はそれ以上上昇しなくなる。このようにし
てノードＮ1の電位はＶT2に保たれる。
る。まず、発振回路１の出力が電源電位Ｖccになるとき
（ステップ１）、ノードＮ1 の電位は、コンデンサＣ1
による容量接合により電源電位Ｖccレベルまで高くなろ
うとするが、ノードＮ1 の電位がＮチャネルＭＯＳトラ
ンジスタＱ2 のスレッシュホールド電位ＶT2まで上昇す
るとＮチャネルＭＯＳトランジスタＱ2 が導通し、ノー
ドＮ1 の電位はそれ以上上昇しなくなる。このようにし
てノードＮ1の電位はＶT2に保たれる。
【０００７】次に、発振回路１の出力が接地電位になる
時（ステップ２）、ノードＮ1 の電位は、コンデンサＣ
1 の容量結合により電位（ＶT2−Ｖcc）になろうとする
が、ノードＮ1 がノードＮ2 の電位、すなわち基板バイ
アス電位ＶBBからＮチャネルＭＯＳトランジスタＱ1 の
スレッシュホールド電位ＶT1を減じた電位（ＶBB−
ＶT1）より小さくなるとＮチャネルＭＯＳトランジスタ
Ｑ1 が導通するので、ノードＮ1 の電位はそれほど低く
ならない。
時（ステップ２）、ノードＮ1 の電位は、コンデンサＣ
1 の容量結合により電位（ＶT2−Ｖcc）になろうとする
が、ノードＮ1 がノードＮ2 の電位、すなわち基板バイ
アス電位ＶBBからＮチャネルＭＯＳトランジスタＱ1 の
スレッシュホールド電位ＶT1を減じた電位（ＶBB−
ＶT1）より小さくなるとＮチャネルＭＯＳトランジスタ
Ｑ1 が導通するので、ノードＮ1 の電位はそれほど低く
ならない。
【０００８】ステップ１およびステップ２をそれぞれ１
回ずつ行うとノードＮ1 の電位および基板バイアス電位
ＶT は低下する。なお、低下の程度はコンデンサＣ1 と
基板の負荷容量の比で決定される。
回ずつ行うとノードＮ1 の電位および基板バイアス電位
ＶT は低下する。なお、低下の程度はコンデンサＣ1 と
基板の負荷容量の比で決定される。
【０００９】さらに、ステップ１およびステップ２を数
回繰り返すとノードＮ1 の電位は（ＶT2−Ｖcc）とＶT2
との間で発振し、基板バイアス電位ＶBBは（ＶT2−Ｖcc
＋ＶT1）の一定負電位となる。この一定負電位が出力さ
れるのは電源がオンしているときだけである。つまり、
電源電圧源Ｖccがオフしているときは上記に示した基板
電位発生回路は動作せず、基板バイアス電位ＶBBは０Ｖ
となる。
回繰り返すとノードＮ1 の電位は（ＶT2−Ｖcc）とＶT2
との間で発振し、基板バイアス電位ＶBBは（ＶT2−Ｖcc
＋ＶT1）の一定負電位となる。この一定負電位が出力さ
れるのは電源がオンしているときだけである。つまり、
電源電圧源Ｖccがオフしているときは上記に示した基板
電位発生回路は動作せず、基板バイアス電位ＶBBは０Ｖ
となる。
【００１０】実用上では、ノードＮ2 は半導体基板と電
気的に接続されているので，基板電流やリーク電流等の
影響によりノードＮ2 の電位は単位時間当たりにコンデ
ンサＣ1 からノードＮ1 に移動する電荷量と基板電流等
の平衡した値となる。すなわち、発振回路１の周波数と
コンデンサＣ1 の容量により基板バイアス電位ＶBBの値
は決定される。
気的に接続されているので，基板電流やリーク電流等の
影響によりノードＮ2 の電位は単位時間当たりにコンデ
ンサＣ1 からノードＮ1 に移動する電荷量と基板電流等
の平衡した値となる。すなわち、発振回路１の周波数と
コンデンサＣ1 の容量により基板バイアス電位ＶBBの値
は決定される。
【００１１】
【発明が解決しようとする課題】従来の基板電位発生回
路は以上のように構成されており、また、半導体基板と
電源ライン等は非常に大きなカップリング容量を構成し
ている。そのため、電源電圧源Ｖcc（図６参照）をオフ
すると基板バイアス電位ＶBBは図４の時刻ｔ1 に示すよ
うに大きく負電位側に振れる。電源電圧源Ｖccをオフす
ると基板電位発生回路は非能動状態となり、基板バイア
ス電位ＶBBは除々に０Ｖに近づいてくる。そして、電源
電圧源Ｖccをオフした後短時間後の時刻ｔ2に電源電圧
源Ｖccをオンすると、電源電圧源Ｖccオン時には基板バ
イアス電位ＶBBは前記カップリング容量のため上昇する
ものの時刻ｔ1 からの時刻があまり経っておらず基板バ
イアス電位ＶBBがあまり上昇していないので基板バイア
ス電位ＶBBは０Ｖよりはるかに小さい電位（ＶF1）のま
まである（図４参照）。このため、基板上に形成された
ＮチャネルＭＯＳトランジスタの閾値電圧が電源電圧源
Ｖccオン時の過渡状態において高すぎ半導体装置が誤動
するという問題点があった。
路は以上のように構成されており、また、半導体基板と
電源ライン等は非常に大きなカップリング容量を構成し
ている。そのため、電源電圧源Ｖcc（図６参照）をオフ
すると基板バイアス電位ＶBBは図４の時刻ｔ1 に示すよ
うに大きく負電位側に振れる。電源電圧源Ｖccをオフす
ると基板電位発生回路は非能動状態となり、基板バイア
ス電位ＶBBは除々に０Ｖに近づいてくる。そして、電源
電圧源Ｖccをオフした後短時間後の時刻ｔ2に電源電圧
源Ｖccをオンすると、電源電圧源Ｖccオン時には基板バ
イアス電位ＶBBは前記カップリング容量のため上昇する
ものの時刻ｔ1 からの時刻があまり経っておらず基板バ
イアス電位ＶBBがあまり上昇していないので基板バイア
ス電位ＶBBは０Ｖよりはるかに小さい電位（ＶF1）のま
まである（図４参照）。このため、基板上に形成された
ＮチャネルＭＯＳトランジスタの閾値電圧が電源電圧源
Ｖccオン時の過渡状態において高すぎ半導体装置が誤動
するという問題点があった。
【００１２】この発明は上記のような問題点を解決する
ためになされたもので、電源を短時間にオン／オフにし
た場合、誤動作しない半導体装置を得ることを目的とす
る。
ためになされたもので、電源を短時間にオン／オフにし
た場合、誤動作しない半導体装置を得ることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明に係る半導体装
置は、低電圧電源端子と、高電圧電源端子と、前記低電
圧電源端子からの低電圧より低い電圧を発生する基板電
位発生回路と、容量と、ゲートが前記容量を介して前記
高電圧電源端子に、ソースが前記低電圧電源端子に、ド
レインが前記基板電位発生回路に各々接続されたＰ型Ｍ
ＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのゲ
ートと前記低電圧電源端子との間に接続された抵抗とを
備えている。
置は、低電圧電源端子と、高電圧電源端子と、前記低電
圧電源端子からの低電圧より低い電圧を発生する基板電
位発生回路と、容量と、ゲートが前記容量を介して前記
高電圧電源端子に、ソースが前記低電圧電源端子に、ド
レインが前記基板電位発生回路に各々接続されたＰ型Ｍ
ＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタのゲ
ートと前記低電圧電源端子との間に接続された抵抗とを
備えている。
【００１４】上記半導体装置において、前記Ｐ型ＭＯＳ
トランジスタのバックゲートを接地電位に接続してもよ
い。
トランジスタのバックゲートを接地電位に接続してもよ
い。
【００１５】
【作用】この発明においては、容量と、ゲートが容量を
介して高電圧電源端子に、ソースが低電圧電源端子に、
ドレインが基板電位発生回路に各々接続されたＰ型ＭＯ
Ｓトランジスタと、Ｐ型ＭＯＳトランジスタのゲートと
低電圧電源端子との間に接続された抵抗とを設けている
ので、電源をオフした場合、Ｐ型ＭＯＳトランジスタが
オンし、基板には低電圧電源端子に入力されている低電
圧が与えられる。そして、短時間後に電源をオンすると
基板電位発生回路がオンし前記低電圧より低い電圧を基
板に与えるため、基板電位は前記低電圧を基準に基板電
位発生回路が発生する電圧まで下がる。電源オン時の過
渡状態において基板電位はほぼ低電位になり、基板上の
ＮチャネルＭＯＳトランジスタの閾値電圧が高くなりす
ぎることがない。
介して高電圧電源端子に、ソースが低電圧電源端子に、
ドレインが基板電位発生回路に各々接続されたＰ型ＭＯ
Ｓトランジスタと、Ｐ型ＭＯＳトランジスタのゲートと
低電圧電源端子との間に接続された抵抗とを設けている
ので、電源をオフした場合、Ｐ型ＭＯＳトランジスタが
オンし、基板には低電圧電源端子に入力されている低電
圧が与えられる。そして、短時間後に電源をオンすると
基板電位発生回路がオンし前記低電圧より低い電圧を基
板に与えるため、基板電位は前記低電圧を基準に基板電
位発生回路が発生する電圧まで下がる。電源オン時の過
渡状態において基板電位はほぼ低電位になり、基板上の
ＮチャネルＭＯＳトランジスタの閾値電圧が高くなりす
ぎることがない。
【００１６】また、Ｐ型ＭＯＳトランジスタのバックゲ
ートを接地電位に接続すれば、該Ｐ型ＭＯＳトランジス
タの閾値電圧は低くなり該Ｐ型ＭＯＳトランジスタは速
くオンする。このため、基板には低電圧電源端子に入力
されている低電圧が速く与えられる。
ートを接地電位に接続すれば、該Ｐ型ＭＯＳトランジス
タの閾値電圧は低くなり該Ｐ型ＭＯＳトランジスタは速
くオンする。このため、基板には低電圧電源端子に入力
されている低電圧が速く与えられる。
【００１７】
【実施例】図１は、この発明に係る半導体装置の一実施
例を示す回路図である。ＰチャネルＭＯＳトランジスタ
（以下ＰＭＯＳトランジスタという）Ｑ3 は、ソースが
接地電圧源ＶSSに、ドレインが半導体基板２００に、ゲ
ートがコンデンサＣ2 を介して電源電圧源Ｖccに各々接
続されている。なお、ＰＭＯＳトランジスタＱ3 のバッ
クゲートは一般には電源電圧源Ｖccに接続されている。
抵抗Ｒは、ＰＭＯＳトランジスタＱ3 のゲートと接地電
圧源ＶSSの間に接続されており、高抵抗である。
例を示す回路図である。ＰチャネルＭＯＳトランジスタ
（以下ＰＭＯＳトランジスタという）Ｑ3 は、ソースが
接地電圧源ＶSSに、ドレインが半導体基板２００に、ゲ
ートがコンデンサＣ2 を介して電源電圧源Ｖccに各々接
続されている。なお、ＰＭＯＳトランジスタＱ3 のバッ
クゲートは一般には電源電圧源Ｖccに接続されている。
抵抗Ｒは、ＰＭＯＳトランジスタＱ3 のゲートと接地電
圧源ＶSSの間に接続されており、高抵抗である。
【００１８】基板電位発生回路１００は半導体基板２０
０に基板バイアス電位ＶBBを与える。基板電位発生回路
１００の構成および動作は図５で示した回路と同様であ
る。
０に基板バイアス電位ＶBBを与える。基板電位発生回路
１００の構成および動作は図５で示した回路と同様であ
る。
【００１９】図２を用いて図１に示した回路の動作につ
いて説明する。電源電圧源Ｖccがオンしている状態では
基準電位発生回路１００は能動化されているため、基板
バイアス電位ＶBBは従来技術で述べたのと同様の一定の
負電位に保たれる。また、電源電圧源Ｖccがオンした状
態ではコンデンサＣ2 が存在するので抵抗Ｒには電流が
流れず、このためノードＮ3 の電位は接地電圧電源ＶSS
の電位、つまり０Ｖになっている。そのため、ＰＭＯＳ
トランジスタＱ3 のソース・ゲート間の電位差は０Ｖと
なっており、ＰＭＯＳトランジスタＱ3 はオフしてい
る。
いて説明する。電源電圧源Ｖccがオンしている状態では
基準電位発生回路１００は能動化されているため、基板
バイアス電位ＶBBは従来技術で述べたのと同様の一定の
負電位に保たれる。また、電源電圧源Ｖccがオンした状
態ではコンデンサＣ2 が存在するので抵抗Ｒには電流が
流れず、このためノードＮ3 の電位は接地電圧電源ＶSS
の電位、つまり０Ｖになっている。そのため、ＰＭＯＳ
トランジスタＱ3 のソース・ゲート間の電位差は０Ｖと
なっており、ＰＭＯＳトランジスタＱ3 はオフしてい
る。
【００２０】電源電圧源Ｖccが時刻ｔ3 においてオフし
た場合、基板と電源ラインとにより構成されるカップリ
ング容量のため従来と同様基板バイアス電位ＶBBはより
低い負電位になる。このときノードＮ3 の電位は−Ｖcc
のレベルとなる。ここで、Ｖccは電源電圧源Ｖccのオン
時の電圧値である。また、電源電圧源Ｖccがオフするこ
とにより基板電位発生回路１００は非能動化される。
た場合、基板と電源ラインとにより構成されるカップリ
ング容量のため従来と同様基板バイアス電位ＶBBはより
低い負電位になる。このときノードＮ3 の電位は−Ｖcc
のレベルとなる。ここで、Ｖccは電源電圧源Ｖccのオン
時の電圧値である。また、電源電圧源Ｖccがオフするこ
とにより基板電位発生回路１００は非能動化される。
【００２１】ノードＮ3 の電位が−Ｖccなのでソース・
ゲート間電圧が閾値電圧よりも大きくなりＰＭＯＳトラ
ンジスタＱ3 がオンする。ＰＭＯＳトランジスタＱ3 が
オンすることにより基板には接地電圧源ＶSSからの接地
電位（０Ｖ）が基板バイアス電位ＶBBとして与えられる
ため、基板バイアス電位ＶBBは短時間に０Ｖになる。ま
た、抵抗Ｒが高抵抗であるため、ノードＮ3 の電位は除
々に０Ｖに近づいてくる。
ゲート間電圧が閾値電圧よりも大きくなりＰＭＯＳトラ
ンジスタＱ3 がオンする。ＰＭＯＳトランジスタＱ3 が
オンすることにより基板には接地電圧源ＶSSからの接地
電位（０Ｖ）が基板バイアス電位ＶBBとして与えられる
ため、基板バイアス電位ＶBBは短時間に０Ｖになる。ま
た、抵抗Ｒが高抵抗であるため、ノードＮ3 の電位は除
々に０Ｖに近づいてくる。
【００２２】次に電源電圧源Ｖccがオフから短時間後の
時刻ｔ4にオンに移行した場合、基板バイアス電位ＶBB
は０Ｖを基準に基板電位発生回路１００が発生する負電
位まで低下する。電源電圧源Ｖccがオンした過渡状態に
おける基板バイアス電位ＶBBは図２に示すようにほぼ０
Ｖに近い負電位ＶF2になり、従来の電位ＶF1よりも大き
い電位となる。そのため、基板上に形成されているＮＭ
ＯＳトランジスタの閾値電圧が高くなりすぎることがな
い。その結果、電源電圧源Ｖccを短時間にオン／オフし
ても、半導体装置が誤動作することがなくなる。
時刻ｔ4にオンに移行した場合、基板バイアス電位ＶBB
は０Ｖを基準に基板電位発生回路１００が発生する負電
位まで低下する。電源電圧源Ｖccがオンした過渡状態に
おける基板バイアス電位ＶBBは図２に示すようにほぼ０
Ｖに近い負電位ＶF2になり、従来の電位ＶF1よりも大き
い電位となる。そのため、基板上に形成されているＮＭ
ＯＳトランジスタの閾値電圧が高くなりすぎることがな
い。その結果、電源電圧源Ｖccを短時間にオン／オフし
ても、半導体装置が誤動作することがなくなる。
【００２３】図３はこの発明の他の実施例を示す回路図
である。この実施例においては、半導体基板２００及び
基板電位発生回路１００を省略している。図において、
図１に示した回路との相違点は、ＰＭＯＳトランジスタ
Ｑ3 のバックゲートを接地電位ＶSSに接続したことであ
る。その他の構成は、図１に示した回路と同様である。
図１に示した実施例においては、ＰＭＯＳトランジスタ
Ｑ3 のバックゲートは電源電圧源Ｖccに接続されている
ため、電源電圧源Ｖccがオンからオフに移行した場合、
ＰＭＯＳトランジスタＱ3 の閾値電圧はバックゲートに
与えられる電圧の変化、つまり電源電圧源Ｖccの電圧の
変化と比例して経時的に低下する。しかし、この実施例
ではＰＭＯＳトランジスタＱ3 のバックゲートを予め接
地電位ＶSSに接続しているので、ＰＭＯＳトランジスタ
Ｑ3 の閾値電圧は電源電圧Ｖccをオフする前から小さい
値である。そのため、電源電圧源Ｖccをオフした場合、
図１に示した実施例よりも速くＰＭＯＳトランジスタＱ
3 がオンし、上記実施例よりも速く基板バイアス電位Ｖ
BBは０Ｖになる。そのため、電源電圧源Ｖccのオン／オ
フを図１に示した実施例よりも短時間に行っても電源電
圧源Ｖccオン時の過渡状態における基板バイアス電位Ｖ
BBは図１に示した実施例と同様ほぼ０Ｖに近い負電位に
なる。そのため、基板上に形成されているＮＭＯＳトラ
ンジスタの閾値電圧が高くなりすぎることがなく、半導
体装置の誤動作を防止できる。
である。この実施例においては、半導体基板２００及び
基板電位発生回路１００を省略している。図において、
図１に示した回路との相違点は、ＰＭＯＳトランジスタ
Ｑ3 のバックゲートを接地電位ＶSSに接続したことであ
る。その他の構成は、図１に示した回路と同様である。
図１に示した実施例においては、ＰＭＯＳトランジスタ
Ｑ3 のバックゲートは電源電圧源Ｖccに接続されている
ため、電源電圧源Ｖccがオンからオフに移行した場合、
ＰＭＯＳトランジスタＱ3 の閾値電圧はバックゲートに
与えられる電圧の変化、つまり電源電圧源Ｖccの電圧の
変化と比例して経時的に低下する。しかし、この実施例
ではＰＭＯＳトランジスタＱ3 のバックゲートを予め接
地電位ＶSSに接続しているので、ＰＭＯＳトランジスタ
Ｑ3 の閾値電圧は電源電圧Ｖccをオフする前から小さい
値である。そのため、電源電圧源Ｖccをオフした場合、
図１に示した実施例よりも速くＰＭＯＳトランジスタＱ
3 がオンし、上記実施例よりも速く基板バイアス電位Ｖ
BBは０Ｖになる。そのため、電源電圧源Ｖccのオン／オ
フを図１に示した実施例よりも短時間に行っても電源電
圧源Ｖccオン時の過渡状態における基板バイアス電位Ｖ
BBは図１に示した実施例と同様ほぼ０Ｖに近い負電位に
なる。そのため、基板上に形成されているＮＭＯＳトラ
ンジスタの閾値電圧が高くなりすぎることがなく、半導
体装置の誤動作を防止できる。
【００２４】
【発明の効果】以上のように請求項１の発明によれば、
容量と、ゲートが容量を介して高電圧電源端子に、ソー
スが低電圧電源端子に、ドレインが基板電位発生回路に
各々接続されたＰ型ＭＯＳトランジスタと、Ｐ型ＭＯＳ
トランジスタのゲートと低電圧電源端子との間に接続さ
れた抵抗とを設けているので、電源をオフした場合、Ｐ
型ＭＯＳトランジスタがオンし、基板には低電圧電源端
子に入力されている低電圧が与えられる。そして、短時
間後に電源をオンすると基板電位発生回路がオンし前記
低電圧より低い電圧を基板に与えられるため、基板電位
は前記低電圧を基準に基板電位発生回路が発生する電圧
まで下がる。電源オン時の過渡状態において基板電位は
ほぼ低電位になり、基板上に形成されたＮＭＯＳトラン
ジスタの閾値電圧が高くなりすぎることがない。その結
果、半導体装置が誤動作することがなくなるという効果
がある。
容量と、ゲートが容量を介して高電圧電源端子に、ソー
スが低電圧電源端子に、ドレインが基板電位発生回路に
各々接続されたＰ型ＭＯＳトランジスタと、Ｐ型ＭＯＳ
トランジスタのゲートと低電圧電源端子との間に接続さ
れた抵抗とを設けているので、電源をオフした場合、Ｐ
型ＭＯＳトランジスタがオンし、基板には低電圧電源端
子に入力されている低電圧が与えられる。そして、短時
間後に電源をオンすると基板電位発生回路がオンし前記
低電圧より低い電圧を基板に与えられるため、基板電位
は前記低電圧を基準に基板電位発生回路が発生する電圧
まで下がる。電源オン時の過渡状態において基板電位は
ほぼ低電位になり、基板上に形成されたＮＭＯＳトラン
ジスタの閾値電圧が高くなりすぎることがない。その結
果、半導体装置が誤動作することがなくなるという効果
がある。
【００２５】請求項２の発明によれば、請求項１のＰ型
ＭＯＳトランジスタのバックゲートを接地電位に接続し
たので、該Ｐ型ＭＯＳトランジスタの閾値電圧は請求項
１のＰ型ＭＯＳトランジスタよりも低くなり該Ｐ型ＭＯ
Ｓトランジスタは請求項１のＰ型ＭＯＳトランジスタよ
りも速くオンする。このため基板には低電圧電源端子に
入力されている低電圧が速く与えられる。そして、短時
間後に電源をオフからオンすると基板電位発生回路がオ
ンし前記低電圧より低い電圧を基板に与えるため、基板
電位は前記低電圧を基準に基板電位発生回路が発生する
電圧まで下がる。電源オン時の過渡状態において基板電
位はほぼ低電位になり、基板上に形成されたＮＭＯＳト
ランジスタの閾値電圧が高くなりすぎない。その結果、
電源のオン／オフをより速くしても半導体装置が誤動作
することがなくなるという効果がある。
ＭＯＳトランジスタのバックゲートを接地電位に接続し
たので、該Ｐ型ＭＯＳトランジスタの閾値電圧は請求項
１のＰ型ＭＯＳトランジスタよりも低くなり該Ｐ型ＭＯ
Ｓトランジスタは請求項１のＰ型ＭＯＳトランジスタよ
りも速くオンする。このため基板には低電圧電源端子に
入力されている低電圧が速く与えられる。そして、短時
間後に電源をオフからオンすると基板電位発生回路がオ
ンし前記低電圧より低い電圧を基板に与えるため、基板
電位は前記低電圧を基準に基板電位発生回路が発生する
電圧まで下がる。電源オン時の過渡状態において基板電
位はほぼ低電位になり、基板上に形成されたＮＭＯＳト
ランジスタの閾値電圧が高くなりすぎない。その結果、
電源のオン／オフをより速くしても半導体装置が誤動作
することがなくなるという効果がある。
【図１】この発明に係る半導体装置の一実施例を示す回
路図である。
路図である。
【図２】図１に示した装置の動作を説明するための図で
ある。
ある。
【図３】この発明の他の実施例を示す回路図である。
【図４】従来の半導体装置の問題点を説明するための図
である。
である。
【図５】従来の基板電位発生回路を示す回路図である。
【図６】図５に示した回路に含まれるインバータの一構
成例を示す回路図である。
成例を示す回路図である。
ＶSS 接地電圧源 Ｖcc 電源電圧源 ＶBB 基板バイアス電位 Ｃ2 コンデンサ Ｑ3 ＰＭＯＳトランジスタ Ｒ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 481 G11C 11/407 G11C 11/413 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 低電圧電源端子と、 高電圧電源端子と、 前記低電圧電源端子からの低電圧より低い電圧を発生す
る基板電位発生回路と、 容量と、 ゲートが前記容量を介して前記高電圧電源端子に、ソー
スが前記低電圧電源端子に、ドレインが前記基板電位発
生回路に各々接続されたＰ型ＭＯＳトランジスタと、 前記Ｐ型ＭＯＳトランジスタのゲートと前記低電圧電源
端子との間に接続された抵抗とを備えた半導体装置。 - 【請求項２】 前記Ｐ型ＭＯＳトランジスタのバックゲ
ートが接地電位に接続された請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191562A JP2768851B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191562A JP2768851B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536934A JPH0536934A (ja) | 1993-02-12 |
| JP2768851B2 true JP2768851B2 (ja) | 1998-06-25 |
Family
ID=16276739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191562A Expired - Fee Related JP2768851B2 (ja) | 1991-07-31 | 1991-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036722A1 (fr) | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
-
1991
- 1991-07-31 JP JP3191562A patent/JP2768851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536934A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |