JP2575956B2 - 基板バイアス回路 - Google Patents
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等にお
ける基板の電位を設定する基板バイアス回路に関し、特
に単一電源で駆動される半導体集積回路に用いて好適な
基板バイアス回路に関する。
ける基板の電位を設定する基板バイアス回路に関し、特
に単一電源で駆動される半導体集積回路に用いて好適な
基板バイアス回路に関する。
【０００２】
【従来の技術】単一電源によって駆動されるＭＯＳＦＥ
Ｔ集積回路においては、ＭＯＳトランジスタのしきい値
電圧制御のため基板端子にある電圧を印加している。す
なわち、Ｐ型基板上のＮチャンネル・トランジスタの場
合、ソース端子より負の電位が基板端子に与えられ、Ｎ
型基板上のＰチャンネル・トランジスタの場合、ソース
端子より正の電位が基板端子に与えられる。このような
バイアス電圧を発生させる回路を基板バイアス回路と呼
んでいる。Ｎチャンネル・トランジスタの基板端子に印
加する場合の基板バイアス回路の従来例を図面を参照し
て説明する。
Ｔ集積回路においては、ＭＯＳトランジスタのしきい値
電圧制御のため基板端子にある電圧を印加している。す
なわち、Ｐ型基板上のＮチャンネル・トランジスタの場
合、ソース端子より負の電位が基板端子に与えられ、Ｎ
型基板上のＰチャンネル・トランジスタの場合、ソース
端子より正の電位が基板端子に与えられる。このような
バイアス電圧を発生させる回路を基板バイアス回路と呼
んでいる。Ｎチャンネル・トランジスタの基板端子に印
加する場合の基板バイアス回路の従来例を図面を参照し
て説明する。
【０００３】基板バイアス回路は、図１１に示される発
振回路１及び制御信号発生回路２と、図１０に示される
チャージポンプ回路３とによって構成される。発振回路
１は、インバータＩ１〜Ｉ５の各々が互いに直列に接続
されかつインバータＩ５の出力がインバータＩ１の入力
として帰還される構成により、所定周波数で発振する。
インバータＩ５の出力は発信器出力ＯＳＣとして制御信
号発生回路２に供給される。
振回路１及び制御信号発生回路２と、図１０に示される
チャージポンプ回路３とによって構成される。発振回路
１は、インバータＩ１〜Ｉ５の各々が互いに直列に接続
されかつインバータＩ５の出力がインバータＩ１の入力
として帰還される構成により、所定周波数で発振する。
インバータＩ５の出力は発信器出力ＯＳＣとして制御信
号発生回路２に供給される。
【０００４】制御信号発生回路２は、互いに直列に接続
されたインバータＩ６〜Ｉ１２と、インバータＩ８及び
Ｉ１０の両出力を入力とするナンドゲートＡ１と、イン
バータＩ６及びＩ１２の両出力を入力とするナンドゲー
トＡ２と、インバータＩ８及びＩ１０の両出力を入力と
するノアゲートＯ１と、ノアゲートＯ１の出力を反転す
るインバータＩ１３とによって構成される。この内、イ
ンバータＩ７〜Ｉ１２は信号遅延回路を形成している。
ナンドゲートＡ１、ナンドゲートＡ２及びインバータＩ
１３の各出力は、夫々制御信号Ａ、Ｂ及びＣとしてチャ
ージポンプ回路３に供給される。発信器出力ＯＳＣの１
サイクルにおける各制御信号の変化を図１２に示す。
されたインバータＩ６〜Ｉ１２と、インバータＩ８及び
Ｉ１０の両出力を入力とするナンドゲートＡ１と、イン
バータＩ６及びＩ１２の両出力を入力とするナンドゲー
トＡ２と、インバータＩ８及びＩ１０の両出力を入力と
するノアゲートＯ１と、ノアゲートＯ１の出力を反転す
るインバータＩ１３とによって構成される。この内、イ
ンバータＩ７〜Ｉ１２は信号遅延回路を形成している。
ナンドゲートＡ１、ナンドゲートＡ２及びインバータＩ
１３の各出力は、夫々制御信号Ａ、Ｂ及びＣとしてチャ
ージポンプ回路３に供給される。発信器出力ＯＳＣの１
サイクルにおける各制御信号の変化を図１２に示す。
【０００５】チャージポンプ回路３は、ノードＶBBであ
る出力端ＶBBから電荷をトランジスタＴ２を介してキャ
パシタＣ１に吸込み、これをトランジスタＴ１を介して
接地電位Ｖssに放出し、出力端子ＶBBの電位を接地電位
よりも低い負電位に引き下げる。トランジスタＴ１及び
Ｔ２を交互に導通させるべく制御信号Ａ及びＣによって
トランジスタＴ１のゲートを制御するゲート制御回路３
１と、制御信号Ａ、Ｂ及び出力端電位ＶBBによってトラ
ンジスタＴ２のゲートを制御するゲート制御回路３２と
が設けられる。
る出力端ＶBBから電荷をトランジスタＴ２を介してキャ
パシタＣ１に吸込み、これをトランジスタＴ１を介して
接地電位Ｖssに放出し、出力端子ＶBBの電位を接地電位
よりも低い負電位に引き下げる。トランジスタＴ１及び
Ｔ２を交互に導通させるべく制御信号Ａ及びＣによって
トランジスタＴ１のゲートを制御するゲート制御回路３
１と、制御信号Ａ、Ｂ及び出力端電位ＶBBによってトラ
ンジスタＴ２のゲートを制御するゲート制御回路３２と
が設けられる。
【０００６】すなわち、チャージポンプ回路３は、ノー
ドＮ１及び接地電位ＶSS間に夫々ソース及びドレインが
接続されかつゲートがノードＮ３に接続されるトランジ
スタＴ１、ノードＮ１及び出力端ＶBB間に夫々ドレイン
及びソースが接続されかつゲートがノードＮ２に接続さ
れるトランジスタＴ２、一端に制御信号Ａが印加され、
他端がノードＮ１に接続される比較的に容量の大きいキ
ャパシタＣ１からなるポンプ回路と、ノードＮ１及びノ
ードＮ２間にドレイン及びソースが接続されかつゲート
に出力端ＶBBが接続されるトランジスタＴ５、一端に制
御信号Ｂが印加され、他端がノードＮ２に接続されるキ
ャパシタＣ２からなるゲート制御回路３２と、一端に制
御信号Ｃが印加され、他端がノードＮ４に接続されるキ
ャパシタＣ３、一端に制御信号Ａが印加され、他端がノ
ードＮ４に接続されるキャパシタＣ４、ノードＮ４及び
接地電位ＶSS間に夫々ソース及びドレインが接続されか
つゲートがノードＮ４に接続されるトランジスタＴ３、
ノードＮ３及び接地電位ＶSS間に夫々ソース及びドレイ
ンが接続されかつゲートがノードＮ４に接続されるトラ
ンジスタＴ４からなるゲート制御回路３１と、によって
構成されている。
ドＮ１及び接地電位ＶSS間に夫々ソース及びドレインが
接続されかつゲートがノードＮ３に接続されるトランジ
スタＴ１、ノードＮ１及び出力端ＶBB間に夫々ドレイン
及びソースが接続されかつゲートがノードＮ２に接続さ
れるトランジスタＴ２、一端に制御信号Ａが印加され、
他端がノードＮ１に接続される比較的に容量の大きいキ
ャパシタＣ１からなるポンプ回路と、ノードＮ１及びノ
ードＮ２間にドレイン及びソースが接続されかつゲート
に出力端ＶBBが接続されるトランジスタＴ５、一端に制
御信号Ｂが印加され、他端がノードＮ２に接続されるキ
ャパシタＣ２からなるゲート制御回路３２と、一端に制
御信号Ｃが印加され、他端がノードＮ４に接続されるキ
ャパシタＣ３、一端に制御信号Ａが印加され、他端がノ
ードＮ４に接続されるキャパシタＣ４、ノードＮ４及び
接地電位ＶSS間に夫々ソース及びドレインが接続されか
つゲートがノードＮ４に接続されるトランジスタＴ３、
ノードＮ３及び接地電位ＶSS間に夫々ソース及びドレイ
ンが接続されかつゲートがノードＮ４に接続されるトラ
ンジスタＴ４からなるゲート制御回路３１と、によって
構成されている。
【０００７】なお、図示していないが、各トランジスタ
のサブ端子には適当なバイアス電圧が印加されている。
のサブ端子には適当なバイアス電圧が印加されている。
【０００８】次に、回路の動作について説明する。回路
の定常状態における回路各部の電位は図１２に示される
ように、ノードＮ１、Ｎ２及びＮ４は電位Ｖｓｓに、ノ
ードＮ３は、電位−ｉ・Ｖｄｄに、出力端ＶＢＢは電位
ＶＢＢになっている。上記ｉは、キャパシタＣ３のカッ
プリング比であり、通常、０．８〜１．０の値である。
後述する各カップリング比の値も同様である。従って、
トランジスタＴ１はオン、トランジスタＴ２はオフ、ト
ランジスタＴ３はオン、トランジスタＴ４はオフ、トラ
ンジスタＴ５はオン状態である。
の定常状態における回路各部の電位は図１２に示される
ように、ノードＮ１、Ｎ２及びＮ４は電位Ｖｓｓに、ノ
ードＮ３は、電位−ｉ・Ｖｄｄに、出力端ＶＢＢは電位
ＶＢＢになっている。上記ｉは、キャパシタＣ３のカッ
プリング比であり、通常、０．８〜１．０の値である。
後述する各カップリング比の値も同様である。従って、
トランジスタＴ１はオン、トランジスタＴ２はオフ、ト
ランジスタＴ３はオン、トランジスタＴ４はオフ、トラ
ンジスタＴ５はオン状態である。
【０００９】かかる状態で発振回路２１の出力ＯＳＣが
図１２のように立下がると、制御信号Ｃが少し時間をお
いて回路の電源電圧Ｖddまで立ち上がる。この制御信号
Ｃの電圧ＶddがキャパシタＣ３を介してノードＮ３に印
加される。ノードＮ３の電位は、−ｉ・Ｖddの電位から
接地レベルＶssに持上げられる。これによりゲートが接
地レベルとなったトランジスタＴ１，Ｔ３はオン状態か
らオフ状態になる。トランジスタＴ１が非導通となるこ
とにより、キャパシタＣ１から接地電位Ｖssへの電荷の
放出は阻止される。
図１２のように立下がると、制御信号Ｃが少し時間をお
いて回路の電源電圧Ｖddまで立ち上がる。この制御信号
Ｃの電圧ＶddがキャパシタＣ３を介してノードＮ３に印
加される。ノードＮ３の電位は、−ｉ・Ｖddの電位から
接地レベルＶssに持上げられる。これによりゲートが接
地レベルとなったトランジスタＴ１，Ｔ３はオン状態か
らオフ状態になる。トランジスタＴ１が非導通となるこ
とにより、キャパシタＣ１から接地電位Ｖssへの電荷の
放出は阻止される。
【００１０】次に、制御信号Ａが立下り、接地レベルＶ
ｓｓがキャパシタＣ１の一端に印加されると、キャパシ
タＣ１の正電荷が放出されてキャパシタＣ１の他端に負
電荷が残る。すなわち、キャパシタＣ１が負電荷に充電
される。該他端に接続されるノードＮ１は、キャパシタ
Ｃ１のカップリング比をｊとすると、負電荷によって接
地レベルＶｓｓから−ｊ・Ｖｄｄの電位に引下げられ
る。このときトランジスタＴ５は導通しており、ノード
Ｎ２は、ノードＮ１の電位が低下したことにより、−Ｖ
ＢＢ＋Ｖｔｈｐの電位に引下げられる。Ｖｔｈｐはトラ
ンジスタＴ５のソース・ゲート間電圧降下である。
ｓｓがキャパシタＣ１の一端に印加されると、キャパシ
タＣ１の正電荷が放出されてキャパシタＣ１の他端に負
電荷が残る。すなわち、キャパシタＣ１が負電荷に充電
される。該他端に接続されるノードＮ１は、キャパシタ
Ｃ１のカップリング比をｊとすると、負電荷によって接
地レベルＶｓｓから−ｊ・Ｖｄｄの電位に引下げられ
る。このときトランジスタＴ５は導通しており、ノード
Ｎ２は、ノードＮ１の電位が低下したことにより、−Ｖ
ＢＢ＋Ｖｔｈｐの電位に引下げられる。Ｖｔｈｐはトラ
ンジスタＴ５のソース・ゲート間電圧降下である。
【００１１】上記制御信号Ａが立下ると同時にノードＮ
４は、キャパシタＣ４によってＶssから電位−ｋ・Ｖdd
（ｋはキャパシタＣ４のカップリング比）に引き下げら
れる。これによって、トランジスタＴ４がオフ状態から
オン状態になり、ノードＮ３はＶssレベルになる。
４は、キャパシタＣ４によってＶssから電位−ｋ・Ｖdd
（ｋはキャパシタＣ４のカップリング比）に引き下げら
れる。これによって、トランジスタＴ４がオフ状態から
オン状態になり、ノードＮ３はＶssレベルになる。
【００１２】次に、制御信号Ｂが立下り、接地レベルＶ
ｓｓがキャパシタＣ２の一端に印加されると、キャパシ
タＣ２の正電荷が放出されてキャパシタＣ２の他端に負
電荷が残る。すなわち、キャパシタＣ２が負電荷に充電
される。ノードＮ２は電位（−ＶＢＢ＋Ｖｔｈｐ）から
キャパシタＣ２によって（−ＶＢＢ＋Ｖｔｈｐ−ｍ・Ｖ
ｄｄ）に、更に引下げられる。ｍはキャパシタＣ２のカ
ップリング比である。ノードＮ２が上記電位に引下げら
れると同時に、逆バイアスされたトランジスタＴ５はカ
ットオフとなり、キャパシタＣ１とＣ２との接続を断
ち、ノードＮ２の電位をノードＮ１の電位から隔離す
る。
ｓｓがキャパシタＣ２の一端に印加されると、キャパシ
タＣ２の正電荷が放出されてキャパシタＣ２の他端に負
電荷が残る。すなわち、キャパシタＣ２が負電荷に充電
される。ノードＮ２は電位（−ＶＢＢ＋Ｖｔｈｐ）から
キャパシタＣ２によって（−ＶＢＢ＋Ｖｔｈｐ−ｍ・Ｖ
ｄｄ）に、更に引下げられる。ｍはキャパシタＣ２のカ
ップリング比である。ノードＮ２が上記電位に引下げら
れると同時に、逆バイアスされたトランジスタＴ５はカ
ットオフとなり、キャパシタＣ１とＣ２との接続を断
ち、ノードＮ２の電位をノードＮ１の電位から隔離す
る。
【００１３】ノードＮ２が負に深くバイアスされること
によって、このノードにゲートが接続されたトランジス
タＴ２が導通し、ノードＮ１と出力端ＶBBとを接続す
る。ノードＮ１の電位が−ｊ・Ｖddであることによっ
て、出力端ＶBBから電荷がノードＮ１へ引き抜かれ、出
力端ＶBBの電位−ＶBBは電位−ｊ・Ｖddに向けて引下げ
られて−ＶBB´となる。
によって、このノードにゲートが接続されたトランジス
タＴ２が導通し、ノードＮ１と出力端ＶBBとを接続す
る。ノードＮ１の電位が−ｊ・Ｖddであることによっ
て、出力端ＶBBから電荷がノードＮ１へ引き抜かれ、出
力端ＶBBの電位−ＶBBは電位−ｊ・Ｖddに向けて引下げ
られて−ＶBB´となる。
【００１４】発振回路１の出力ＯＳＣが立上がると、制
御信号Ｂが続いて電位Ｖｄｄまで立上がる。これによっ
て、トランジスタＴ５は順バイアスされて導通し、ノー
ドＮ２は電位（−ＶＢＢ´＋Ｖｔｈｐ）に引上げられ
る。トランジスタＴ２は非導通となり、出力端ＶＢＢか
らの電荷の引抜きは終了する。
御信号Ｂが続いて電位Ｖｄｄまで立上がる。これによっ
て、トランジスタＴ５は順バイアスされて導通し、ノー
ドＮ２は電位（−ＶＢＢ´＋Ｖｔｈｐ）に引上げられ
る。トランジスタＴ２は非導通となり、出力端ＶＢＢか
らの電荷の引抜きは終了する。
【００１５】続いて信号Ａが電位Ｖddまで立上がると、
ノードＮ１及びノードＮ４は電位Ｖssまで立上がる。こ
れにより、トランジスタＴ４はオフとなる。
ノードＮ１及びノードＮ４は電位Ｖssまで立上がる。こ
れにより、トランジスタＴ４はオフとなる。
【００１６】次に、制御信号Ｃが電位Ｖssに立下がり、
ノードＮ３の電位は−ｉ・Ｖddとなる。これにより、ト
ランジスタＴ１，Ｔ３が導通し、ノードＮ４の電位は接
地電位Ｖssになる。従って、出力端ＶBBからキャパシタ
Ｃ１に引抜かれた電荷はトランジスタＴ１を介し接地電
位Ｖssに放出される。
ノードＮ３の電位は−ｉ・Ｖddとなる。これにより、ト
ランジスタＴ１，Ｔ３が導通し、ノードＮ４の電位は接
地電位Ｖssになる。従って、出力端ＶBBからキャパシタ
Ｃ１に引抜かれた電荷はトランジスタＴ１を介し接地電
位Ｖssに放出される。
【００１７】このように、制御信号Ａによってキャパシ
タＣ１の負チャージを行い、制御信号Ａ及びＢによって
トランジスタＴ５の導通を制御してトランジスタＴ２の
ゲートバイアスを二段階に与え、制御信号Ｃ及びＢによ
って夫々トランジスタＴ１及びＴ２を交互に導通させ
て、チャージポンプ動作の１サイクルが実現される。こ
れを連続して行うことにより、出力端ＶBBの電位が−ｊ
・Ｖddまで引下げられる。
タＣ１の負チャージを行い、制御信号Ａ及びＢによって
トランジスタＴ５の導通を制御してトランジスタＴ２の
ゲートバイアスを二段階に与え、制御信号Ｃ及びＢによ
って夫々トランジスタＴ１及びＴ２を交互に導通させ
て、チャージポンプ動作の１サイクルが実現される。こ
れを連続して行うことにより、出力端ＶBBの電位が−ｊ
・Ｖddまで引下げられる。
【００１８】
【発明が解決しようとする課題】しかしながら、上述し
た基板バイアス回路に電源を投入した当初や電源電圧が
低い場合において、チャージポンプ回路３の出力端ＶBB
の電位−ＶBBは、接地電位Ｖssよりも十分に低く引下げ
られていない。このような状態では、トランジスタＴ５
のゲートバイアスが浅く、トランジスタＴ５が完全な導
通状態にならない場合がある。
た基板バイアス回路に電源を投入した当初や電源電圧が
低い場合において、チャージポンプ回路３の出力端ＶBB
の電位−ＶBBは、接地電位Ｖssよりも十分に低く引下げ
られていない。このような状態では、トランジスタＴ５
のゲートバイアスが浅く、トランジスタＴ５が完全な導
通状態にならない場合がある。
【００１９】このような場合には、制御信号Ａが立下が
り、ノードＮ１が電位Ｖssから電位（−ｊ・Ｖdd）に引
下げられても、ノードＮ２の電位は十分に引下げられな
い。従って、次に制御信号Ｂが立ち下がり、更にノード
Ｎ２の電位が引下げられても、電位が不十分のため、ト
ランジスタＴ２のゲート電位が浅くてトランジスタＴ２
が完全な導通状態にならない。
り、ノードＮ１が電位Ｖssから電位（−ｊ・Ｖdd）に引
下げられても、ノードＮ２の電位は十分に引下げられな
い。従って、次に制御信号Ｂが立ち下がり、更にノード
Ｎ２の電位が引下げられても、電位が不十分のため、ト
ランジスタＴ２のゲート電位が浅くてトランジスタＴ２
が完全な導通状態にならない。
【００２０】このため、出力端ＶBBから電荷を引抜くチ
ャージポンプ回路の能力が小さい、また、出力端ＶBBの
電位をノードＮ２の電位＋Ｖthp の電位までしか出力端
ＶBBのレベルを引下げることができないという不具合も
生じ得る。図１４は、電源電圧Ｖddに対する出力端ＶBB
の電位の関係を示しており、電源電圧Ｖddが低いと必要
な出力端ＶBBの電位が得られないことが判る。
ャージポンプ回路の能力が小さい、また、出力端ＶBBの
電位をノードＮ２の電位＋Ｖthp の電位までしか出力端
ＶBBのレベルを引下げることができないという不具合も
生じ得る。図１４は、電源電圧Ｖddに対する出力端ＶBB
の電位の関係を示しており、電源電圧Ｖddが低いと必要
な出力端ＶBBの電位が得られないことが判る。
【００２１】そこで、本発明は、電源電圧が低い状態で
のチャージポンプ回路のポンプ効率の向上を図った基板
バイアス回路を提供することを目的とする。
のチャージポンプ回路のポンプ効率の向上を図った基板
バイアス回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
本発明の基板バイアス回路は、第１トランジスタ（Ｔ
５）を介して互いに直列に接続された第１及び第２キャ
パシタ（Ｃ１，Ｃ２）とからなるキャパシタ直列回路
と、第１トランジスタ（Ｔ５）と第２キャパシタとの接
続点（Ｎ２）の電位によって導通が制御されて出力端の
電荷を第１キャパシタ（Ｃ１）と第１トランジスタ（Ｔ
５）との接続点（Ｎ１）に導出する第２トランジスタ
（Ｔ２）と、第１キャパシタ（Ｃ１）と第１トランジス
タ（Ｔ５）との接続点（Ｎ２）に導出された電荷を基準
電位に導出する第３トランジスタ（Ｔ１）と、直列回路
の両端及び第３トランジスタ（Ｔ１）のゲートの各々に
それぞれ制御信号を与えて、第１キャパシタに続いて第
２キャパシタを充電し、両キャパシタの充電電荷を重畳
して第１トランジスタ（Ｔ５）と第２キャパシタ（Ｃ
２）との接続点（Ｎ２）の電位を段階的に制御すると共
に、第２及び第３トランジスタを交互に導通させて出力
端を所定電位に設定する制御手段と、を含む基板バイア
ス回路において、上記制御手段は、更に、第１キャパシ
タの充電開始後第２キャパシタの充電開始前の期間内に
おいて第１トランジスタ（Ｔ５）を暫時強制的に導通さ
せる、ことを特徴とする。
本発明の基板バイアス回路は、第１トランジスタ（Ｔ
５）を介して互いに直列に接続された第１及び第２キャ
パシタ（Ｃ１，Ｃ２）とからなるキャパシタ直列回路
と、第１トランジスタ（Ｔ５）と第２キャパシタとの接
続点（Ｎ２）の電位によって導通が制御されて出力端の
電荷を第１キャパシタ（Ｃ１）と第１トランジスタ（Ｔ
５）との接続点（Ｎ１）に導出する第２トランジスタ
（Ｔ２）と、第１キャパシタ（Ｃ１）と第１トランジス
タ（Ｔ５）との接続点（Ｎ２）に導出された電荷を基準
電位に導出する第３トランジスタ（Ｔ１）と、直列回路
の両端及び第３トランジスタ（Ｔ１）のゲートの各々に
それぞれ制御信号を与えて、第１キャパシタに続いて第
２キャパシタを充電し、両キャパシタの充電電荷を重畳
して第１トランジスタ（Ｔ５）と第２キャパシタ（Ｃ
２）との接続点（Ｎ２）の電位を段階的に制御すると共
に、第２及び第３トランジスタを交互に導通させて出力
端を所定電位に設定する制御手段と、を含む基板バイア
ス回路において、上記制御手段は、更に、第１キャパシ
タの充電開始後第２キャパシタの充電開始前の期間内に
おいて第１トランジスタ（Ｔ５）を暫時強制的に導通さ
せる、ことを特徴とする。
【００２３】
【作用】第１トランジスタ（Ｔ５）のゲートに追加され
た制御回路は、第１キャパシタ（Ｃ１）の電荷をノード
Ｎ２に移動すべき期間において、第１トランジスタ（Ｔ
５）を短時間導通させるべく、第１トランジスタのゲー
ト電位を暫時強制的に制御して第１トランジスタの導通
状態をより完全にして第１キャパシタ（Ｃ１）の電荷を
第２キャパシタ（Ｃ２）側へ導出し、第２トランジスタ
のゲートが２段階に確実にバイアスされるようにしてい
る。
た制御回路は、第１キャパシタ（Ｃ１）の電荷をノード
Ｎ２に移動すべき期間において、第１トランジスタ（Ｔ
５）を短時間導通させるべく、第１トランジスタのゲー
ト電位を暫時強制的に制御して第１トランジスタの導通
状態をより完全にして第１キャパシタ（Ｃ１）の電荷を
第２キャパシタ（Ｃ２）側へ導出し、第２トランジスタ
のゲートが２段階に確実にバイアスされるようにしてい
る。
【００２４】
【発明の実施例】以下、本発明の実施例について図面を
参照して説明する。図１及び図２は本発明の実施例の構
成を示しており、図１０及び図１１と対応する部分には
同一符号を付し、かかる部分の説明は省略する。
参照して説明する。図１及び図２は本発明の実施例の構
成を示しており、図１０及び図１１と対応する部分には
同一符号を付し、かかる部分の説明は省略する。
【００２５】図１に示されるチャージポンプ回路３ａの
構成においては、トランジスタＴ５のゲート制御回路３
３が新たに設けられている。ゲート制御回路３３は、ソ
ース及びゲートが出力端ＶBBに接続されてドレインがト
ランジスタＴ５のゲートに接続されたトランジスタＴ６
と、ソースが出力端ＶBBに接続されてゲート及びドレイ
ンがトランジスタＴ５のゲートに接続されたトランジス
タＴ７と、一端に制御信号Ｄが印加されて他端がトラン
ジスタＴ５のゲートに接続されたキャパシタＣ５とによ
って構成される。トランジスタＴ５のゲートの接続点は
ノードＮ５となっている。トランジスタＴ６及びＴ７
は、いわゆるダイオード接続になっており、ノードＮ５
の電位のフローティング防止の役割を担っている。
構成においては、トランジスタＴ５のゲート制御回路３
３が新たに設けられている。ゲート制御回路３３は、ソ
ース及びゲートが出力端ＶBBに接続されてドレインがト
ランジスタＴ５のゲートに接続されたトランジスタＴ６
と、ソースが出力端ＶBBに接続されてゲート及びドレイ
ンがトランジスタＴ５のゲートに接続されたトランジス
タＴ７と、一端に制御信号Ｄが印加されて他端がトラン
ジスタＴ５のゲートに接続されたキャパシタＣ５とによ
って構成される。トランジスタＴ５のゲートの接続点は
ノードＮ５となっている。トランジスタＴ６及びＴ７
は、いわゆるダイオード接続になっており、ノードＮ５
の電位のフローティング防止の役割を担っている。
【００２６】制御信号Ｄは、図２に示される制御信号発
生回路２ａのインバータＩ８及びＩ１１の両出力を入力
とするナンドゲートＡ３の出力によって得られる。制御
信号発生回路２ａ及びチャージポンプ回路３ａの他の構
成は従来構成と同様である。
生回路２ａのインバータＩ８及びＩ１１の両出力を入力
とするナンドゲートＡ３の出力によって得られる。制御
信号発生回路２ａ及びチャージポンプ回路３ａの他の構
成は従来構成と同様である。
【００２７】次に、ゲート制御回路３３による回路動作
について図３の各部の信号波形を参照して説明する。
について図３の各部の信号波形を参照して説明する。
【００２８】ゲート御回路３３のノードＮ５は、フロー
ティング防止のためのトランジスタＴ６、Ｔ７により電
位（−ＶＢＢ±Ｖｔｈｐ）の範囲内に維持される。制御
信号Ｄが電源電圧Ｖｄｄから設置電位Ｖｓｓに立下がる
と、キャパシタＣ５によってノードＮ５の電位は、キャ
パシタＣ５のカップリング比をｎとして（−ｎ・Ｖｄｄ
−ＶＢＢ±Ｖｔｈｐ）となる。よって、従来例に比べて
少なくとも制御信号Ｄが電位Ｖｓｓである期間中（−ｎ
・Ｖｄｄ）分だけ電位が更に低く引下げられるため、ノ
ードＮ１及びノードＮ２相互間を連結するトランジスタ
Ｔ５のゲートには十分に深い負バイアスが与えられてト
ランジスタＴ５の導通状態はより完全なものとなり、ト
ランジスタＴ５のソース・ドレイン間電圧降下は十分に
低い。従って、制御信号Ｄが電位Ｖｓｓにある状態にお
いては、トランジスタＴ５を介してノード１の電位が略
そのままノードＮ２に伝達されるように改善される。
ティング防止のためのトランジスタＴ６、Ｔ７により電
位（−ＶＢＢ±Ｖｔｈｐ）の範囲内に維持される。制御
信号Ｄが電源電圧Ｖｄｄから設置電位Ｖｓｓに立下がる
と、キャパシタＣ５によってノードＮ５の電位は、キャ
パシタＣ５のカップリング比をｎとして（−ｎ・Ｖｄｄ
−ＶＢＢ±Ｖｔｈｐ）となる。よって、従来例に比べて
少なくとも制御信号Ｄが電位Ｖｓｓである期間中（−ｎ
・Ｖｄｄ）分だけ電位が更に低く引下げられるため、ノ
ードＮ１及びノードＮ２相互間を連結するトランジスタ
Ｔ５のゲートには十分に深い負バイアスが与えられてト
ランジスタＴ５の導通状態はより完全なものとなり、ト
ランジスタＴ５のソース・ドレイン間電圧降下は十分に
低い。従って、制御信号Ｄが電位Ｖｓｓにある状態にお
いては、トランジスタＴ５を介してノード１の電位が略
そのままノードＮ２に伝達されるように改善される。
【００２９】次に、制御信号Ｄが電位Ｖssにある状態
で、制御信号Ａが電位Ｖddから電位Ｖssに立下がる。ノ
ードＮ１の電位は−ｊ・Ｖddとなり、この電位はノード
Ｎ２に伝達される。一方、トランジスタＴ５のゲート・
ソース間電圧を介してノードＮ２は出力端ＶBBの値に応
じた電位が与えられる。このため、制御信号Ａが電位Ｖ
ssに低下した直後のノードＮ２の電位Ｖx は（−ｊ・Ｖ
dd）〜（−ｎ・Ｖdd−ＶBB−２Ｖthp ）までの間の値を
採る。
で、制御信号Ａが電位Ｖddから電位Ｖssに立下がる。ノ
ードＮ１の電位は−ｊ・Ｖddとなり、この電位はノード
Ｎ２に伝達される。一方、トランジスタＴ５のゲート・
ソース間電圧を介してノードＮ２は出力端ＶBBの値に応
じた電位が与えられる。このため、制御信号Ａが電位Ｖ
ssに低下した直後のノードＮ２の電位Ｖx は（−ｊ・Ｖ
dd）〜（−ｎ・Ｖdd−ＶBB−２Ｖthp ）までの間の値を
採る。
【００３０】次に、制御信号Ｄが電位Ｖｓｓから電位Ｖ
ｄｄまで立上がると、ノードＮ５の電位はトランジスタ
Ｔ６及びＴ７の作用によって−ＶＢＢ±Ｖｔｈｐとな
る。トランジスタＴ５は、ノードＮ５のゲート電位がノ
ードＮ１のドレインの電位より高くなることによってカ
ットオフする。トランジスタＴ５を遮断するのは、容量
の大きいキャパシタＣ１とこれよりも容量の少ないキャ
パシタＣ２との接続を断って、制御信号Ｂのキャパシタ
Ｃ２への印加によるノードＮ２の引下げのカップリング
比ｍを改善するためである。
ｄｄまで立上がると、ノードＮ５の電位はトランジスタ
Ｔ６及びＴ７の作用によって−ＶＢＢ±Ｖｔｈｐとな
る。トランジスタＴ５は、ノードＮ５のゲート電位がノ
ードＮ１のドレインの電位より高くなることによってカ
ットオフする。トランジスタＴ５を遮断するのは、容量
の大きいキャパシタＣ１とこれよりも容量の少ないキャ
パシタＣ２との接続を断って、制御信号Ｂのキャパシタ
Ｃ２への印加によるノードＮ２の引下げのカップリング
比ｍを改善するためである。
【００３１】次に、制御信号Ｂが電位ＶddからＶssに立
下り、ノードＮ２は電位Ｖx からキャパシタＣ２によっ
てＶx −ｍ・Ｖddに、更に引下げられる。
下り、ノードＮ２は電位Ｖx からキャパシタＣ２によっ
てＶx −ｍ・Ｖddに、更に引下げられる。
【００３２】ノードＮ２が負に深くバイアスされること
によって、このノードにゲートが接続されたトランジス
タＴ２は完全に導通し、ノードＮ１と出力端ＶBBとを接
続する。ノードＮ１の電位が−ｊ・Ｖddであることによ
って、出力端ＶBBから電荷がノードＮ１へ強く引き抜か
れ、出力端ＶBBの電位−ＶBBは電位−ｊ・Ｖddに向けて
引下げられて電位−ＶBB´となる。
によって、このノードにゲートが接続されたトランジス
タＴ２は完全に導通し、ノードＮ１と出力端ＶBBとを接
続する。ノードＮ１の電位が−ｊ・Ｖddであることによ
って、出力端ＶBBから電荷がノードＮ１へ強く引き抜か
れ、出力端ＶBBの電位−ＶBBは電位−ｊ・Ｖddに向けて
引下げられて電位−ＶBB´となる。
【００３３】これ以後の制御動作及び他の素子の動作は
従来と同様であるので説明を省略する。
従来と同様であるので説明を省略する。
【００３４】図９及び図１３は、回路の電源電圧Ｖddを
２Ｖと低く設定し、出力端の電位ＶBBを０Ｖの状態とし
て回路を起動し、定常状態になったところの本願実施回
路及び従来回路の信号波形を示している。
２Ｖと低く設定し、出力端の電位ＶBBを０Ｖの状態とし
て回路を起動し、定常状態になったところの本願実施回
路及び従来回路の信号波形を示している。
【００３５】図１３に示されるように従来回路では、ノ
ードＮ１の引下げ電位−Ｖddまで出力端の電位−ＶBBが
引下げられていないことがわかる。これは、ノードＮ２
の電位が十分に引下げられないため、トランジスタＴ２
の導通が完全ではないからである。別言すれば、ノード
Ｎ１の電位を引下げた際に、トランジスタＴ２のゲート
電位たるノードＮ２の電位を充分に引下げられなかった
からである。
ードＮ１の引下げ電位−Ｖddまで出力端の電位−ＶBBが
引下げられていないことがわかる。これは、ノードＮ２
の電位が十分に引下げられないため、トランジスタＴ２
の導通が完全ではないからである。別言すれば、ノード
Ｎ１の電位を引下げた際に、トランジスタＴ２のゲート
電位たるノードＮ２の電位を充分に引下げられなかった
からである。
【００３６】これに対し、図９に示される本願回路で
は、ノードＮ２の電位がキャパシタＣ１及びＣ２の両方
の電荷によって２段階に十分に引下げられて、略−２Ｖ
ddの電位が得られている。このため、低い回路電源電圧
であってもトランジスタＴ２が完全に導通状態となり、
出力端の電位−ＶBBはノードＮ１の引下げ電位−Ｖddま
で引下げられる。
は、ノードＮ２の電位がキャパシタＣ１及びＣ２の両方
の電荷によって２段階に十分に引下げられて、略−２Ｖ
ddの電位が得られている。このため、低い回路電源電圧
であってもトランジスタＴ２が完全に導通状態となり、
出力端の電位−ＶBBはノードＮ１の引下げ電位−Ｖddま
で引下げられる。
【００３７】ところで、上述したようにトランジスタＴ
５は、制御信号Ａが電位ＶｄｄからＶｓｓに立ち下がっ
たとき十分に導通して、キャパシタＣ１によるノードＮ
１の電位−ｊ・ＶｄｄをノードＮ２に伝えて一段ブート
を行い、制御信号Ｂが電位ＶｄｄからＶｓｓに立ち下が
ったとき非導通となって、ノードＮ２の電位に−ｍ・Ｖ
ｄｄを加えて略−２Ｖｄｄを得る２段ブートを行う役割
を担っている。
５は、制御信号Ａが電位ＶｄｄからＶｓｓに立ち下がっ
たとき十分に導通して、キャパシタＣ１によるノードＮ
１の電位−ｊ・ＶｄｄをノードＮ２に伝えて一段ブート
を行い、制御信号Ｂが電位ＶｄｄからＶｓｓに立ち下が
ったとき非導通となって、ノードＮ２の電位に−ｍ・Ｖ
ｄｄを加えて略−２Ｖｄｄを得る２段ブートを行う役割
を担っている。
【００３８】このため、ゲート制御回路３３は、トラン
ジスタＴ５を導通させるべくトランジスタＴ５のゲート
電位を（−ｊ・Ｖdd−Ｖthp ）以下に引下げる役割を果
たしている。このゲート制御回路３３と同様に機能し得
る制御回路の他の実施例を図４に示す。
ジスタＴ５を導通させるべくトランジスタＴ５のゲート
電位を（−ｊ・Ｖdd−Ｖthp ）以下に引下げる役割を果
たしている。このゲート制御回路３３と同様に機能し得
る制御回路の他の実施例を図４に示す。
【００３９】図４においてゲート制御回路３３ａは、制
御信号Ｄが一端に印加されかつ他端がトランジスタＴ５
のゲートに接続れるキャパシタＣ５と、制御信号Ｅが一
端に印加されかつ他端がノードＮ６に接続されるキャパ
シタＣ６と、ノードＮ６とトランジスタＴ５のゲート間
にノードＮ６からノードＮ５への流入を阻止する方向に
ダイオード接続されるトランジスタＴ８と、ノードＮ６
と設置電位Ｖss間に設置電位ＶssからノードＮ６への流
入を阻止する方向にダイオード接続されるトランジスタ
Ｔ９とによって構成される。制御信号Ｅは、図６に示さ
れるように制御信号Ｄが電位Ｖssになる期間を含む長い
期間中、電位Ｖssになっている。
御信号Ｄが一端に印加されかつ他端がトランジスタＴ５
のゲートに接続れるキャパシタＣ５と、制御信号Ｅが一
端に印加されかつ他端がノードＮ６に接続されるキャパ
シタＣ６と、ノードＮ６とトランジスタＴ５のゲート間
にノードＮ６からノードＮ５への流入を阻止する方向に
ダイオード接続されるトランジスタＴ８と、ノードＮ６
と設置電位Ｖss間に設置電位ＶssからノードＮ６への流
入を阻止する方向にダイオード接続されるトランジスタ
Ｔ９とによって構成される。制御信号Ｅは、図６に示さ
れるように制御信号Ｄが電位Ｖssになる期間を含む長い
期間中、電位Ｖssになっている。
【００４０】この制御信号Ｅは、例えば、図５に示され
るように制御信号発生回路２ａのインバータＩ６及びＩ
１２の出力を使用して得ることが出来る。すなわち、イ
ンバータＩ１２の出力をインバータＩ１４を介してナン
ドゲートＡ４の一方入力とし、インバータＩ６の出力を
ナンドゲートＡ４の他方入力としてナンドゲートＡ４の
出力端に制御信号Ｅを得る。
るように制御信号発生回路２ａのインバータＩ６及びＩ
１２の出力を使用して得ることが出来る。すなわち、イ
ンバータＩ１２の出力をインバータＩ１４を介してナン
ドゲートＡ４の一方入力とし、インバータＩ６の出力を
ナンドゲートＡ４の他方入力としてナンドゲートＡ４の
出力端に制御信号Ｅを得る。
【００４１】かかる構成において、制御信号Ｄ及びＥに
よってキャパシタＣ５及びＣ６に電位Ｖddが印加される
と、トランジスタＴ８及びＴ９が導通してノードＮ６の
電位はＶss＋Ｖthp 、ノードＮ５の電位はＶss＋２Ｖth
p となる。制御信号Ｅが電位Ｖssに立下がると、トラン
ジスタＴ９はカットオフになる。ノードＮ６の電位は略
−Ｖdd＋Ｖthp となり、導通しているトランジスタＴ８
を介してノードＮ５に伝達され、ノードＮ５の電位は−
Ｖdd＋２Ｖthp となる。次に、制御信号Ｄが電位Ｖddか
らＶssに立下がると、ノードＮ５に略−Ｖddが更に印加
されてトランジスタＴ８はカットオフになる。ノードＮ
５の電位は−２Ｖdd＋２Ｖthp となって、トランジスタ
Ｔ５は導通し、ノードＮ２に−Ｖddの電位を伝達する。
制御信号Ｄが電位Ｖddに立上がると、ノードＮ５の電位
は−Ｖdd＋Ｖthp となる。トランジスタＴ５は非導通と
なる。制御信号ＥがＶddに立上がると、ノードＮ６はＶ
ddとなるがトランジスタＴ８はカットオフとなって、ノ
ードＮ５の電位は−Ｖdd＋２Ｖthp に保持される。図６
のＮ５に定常状態のノードＮ５のレベル変化を示す。
よってキャパシタＣ５及びＣ６に電位Ｖddが印加される
と、トランジスタＴ８及びＴ９が導通してノードＮ６の
電位はＶss＋Ｖthp 、ノードＮ５の電位はＶss＋２Ｖth
p となる。制御信号Ｅが電位Ｖssに立下がると、トラン
ジスタＴ９はカットオフになる。ノードＮ６の電位は略
−Ｖdd＋Ｖthp となり、導通しているトランジスタＴ８
を介してノードＮ５に伝達され、ノードＮ５の電位は−
Ｖdd＋２Ｖthp となる。次に、制御信号Ｄが電位Ｖddか
らＶssに立下がると、ノードＮ５に略−Ｖddが更に印加
されてトランジスタＴ８はカットオフになる。ノードＮ
５の電位は−２Ｖdd＋２Ｖthp となって、トランジスタ
Ｔ５は導通し、ノードＮ２に−Ｖddの電位を伝達する。
制御信号Ｄが電位Ｖddに立上がると、ノードＮ５の電位
は−Ｖdd＋Ｖthp となる。トランジスタＴ５は非導通と
なる。制御信号ＥがＶddに立上がると、ノードＮ６はＶ
ddとなるがトランジスタＴ８はカットオフとなって、ノ
ードＮ５の電位は−Ｖdd＋２Ｖthp に保持される。図６
のＮ５に定常状態のノードＮ５のレベル変化を示す。
【００４２】図７は、ゲート制御回路３３の他の構成例
を示しており、ゲート制御回路３３のトランジスタＴ６
及びＴ７を抵抗に置換えている。
を示しており、ゲート制御回路３３のトランジスタＴ６
及びＴ７を抵抗に置換えている。
【００４３】こうすると、電源投入当初においてノード
Ｎ５の電位は−Ｖddであるが、出力端ＶBBが−Ｖddに引
き下げられた後は、図８に示すように制御信号Ｄが電位
Ｖssとなる期間中、ノードＮ５の電位を略−２Ｖddに設
定することが可能である。
Ｎ５の電位は−Ｖddであるが、出力端ＶBBが−Ｖddに引
き下げられた後は、図８に示すように制御信号Ｄが電位
Ｖssとなる期間中、ノードＮ５の電位を略−２Ｖddに設
定することが可能である。
【００４４】なお、上述した各実施例ではＰチャンネル
ＦＥＴトランジスタを形成して基板バイアス回路を構成
する場合について説明したが、ＮチャンネルＦＥＴトラ
ンジスタを形成して上述した基板バイアス回路を構成
し、同様の効果を得ることができる。
ＦＥＴトランジスタを形成して基板バイアス回路を構成
する場合について説明したが、ＮチャンネルＦＥＴトラ
ンジスタを形成して上述した基板バイアス回路を構成
し、同様の効果を得ることができる。
【００４５】
【発明の効果】以上説明したように本発明の基板バイア
ス回路は、出力端から電荷を吸い込むトランジスタＴ１
を完全に導通させるべく深いゲートバイアスを発生させ
るためのトランジスタＴ５のゲートを制御する構成とし
たので、集積回路の電源電圧が低い場合においてもチャ
ージポンプ回路のポンプ効率が高く、低電源電圧でも十
分に動作可能であり、電源投入後の回路起動の際にも出
力端のノードを所定レベルに素早く設定し得る。
ス回路は、出力端から電荷を吸い込むトランジスタＴ１
を完全に導通させるべく深いゲートバイアスを発生させ
るためのトランジスタＴ５のゲートを制御する構成とし
たので、集積回路の電源電圧が低い場合においてもチャ
ージポンプ回路のポンプ効率が高く、低電源電圧でも十
分に動作可能であり、電源投入後の回路起動の際にも出
力端のノードを所定レベルに素早く設定し得る。
【図１】本発明の実施例のチャージポンプ回路を示す回
路図。
路図。
【図２】本発明の実施例の発振回路及び制御信号発生回
路を示す回路図。
路を示す回路図。
【図３】図１のチャージポンプ回路の各部信号波形を示
す波形図。
す波形図。
【図４】ゲート制御回路の他の実施例を示す回路図。
【図５】制御信号Ｅの発生回路を示す回路図。
【図６】図４のゲート制御回路の信号波形を示す波形
図。
図。
【図７】ゲート制御回路の他の実施例を示す回路図。
【図８】図７のゲート制御回路の信号波形を示す波形
図。
図。
【図９】実施回路の信号のオシロスコープ波形を示す波
形図。
形図。
【図１０】従来のチャージポンプ回路を示す回路図。
【図１１】従来の発振回路１及び制御信号発生回路２を
示す回路図。
示す回路図。
【図１２】図１０のチャージポンプ回路の各部信号波形
を示す波形図。
を示す波形図。
【図１３】従来回路の信号のオシロスコープ波形を示す
波形図。
波形図。
【図１４】従来回路の電源電圧依存性を説明するための
グラフ。
グラフ。
１ 発振回路 ２ 制御信号発生回路 ３ チャージポンプ回路 ３１〜３３，３３ａ，３３ｂ ゲート制御回路 Ｉ１〜Ｉ１４ インバータ Ａ１〜Ａ４ ＮＡＮＤゲート Ｏ１ ＮＯＲゲート Ｃ１〜Ｃ６ キャパシタ Ｔ１〜Ｔ９ Ｐ型ＦＥＴトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094 (56)参考文献 特開 平２−285959（ＪＰ，Ａ) 特開 平２−126308（ＪＰ，Ａ) 特開 平２−26060（ＪＰ，Ａ) 特開 昭62−196861（ＪＰ，Ａ) 特表 昭62−503065（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１トランジスタ（Ｔ５）を介して互いに
直列に接続された第１及び第２キャパシタ（Ｃ１，Ｃ
２）とからなるキャパシタ直列回路と、 前記第１トランジスタ（Ｔ５）と第２キャパシタとの接
続点の電位によって導通が制御されて出力端の電荷を前
記第１キャパシタ（Ｃ１）と前記第１トランジスタ（Ｔ
５）との接続点に導出する第２トランジスタ（Ｔ２）
と、 前記第１キャパシタ（Ｃ１）と前記第１トランジスタ
（Ｔ５）との接続点に導出された電荷を基準電位に導出
する第３トランジスタ（Ｔ１）と、 前記直列回路の両端及び前記第３トランジスタ（Ｔ１）
のゲートの各々にそれぞれ制御信号を与えて、前記第１
キャパシタに続いて前記第２キャパシタを充電し、両キ
ャパシタの充電電荷を重畳して前記第１トランジスタ
（Ｔ５）と前記第２キャパシタ（Ｃ２）との接続点の電
位を段階的に制御すると共に、前記第２及び第３トラン
ジスタを交互に導通させて前記出力端を所定電位に設定
する制御手段と、を含む基板バイアス回路であって、 前記制御手段は、更に、前記第１キャパシタの充電開始
後前記第２キャパシタの充電開始前の期間内において前
記第１トランジスタ（Ｔ５）を暫時強制的に導通させ
る、ことを特徴とする基板バイアス回路。 - 【請求項２】前記第１及び第２キャパシタの充電は、Ｐ
型基板の場合、負電荷の充電、Ｎ型基板の場合、正電荷
の充電である、 ことを特徴とする請求項１記載の基板バイアス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028106A JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
| KR1019920001004A KR950014244B1 (ko) | 1991-01-29 | 1992-01-24 | 기판 바이어스 회로 |
| US07/827,267 US5202588A (en) | 1991-01-29 | 1992-01-29 | Substrate bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028106A JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253368A JPH04253368A (ja) | 1992-09-09 |
| JP2575956B2 true JP2575956B2 (ja) | 1997-01-29 |
Family
ID=12239560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028106A Expired - Lifetime JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5202588A (ja) |
| JP (1) | JP2575956B2 (ja) |
| KR (1) | KR950014244B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| EP0564204A3 (en) * | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| US5342799A (en) * | 1993-02-22 | 1994-08-30 | Texas Instruments Incorporated | Substrate slew circuit process |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
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