JPH04253368A - 基板バイアス回路 - Google Patents
基板バイアス回路Info
- Publication number
- JPH04253368A JPH04253368A JP3028106A JP2810691A JPH04253368A JP H04253368 A JPH04253368 A JP H04253368A JP 3028106 A JP3028106 A JP 3028106A JP 2810691 A JP2810691 A JP 2810691A JP H04253368 A JPH04253368 A JP H04253368A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistor
- node
- circuit
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000005513 bias potential Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等にお
ける基板の電位を設定する基板バイアス回路に関し、特
に単一電源で駆動される半導体集積回路に用いて好適な
基板バイアス回路に関する。
ける基板の電位を設定する基板バイアス回路に関し、特
に単一電源で駆動される半導体集積回路に用いて好適な
基板バイアス回路に関する。
【０００２】
【従来の技術】単一電源によって駆動されるＭＯＳＦＥ
Ｔ集積回路においては、ＭＯＳトランジスタのしきい値
電圧制御のため基板端子にある電圧を印加している。す
なわち、Ｐ型基板上のＮチャンネル・トランジスタの場
合、ソース端子より負の電位が基板端子に与えられ、Ｎ
型基板上のＰチャンネル・トランジスタの場合、ソース
端子より正の電位が基板端子に与えられる。このような
バイアス電圧を発生させる回路を基板バイアス回路と呼
んでいる。Ｎチャンネル・トランジスタの基板端子に印
加する場合の基板バイアス回路の従来例を図面を参照し
て説明する。
Ｔ集積回路においては、ＭＯＳトランジスタのしきい値
電圧制御のため基板端子にある電圧を印加している。す
なわち、Ｐ型基板上のＮチャンネル・トランジスタの場
合、ソース端子より負の電位が基板端子に与えられ、Ｎ
型基板上のＰチャンネル・トランジスタの場合、ソース
端子より正の電位が基板端子に与えられる。このような
バイアス電圧を発生させる回路を基板バイアス回路と呼
んでいる。Ｎチャンネル・トランジスタの基板端子に印
加する場合の基板バイアス回路の従来例を図面を参照し
て説明する。
【０００３】基板バイアス回路は、図１１に示される発
振回路１及び制御信号発生回路２と、図１０に示される
チャージポンプ回路３とによって構成される。発振回路
１は、インバータＩ１〜Ｉ５の各々が互いに直列に接続
されかつインバータＩ５の出力がインバータＩ１の入力
として帰還される構成により、所定周波数で発振する。 インバータＩ５の出力は発信器出力ＯＳＣとして制御信
号発生回路２に供給される。
振回路１及び制御信号発生回路２と、図１０に示される
チャージポンプ回路３とによって構成される。発振回路
１は、インバータＩ１〜Ｉ５の各々が互いに直列に接続
されかつインバータＩ５の出力がインバータＩ１の入力
として帰還される構成により、所定周波数で発振する。 インバータＩ５の出力は発信器出力ＯＳＣとして制御信
号発生回路２に供給される。
【０００４】制御信号発生回路２は、互いに直列に接続
されたインバータＩ６〜Ｉ１２と、インバータＩ８及び
Ｉ１０の両出力を入力とするナンドゲートＡ１と、イン
バータＩ６及びＩ１２の両出力を入力とするナンドゲー
トＡ２と、インバータＩ８及びＩ１０の両出力を入力と
するノアゲートＯ１と、ノアゲートＯ１の出力を反転す
るインバータＩ１３とによって構成される。この内、イ
ンバータＩ７〜Ｉ１２は信号遅延回路を形成している。 ナンドゲートＡ１、ナンドゲートＡ２及びインバータＩ
１３の各出力は、夫々制御信号Ａ、Ｂ及びＣとしてチャ
ージポンプ回路３に供給される。発信器出力ＯＳＣの１
サイクルにおける各制御信号の変化を図１２に示す。
されたインバータＩ６〜Ｉ１２と、インバータＩ８及び
Ｉ１０の両出力を入力とするナンドゲートＡ１と、イン
バータＩ６及びＩ１２の両出力を入力とするナンドゲー
トＡ２と、インバータＩ８及びＩ１０の両出力を入力と
するノアゲートＯ１と、ノアゲートＯ１の出力を反転す
るインバータＩ１３とによって構成される。この内、イ
ンバータＩ７〜Ｉ１２は信号遅延回路を形成している。 ナンドゲートＡ１、ナンドゲートＡ２及びインバータＩ
１３の各出力は、夫々制御信号Ａ、Ｂ及びＣとしてチャ
ージポンプ回路３に供給される。発信器出力ＯＳＣの１
サイクルにおける各制御信号の変化を図１２に示す。
【０００５】チャージポンプ回路３は、ノードＶＢＢで
ある出力端ＶＢＢから電荷をトランジスタＴ２を介して
キャパシタＣ１に吸込み、これをトランジスタＴ１を介
して接地電位Ｖｓｓに放出し、出力端子ＶＢＢの電位を
接地電位よりも低い負電位に引き下げる。トランジスタ
Ｔ１及びＴ２を交互に導通させるべく制御信号Ａ及びＣ
によってトランジスタＴ１のゲートを制御するゲート制
御回路３１と、制御信号Ａ、Ｂ及び出力端電位ＶＢＢに
よってトランジスタＴ２のゲートを制御するゲート制御
回路３２とが設けられる。
ある出力端ＶＢＢから電荷をトランジスタＴ２を介して
キャパシタＣ１に吸込み、これをトランジスタＴ１を介
して接地電位Ｖｓｓに放出し、出力端子ＶＢＢの電位を
接地電位よりも低い負電位に引き下げる。トランジスタ
Ｔ１及びＴ２を交互に導通させるべく制御信号Ａ及びＣ
によってトランジスタＴ１のゲートを制御するゲート制
御回路３１と、制御信号Ａ、Ｂ及び出力端電位ＶＢＢに
よってトランジスタＴ２のゲートを制御するゲート制御
回路３２とが設けられる。
【０００６】すなわち、チャージポンプ回路３は、ノー
ドＮ１及び接地電位ＶＳＳ間に夫々ソース及びドレイン
が接続されかつゲートがノードＮ３に接続されるトラン
ジスタＴ１、ノードＮ１及び出力端ＶＢＢ間に夫々ドレ
イン及びソースが接続されかつゲートがノードＮ２に接
続されるトランジスタＴ２、一端に制御信号Ａが印加さ
れ、他端がノードＮ１に接続される比較的に容量の大き
いキャパシタＣ１からなるポンプ回路と、ノードＮ１及
びノードＮ２間にドレイン及びソースが接続されかつゲ
ートに出力端ＶＢＢが接続されるトランジスタＴ５、一
端に制御信号Ｂが印加され、他端がノードＮ２に接続さ
れるキャパシタＣ２からなるゲート制御回路３２と、一
端に制御信号Ｃが印加され、他端がノードＮ４に接続さ
れるキャパシタＣ３、一端に制御信号Ａが印加され、他
端がノードＮ４に接続されるキャパシタＣ４、ノードＮ
４及び接地電位ＶＳＳ間に夫々ソース及びドレインが接
続されかつゲートがノードＮ４に接続されるトランジス
タＴ３、ノードＮ３及び接地電位ＶＳＳ間に夫々ソース
及びドレインが接続されかつゲートがノードＮ４に接続
されるトランジスタＴ４からなるゲート制御回路３１と
、によって構成されている。
ドＮ１及び接地電位ＶＳＳ間に夫々ソース及びドレイン
が接続されかつゲートがノードＮ３に接続されるトラン
ジスタＴ１、ノードＮ１及び出力端ＶＢＢ間に夫々ドレ
イン及びソースが接続されかつゲートがノードＮ２に接
続されるトランジスタＴ２、一端に制御信号Ａが印加さ
れ、他端がノードＮ１に接続される比較的に容量の大き
いキャパシタＣ１からなるポンプ回路と、ノードＮ１及
びノードＮ２間にドレイン及びソースが接続されかつゲ
ートに出力端ＶＢＢが接続されるトランジスタＴ５、一
端に制御信号Ｂが印加され、他端がノードＮ２に接続さ
れるキャパシタＣ２からなるゲート制御回路３２と、一
端に制御信号Ｃが印加され、他端がノードＮ４に接続さ
れるキャパシタＣ３、一端に制御信号Ａが印加され、他
端がノードＮ４に接続されるキャパシタＣ４、ノードＮ
４及び接地電位ＶＳＳ間に夫々ソース及びドレインが接
続されかつゲートがノードＮ４に接続されるトランジス
タＴ３、ノードＮ３及び接地電位ＶＳＳ間に夫々ソース
及びドレインが接続されかつゲートがノードＮ４に接続
されるトランジスタＴ４からなるゲート制御回路３１と
、によって構成されている。
【０００７】なお、図示していないが、各トランジスタ
のサブ端子には適当なバイアス電圧が印加されている。
のサブ端子には適当なバイアス電圧が印加されている。
【０００８】次に、回路の動作について説明する。回路
の定常状態における回路各部の電位は図１２に示される
ように、ノードＮ１、Ｎ２及びＮ４は電位Ｖｓｓに、ノ
ードＮ３は、電位−ｉ・Ｖｄｄに、出力端ＶＢＢは電位
ＶＢＢになっている。上記ｉは、キャパシタＣ２３のカ
ップリング比であり、通常、０．８〜１．０の値である
。後述する各カップリング比の値も同様である。従って
、トランジスタＴ１はオン、トランジスタＴ２はオフ、
トランジスタＴ３はオン、トランジスタＴ４はオフ、ト
ランジスタＴ５はオン状態である。
の定常状態における回路各部の電位は図１２に示される
ように、ノードＮ１、Ｎ２及びＮ４は電位Ｖｓｓに、ノ
ードＮ３は、電位−ｉ・Ｖｄｄに、出力端ＶＢＢは電位
ＶＢＢになっている。上記ｉは、キャパシタＣ２３のカ
ップリング比であり、通常、０．８〜１．０の値である
。後述する各カップリング比の値も同様である。従って
、トランジスタＴ１はオン、トランジスタＴ２はオフ、
トランジスタＴ３はオン、トランジスタＴ４はオフ、ト
ランジスタＴ５はオン状態である。
【０００９】かかる状態で発振回路２１の出力ＯＳＣが
図１２のように立下がると、制御信号Ｃが少し時間をお
いて回路の電源電圧Ｖｄｄまで立ち上がる。この制御信
号Ｃの電圧ＶｄｄがキャパシタＣ３を介してノードＮ３
に印加される。ノードＮ３の電位は、−ｉ・Ｖｄｄの電
位から接地レベルＶｓｓに持上げられる。これによりゲ
ートが接地レベルとなったトランジスタＴ１，Ｔ３はオ
ン状態からオフ状態になる。トランジスタＴ１が非導通
となることにより、キャパシタＣ１から接地電位Ｖｓｓ
への電荷の放出は阻止される。
図１２のように立下がると、制御信号Ｃが少し時間をお
いて回路の電源電圧Ｖｄｄまで立ち上がる。この制御信
号Ｃの電圧ＶｄｄがキャパシタＣ３を介してノードＮ３
に印加される。ノードＮ３の電位は、−ｉ・Ｖｄｄの電
位から接地レベルＶｓｓに持上げられる。これによりゲ
ートが接地レベルとなったトランジスタＴ１，Ｔ３はオ
ン状態からオフ状態になる。トランジスタＴ１が非導通
となることにより、キャパシタＣ１から接地電位Ｖｓｓ
への電荷の放出は阻止される。
【００１０】次に、制御信号Ａが立下り、接地レベルＶ
ｓｓがキャパシタＣ１の一端に印加されると、キャパシ
タＣ１の正電荷が放出されてキャパシタＣ１の他端に負
電荷が残る。該他端に接続されるノードＮ１は、キャパ
シタＣ１のカップリング比をｊとすると、負電荷によっ
て接地レベルＶｓｓから−ｊ・Ｖｄｄの電位に引下げら
れる。 このときトランジスタＴ５は導通しており、ノードＮ２
は、ノードＮ１の電位が低下したことにより、−ＶＢＢ
＋Ｖｔｈｐ の電位に引下げられる。Ｖｔｈｐ はトラ
ンジスタＴ５のソース・ゲート間電圧降下である。
ｓｓがキャパシタＣ１の一端に印加されると、キャパシ
タＣ１の正電荷が放出されてキャパシタＣ１の他端に負
電荷が残る。該他端に接続されるノードＮ１は、キャパ
シタＣ１のカップリング比をｊとすると、負電荷によっ
て接地レベルＶｓｓから−ｊ・Ｖｄｄの電位に引下げら
れる。 このときトランジスタＴ５は導通しており、ノードＮ２
は、ノードＮ１の電位が低下したことにより、−ＶＢＢ
＋Ｖｔｈｐ の電位に引下げられる。Ｖｔｈｐ はトラ
ンジスタＴ５のソース・ゲート間電圧降下である。
【００１１】上記制御信号Ａが立下ると同時にノードＮ
４は、キャパシタＣ４によってＶｓｓから電位−ｋ・Ｖ
ｄｄ（ｋはキャパシタＣ４のカップリング比）に引き下
げられる。これによって、トランジスタＴ４がオフ状態
からオン状態になり、ノードＮ３はＶｓｓレベルになる
。
４は、キャパシタＣ４によってＶｓｓから電位−ｋ・Ｖ
ｄｄ（ｋはキャパシタＣ４のカップリング比）に引き下
げられる。これによって、トランジスタＴ４がオフ状態
からオン状態になり、ノードＮ３はＶｓｓレベルになる
。
【００１２】次に、制御信号Ｂが立下り、ノードＮ２は
電位（−ＶＢＢ−Ｖｔｈｐ ）からキャパシタＣ２によ
って（−ＶＢＢ−Ｖｔｈｐ −ｍ・Ｖｄｄ）に、更に引
下げられる。 ｍはキャパシターＣ２のカップリング比である。ノード
Ｎ２が上記電位に引下げられると同時に、逆バイアスさ
れたトランジスタＴ５はカットオフとなり、キャパシタ
Ｃ１とＣ２との接続を断ち、ノードＮ２の電位をノード
Ｎ１の電位から隔離する。
電位（−ＶＢＢ−Ｖｔｈｐ ）からキャパシタＣ２によ
って（−ＶＢＢ−Ｖｔｈｐ −ｍ・Ｖｄｄ）に、更に引
下げられる。 ｍはキャパシターＣ２のカップリング比である。ノード
Ｎ２が上記電位に引下げられると同時に、逆バイアスさ
れたトランジスタＴ５はカットオフとなり、キャパシタ
Ｃ１とＣ２との接続を断ち、ノードＮ２の電位をノード
Ｎ１の電位から隔離する。
【００１３】ノードＮ２が負に深くバイアスされること
によって、このノードにゲートが接続されたトランジス
タＴ２が導通し、ノードＮ１と出力端ＶＢＢとを接続す
る。ノードＮ１の電位が−ｊ・Ｖｄｄであることによっ
て、出力端ＶＢＢから電荷がノードＮ１へ引き抜かれ、
出力端ＶＢＢの電位−ＶＢＢは電位−ｊ・Ｖｄｄに向け
て引下げられて−ＶＢＢ´となる。
によって、このノードにゲートが接続されたトランジス
タＴ２が導通し、ノードＮ１と出力端ＶＢＢとを接続す
る。ノードＮ１の電位が−ｊ・Ｖｄｄであることによっ
て、出力端ＶＢＢから電荷がノードＮ１へ引き抜かれ、
出力端ＶＢＢの電位−ＶＢＢは電位−ｊ・Ｖｄｄに向け
て引下げられて−ＶＢＢ´となる。
【００１４】発振回路１の出力ＯＳＣが立上がると、制
御信号Ｂが続いて電位Ｖｄｄまで立上がる。これによっ
て、トランジスタＴ５は順バイアスされて導通し、ノー
ドＮ２は電位（−ＶＢＢ´−Ｖｔｈｐ ）に引上げられ
る。トランジスタＴ２は非導通となり、出力端ＶＢＢか
らの電荷の引抜きは終了する。
御信号Ｂが続いて電位Ｖｄｄまで立上がる。これによっ
て、トランジスタＴ５は順バイアスされて導通し、ノー
ドＮ２は電位（−ＶＢＢ´−Ｖｔｈｐ ）に引上げられ
る。トランジスタＴ２は非導通となり、出力端ＶＢＢか
らの電荷の引抜きは終了する。
【００１５】続いて信号Ａが電位Ｖｄｄまで立上がると
、ノードＮ１及びノードＮ４は電位Ｖｓｓまで立上がる
。これにより、トランジスタＴ４はオフとなる。
、ノードＮ１及びノードＮ４は電位Ｖｓｓまで立上がる
。これにより、トランジスタＴ４はオフとなる。
【００１６】次に、制御信号Ｃが電位Ｖｓｓに立下がり
、ノードＮ３の電位は−ｉ・Ｖｄｄとなる。これにより
、トランジスタＴ１，Ｔ３が導通し、ノードＮ４の電位
は接地電位Ｖｓｓになる。従って、出力端ＶＢＢからキ
ャパシタＣ１に引抜かれた電荷はトランジスタＴ１を介
し接地電位Ｖｓｓに放出される。
、ノードＮ３の電位は−ｉ・Ｖｄｄとなる。これにより
、トランジスタＴ１，Ｔ３が導通し、ノードＮ４の電位
は接地電位Ｖｓｓになる。従って、出力端ＶＢＢからキ
ャパシタＣ１に引抜かれた電荷はトランジスタＴ１を介
し接地電位Ｖｓｓに放出される。
【００１７】このように、制御信号Ａによってキャパシ
タＣ１の負チャージを行い、制御信号Ａ及びＢによって
トランジスタＴ５の導通を制御してトランジスタＴ２の
ゲートバイアスを二段階に与え、制御信号Ｃ及びＢによ
って夫々トランジスタＴ１及びＴ２を交互に導通させて
、チャージポンプ動作の１サイクルが実現される。これ
を連続して行うことにより、出力端ＶＢＢの電位が−ｊ
・Ｖｄｄまで引下げられる。
タＣ１の負チャージを行い、制御信号Ａ及びＢによって
トランジスタＴ５の導通を制御してトランジスタＴ２の
ゲートバイアスを二段階に与え、制御信号Ｃ及びＢによ
って夫々トランジスタＴ１及びＴ２を交互に導通させて
、チャージポンプ動作の１サイクルが実現される。これ
を連続して行うことにより、出力端ＶＢＢの電位が−ｊ
・Ｖｄｄまで引下げられる。
【００１８】
【発明が解決しようとする課題】しかしながら、上述し
た基板バイアス回路に電源を投入した当初や電源電圧が
低い場合において、チャージポンプ回路３の出力端ＶＢ
Ｂの電位−ＶＢＢは、接地電位Ｖｓｓよりも十分に低く
引下げられていない。このような状態では、トランジス
タＴ５のゲートバイアスが浅く、トランジスタＴ５が完
全な導通状態にならない場合がある。
た基板バイアス回路に電源を投入した当初や電源電圧が
低い場合において、チャージポンプ回路３の出力端ＶＢ
Ｂの電位−ＶＢＢは、接地電位Ｖｓｓよりも十分に低く
引下げられていない。このような状態では、トランジス
タＴ５のゲートバイアスが浅く、トランジスタＴ５が完
全な導通状態にならない場合がある。
【００１９】このような場合には、制御信号Ａが立下が
り、ノードＮ１が電位Ｖｓｓから電位（−ｊ・Ｖｄｄ）
に引下げられても、ノードＮ２の電位は十分に引下げら
れない。従って、次に制御信号Ｂが立ち下がり、更にノ
ードＮ２の電位が引下げられても、電位が不十分のため
、トランジスタＴ２のゲート電位が浅くてトランジスタ
Ｔ２が完全な導通状態にならない。
り、ノードＮ１が電位Ｖｓｓから電位（−ｊ・Ｖｄｄ）
に引下げられても、ノードＮ２の電位は十分に引下げら
れない。従って、次に制御信号Ｂが立ち下がり、更にノ
ードＮ２の電位が引下げられても、電位が不十分のため
、トランジスタＴ２のゲート電位が浅くてトランジスタ
Ｔ２が完全な導通状態にならない。
【００２０】このため、出力端ＶＢＢから電荷を引抜く
チャージポンプ回路の能力が小さい、また、出力端ＶＢ
Ｂの電位をノードＮ２の電位＋Ｖｔｈｐ の電位までし
か出力端ＶＢＢのレベルを引下げることができないとい
う不具合も生じ得る。図１４は、電源電圧Ｖｄｄに対す
る出力端ＶＢＢの電位の関係を示しており、電源電圧Ｖ
ｄｄが低いと必要な出力端ＶＢＢの電位が得られないこ
とが判る。
チャージポンプ回路の能力が小さい、また、出力端ＶＢ
Ｂの電位をノードＮ２の電位＋Ｖｔｈｐ の電位までし
か出力端ＶＢＢのレベルを引下げることができないとい
う不具合も生じ得る。図１４は、電源電圧Ｖｄｄに対す
る出力端ＶＢＢの電位の関係を示しており、電源電圧Ｖ
ｄｄが低いと必要な出力端ＶＢＢの電位が得られないこ
とが判る。
【００２１】そこで、本発明は、電源電圧が低い状態で
のチャージポンプ回路のポンプ効率の向上を図った基板
バイアス回路を提供することを目的とする。
のチャージポンプ回路のポンプ効率の向上を図った基板
バイアス回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
本発明の基板バイアス回路回路は、第１トランジスタ（
Ｔ５）を介して互いに直列に接続された第１及び第２キ
ャパシタ（Ｃ１，Ｃ２）とからなるキャパシタ直列回路
と、上記第１トランジスタ（Ｔ５）と第２キャパシタと
の接続点の電位によって導通が制御されて出力端の電荷
を上記第１キャパシタ（Ｃ１）と上記第１トランジスタ
（Ｔ５）との接続点に導出する第２トランジスタ（Ｔ２
）と、上記第１キャパシタ（Ｃ１）と上記第１トランジ
スタ（Ｔ５）との接続点に導出された電荷を基準電位に
導出する第３トランジスタ（Ｔ１）と、上記直列回路の
両端及び上記第３トランジスタ（Ｔ１）のゲートに制御
信号を与えて上記第２及び第３トランジスタを交互に導
通させて上記出力端を所定電位に設定する制御手段とを
含む基板バイアス回路において、 上記制御手段は、
上記第２トランジスタ（Ｔ２）が非導通となるべき期間
に上記第１トランジスタ（Ｔ５）を暫時強制的に導通さ
せることを特徴とする。
本発明の基板バイアス回路回路は、第１トランジスタ（
Ｔ５）を介して互いに直列に接続された第１及び第２キ
ャパシタ（Ｃ１，Ｃ２）とからなるキャパシタ直列回路
と、上記第１トランジスタ（Ｔ５）と第２キャパシタと
の接続点の電位によって導通が制御されて出力端の電荷
を上記第１キャパシタ（Ｃ１）と上記第１トランジスタ
（Ｔ５）との接続点に導出する第２トランジスタ（Ｔ２
）と、上記第１キャパシタ（Ｃ１）と上記第１トランジ
スタ（Ｔ５）との接続点に導出された電荷を基準電位に
導出する第３トランジスタ（Ｔ１）と、上記直列回路の
両端及び上記第３トランジスタ（Ｔ１）のゲートに制御
信号を与えて上記第２及び第３トランジスタを交互に導
通させて上記出力端を所定電位に設定する制御手段とを
含む基板バイアス回路において、 上記制御手段は、
上記第２トランジスタ（Ｔ２）が非導通となるべき期間
に上記第１トランジスタ（Ｔ５）を暫時強制的に導通さ
せることを特徴とする。
【００２３】
【作用】第１トランジスタ（Ｔ５）のゲートに追加され
た制御回路は、第２トランジスタ（Ｔ２）が非導通とな
るべき期間において第１トランジスタを短時間導通させ
るべく、第１トランジスタのゲート電位を暫時強制的に
制御して第１トランジスタの導通状態をより完全にして
第１キャパシタ（Ｃ１）の電位を第２キャパシタ（Ｃ２
）側へ導出し、第２トランジスタのゲートが２段階に確
実にバイアスされるようにしている。
た制御回路は、第２トランジスタ（Ｔ２）が非導通とな
るべき期間において第１トランジスタを短時間導通させ
るべく、第１トランジスタのゲート電位を暫時強制的に
制御して第１トランジスタの導通状態をより完全にして
第１キャパシタ（Ｃ１）の電位を第２キャパシタ（Ｃ２
）側へ導出し、第２トランジスタのゲートが２段階に確
実にバイアスされるようにしている。
【００２４】
【発明の実施例】以下、本発明の実施例について図面を
参照して説明する。図１及び図２は本発明の実施例の構
成を示しており、図１０及び図１１と対応する部分には
同一符号を付し、かかる部分の説明は省略する。
参照して説明する。図１及び図２は本発明の実施例の構
成を示しており、図１０及び図１１と対応する部分には
同一符号を付し、かかる部分の説明は省略する。
【００２５】図１に示されるチャージポンプ回路３ａの
構成においては、トランジスタＴ５のゲート制御回路３
３が新たに設けられている。ゲート制御回路３３は、ソ
ース及びゲートが出力端ＶＢＢに接続されてドレインが
トランジスタＴ５のゲートに接続されたトランジスタＴ
６と、ソースが出力端ＶＢＢに接続されてゲート及びド
レインがトランジスタＴ５のゲートに接続されたトラン
ジスタＴ７と、一端に制御信号Ｄが印加されて他端がト
ランジスタＴ５のゲートに接続されたキャパシタＣ５と
によって構成される。トランジスタＴ５のゲートの接続
点はノードＮ５となっている。トランジスタＴ６及びＴ
７は、いわゆるダイオード接続になっており、ノードＮ
５の電位のフローティング防止の役割を担っている。
構成においては、トランジスタＴ５のゲート制御回路３
３が新たに設けられている。ゲート制御回路３３は、ソ
ース及びゲートが出力端ＶＢＢに接続されてドレインが
トランジスタＴ５のゲートに接続されたトランジスタＴ
６と、ソースが出力端ＶＢＢに接続されてゲート及びド
レインがトランジスタＴ５のゲートに接続されたトラン
ジスタＴ７と、一端に制御信号Ｄが印加されて他端がト
ランジスタＴ５のゲートに接続されたキャパシタＣ５と
によって構成される。トランジスタＴ５のゲートの接続
点はノードＮ５となっている。トランジスタＴ６及びＴ
７は、いわゆるダイオード接続になっており、ノードＮ
５の電位のフローティング防止の役割を担っている。
【００２６】制御信号Ｄは、図２に示される制御信号発
生回路２ａのインバータＩ８及びＩ１１の両出力を入力
とするナンドゲートＡ３の出力によって得られる。制御
信号発生回路２ａ及びチャージポンプ回路３ａの他の構
成は従来構成と同様である。
生回路２ａのインバータＩ８及びＩ１１の両出力を入力
とするナンドゲートＡ３の出力によって得られる。制御
信号発生回路２ａ及びチャージポンプ回路３ａの他の構
成は従来構成と同様である。
【００２７】次に、ゲート制御回路３３による回路動作
について図３の各部の信号波形を参照して説明する。
について図３の各部の信号波形を参照して説明する。
【００２８】ゲート制御回路３３のノードＮ５は、フロ
ーティング防止のためのトランジスタＴ５、Ｔ６により
電位（−ＶＢＢ±Ｖｔｈｐ ）の範囲内に維持される。 制御信号Ｄが電源電圧Ｖｄｄから設置電位Ｖｓｓに立下
がると、キャパシタＣ５によってノードＮ５の電位は、
キャパシタＣ５のカップリング比をｎとして（−ｎ・Ｖ
ｄｄ−ＶＢＢ±Ｖｔｈｐ ）となる。よって、従来例に
比べて少なくとも制御信号Ｄが電位Ｖｓｓである期間中
（−ｎ・Ｖｄｄ）分だけ電位が更に低く引下げられるた
め、ノードＮ１及びノードＮ２相互間を連結するトラン
ジスタＴ５のゲートには十分に深い負バイアスが与えら
れてトランジスタＴ５の導通状態はより完全なものとな
り、トランジスタＴ５のソース・ドレイン間電圧降下は
十分に低い。従って、制御信号Ｄが電位Ｖｓｓにある状
態においては、トランジスタＴ５を介してノード１の電
位が略そのままノードＮ２に伝達されるように改善され
る。
ーティング防止のためのトランジスタＴ５、Ｔ６により
電位（−ＶＢＢ±Ｖｔｈｐ ）の範囲内に維持される。 制御信号Ｄが電源電圧Ｖｄｄから設置電位Ｖｓｓに立下
がると、キャパシタＣ５によってノードＮ５の電位は、
キャパシタＣ５のカップリング比をｎとして（−ｎ・Ｖ
ｄｄ−ＶＢＢ±Ｖｔｈｐ ）となる。よって、従来例に
比べて少なくとも制御信号Ｄが電位Ｖｓｓである期間中
（−ｎ・Ｖｄｄ）分だけ電位が更に低く引下げられるた
め、ノードＮ１及びノードＮ２相互間を連結するトラン
ジスタＴ５のゲートには十分に深い負バイアスが与えら
れてトランジスタＴ５の導通状態はより完全なものとな
り、トランジスタＴ５のソース・ドレイン間電圧降下は
十分に低い。従って、制御信号Ｄが電位Ｖｓｓにある状
態においては、トランジスタＴ５を介してノード１の電
位が略そのままノードＮ２に伝達されるように改善され
る。
【００２９】次に、制御信号Ｄが電位Ｖｓｓにある状態
で、制御信号Ａが電位Ｖｄｄから電位Ｖｓｓに立下がる
。ノードＮ１の電位は−ｊ・Ｖｄｄとなり、この電位は
ノードＮ２に伝達される。一方、トランジスタＴ５のゲ
ート・ソース間電圧を介してノードＮ２は出力端ＶＢＢ
の値に応じた電位が与えられる。このため、制御信号Ａ
が電位Ｖｓｓに低下した直後のノードＮ２の電位Ｖｘ
は（−ｊ・Ｖｄｄ）〜（−ｎ・Ｖｄｄ−ＶＢＢ−２Ｖｔ
ｈｐ ）までの間の値を採る。
で、制御信号Ａが電位Ｖｄｄから電位Ｖｓｓに立下がる
。ノードＮ１の電位は−ｊ・Ｖｄｄとなり、この電位は
ノードＮ２に伝達される。一方、トランジスタＴ５のゲ
ート・ソース間電圧を介してノードＮ２は出力端ＶＢＢ
の値に応じた電位が与えられる。このため、制御信号Ａ
が電位Ｖｓｓに低下した直後のノードＮ２の電位Ｖｘ
は（−ｊ・Ｖｄｄ）〜（−ｎ・Ｖｄｄ−ＶＢＢ−２Ｖｔ
ｈｐ ）までの間の値を採る。
【００３０】次に、制御信号Ｄが電位Ｖｓｓから電位Ｖ
ｄｄまで立上がると、ノードＮ５の電位はトランジスタ
Ｔ６及びＴ７の作用によってＶＢＢ±Ｖｔｈｐ となる
。トランジスタＴ７は、ノードＮ５のゲート電位がノー
ドＮ１のドレインの電位より高くなることによってカッ
トオフする。トランジスタＴ５を遮断するのは、容量の
大きいキャパシタＣ１とこれよりも容量の少ないキャパ
シタＣ２との接続を断って、制御信号ＢのキャパシタＣ
２への印加によるノードＮ２の引下げのカップリング比
ｍを改善するためである。
ｄｄまで立上がると、ノードＮ５の電位はトランジスタ
Ｔ６及びＴ７の作用によってＶＢＢ±Ｖｔｈｐ となる
。トランジスタＴ７は、ノードＮ５のゲート電位がノー
ドＮ１のドレインの電位より高くなることによってカッ
トオフする。トランジスタＴ５を遮断するのは、容量の
大きいキャパシタＣ１とこれよりも容量の少ないキャパ
シタＣ２との接続を断って、制御信号ＢのキャパシタＣ
２への印加によるノードＮ２の引下げのカップリング比
ｍを改善するためである。
【００３１】次に、制御信号Ｂが電位ＶｄｄからＶｓｓ
に立下り、ノードＮ２は電位Ｖｘ からキャパシタＣ２
によってＶｘ −ｍ・Ｖｄｄに、更に引下げられる。
に立下り、ノードＮ２は電位Ｖｘ からキャパシタＣ２
によってＶｘ −ｍ・Ｖｄｄに、更に引下げられる。
【００３２】ノードＮ２が負に深くバイアスされること
によって、このノードにゲートが接続されたトランジス
タＴ２は完全に導通し、ノードＮ１と出力端ＶＢＢとを
接続する。ノードＮ１の電位が−ｊ・Ｖｄｄであること
によって、出力端ＶＢＢから電荷がノードＮ１へ強く引
き抜かれ、出力端ＶＢＢの電位−ＶＢＢは電位−ｊ・Ｖ
ｄｄに向けて引下げられて電位−ＶＢＢ´となる。
によって、このノードにゲートが接続されたトランジス
タＴ２は完全に導通し、ノードＮ１と出力端ＶＢＢとを
接続する。ノードＮ１の電位が−ｊ・Ｖｄｄであること
によって、出力端ＶＢＢから電荷がノードＮ１へ強く引
き抜かれ、出力端ＶＢＢの電位−ＶＢＢは電位−ｊ・Ｖ
ｄｄに向けて引下げられて電位−ＶＢＢ´となる。
【００３３】これ以後の制御動作及び他の素子の動作は
従来と同様であるので説明を省略する。
従来と同様であるので説明を省略する。
【００３４】図９及び図１３は、回路の電源電圧Ｖｄｄ
を２Ｖと低く設定し、出力端の電位ＶＢＢを０Ｖの状態
として回路を起動し、定常状態になったところの本願実
施回路及び従来回路の信号波形を示している。
を２Ｖと低く設定し、出力端の電位ＶＢＢを０Ｖの状態
として回路を起動し、定常状態になったところの本願実
施回路及び従来回路の信号波形を示している。
【００３５】図１３に示されるように従来回路では、ノ
ードＮ１の引下げ電位−Ｖｄｄまで出力端の電位−ＶＢ
Ｂが引下げられていないことがわかる。これは、ノード
Ｎ２の電位が十分に引下げられないため、トランジスタ
Ｔ２の導通が完全ではないからである。別言すれば、ノ
ードＮ１の電位を引下げた際に、トランジスタＴ２のゲ
ート電位たるノードＮ２の電位を充分に引下げられなか
ったからである。
ードＮ１の引下げ電位−Ｖｄｄまで出力端の電位−ＶＢ
Ｂが引下げられていないことがわかる。これは、ノード
Ｎ２の電位が十分に引下げられないため、トランジスタ
Ｔ２の導通が完全ではないからである。別言すれば、ノ
ードＮ１の電位を引下げた際に、トランジスタＴ２のゲ
ート電位たるノードＮ２の電位を充分に引下げられなか
ったからである。
【００３６】これに対し、図９に示される本願回路では
、ノードＮ２の電位がキャパシタＣ１及びＣ２の両方の
電荷によって２段階に十分に引下げられて、略−２Ｖｄ
ｄの電位が得られている。このため、低い回路電源電圧
であってもトランジスタＴ２が完全に導通状態となり、
出力端の電位−ＶＢＢはノードＮ１の引下げ電位−Ｖｄ
ｄまで引下げられる。
、ノードＮ２の電位がキャパシタＣ１及びＣ２の両方の
電荷によって２段階に十分に引下げられて、略−２Ｖｄ
ｄの電位が得られている。このため、低い回路電源電圧
であってもトランジスタＴ２が完全に導通状態となり、
出力端の電位−ＶＢＢはノードＮ１の引下げ電位−Ｖｄ
ｄまで引下げられる。
【００３７】ところで、上述したようにトランジスタＴ
５は、制御信号Ａが電位ＶｄｄからＶｓｓに立ち下がっ
たとき導通して、キャパシタＣ１によるノードＮ１の電
位−ｊ・ＶｄｄをノードＮ２に伝えて一段ブートを行い
、制御信号Ｂが電位ＶｄｄからＶｓｓに立ち下がったと
き非導通となって、ノードＮ２の電位に−ｍ・Ｖｄｄを
加えて略−２Ｖｄｄを得る２段ブートを行う役割を担っ
ている。
５は、制御信号Ａが電位ＶｄｄからＶｓｓに立ち下がっ
たとき導通して、キャパシタＣ１によるノードＮ１の電
位−ｊ・ＶｄｄをノードＮ２に伝えて一段ブートを行い
、制御信号Ｂが電位ＶｄｄからＶｓｓに立ち下がったと
き非導通となって、ノードＮ２の電位に−ｍ・Ｖｄｄを
加えて略−２Ｖｄｄを得る２段ブートを行う役割を担っ
ている。
【００３８】このため、ゲート制御回路３３は、トラン
ジスタＴ５を導通させるべくトランジスタＴ５のゲート
電位を（−ｊ・Ｖｄｄ−Ｖｔｈｐ ）以下に引下げる役
割を果たしている。このゲート制御回路３３と同様に機
能し得る制御回路の他の実施例を図４に示す。
ジスタＴ５を導通させるべくトランジスタＴ５のゲート
電位を（−ｊ・Ｖｄｄ−Ｖｔｈｐ ）以下に引下げる役
割を果たしている。このゲート制御回路３３と同様に機
能し得る制御回路の他の実施例を図４に示す。
【００３９】図４においてゲート制御回路３３ａは、制
御信号Ｄが一端に印加されかつ他端がトランジスタＴ５
のゲートに接続れるキャパシタＣ５と、制御信号Ｅが一
端に印加されかつ他端がノードＮ６に接続されるキャパ
シタＣ６と、ノードＮ６とトランジスタＴ５のゲート間
にノードＮ６からノードＮ５への流入を阻止する方向に
ダイオード接続されるトランジスタＴ８と、ノードＮ６
と設置電位Ｖｓｓ間に設置電位ＶｓｓからノードＮ６へ
の流入を阻止する方向にダイオード接続されるトランジ
スタＴ９とによって構成される。制御信号Ｅは、図６に
示されるように制御信号Ｄが電位Ｖｓｓになる期間を含
む長い期間中、電位Ｖｓｓになっている。
御信号Ｄが一端に印加されかつ他端がトランジスタＴ５
のゲートに接続れるキャパシタＣ５と、制御信号Ｅが一
端に印加されかつ他端がノードＮ６に接続されるキャパ
シタＣ６と、ノードＮ６とトランジスタＴ５のゲート間
にノードＮ６からノードＮ５への流入を阻止する方向に
ダイオード接続されるトランジスタＴ８と、ノードＮ６
と設置電位Ｖｓｓ間に設置電位ＶｓｓからノードＮ６へ
の流入を阻止する方向にダイオード接続されるトランジ
スタＴ９とによって構成される。制御信号Ｅは、図６に
示されるように制御信号Ｄが電位Ｖｓｓになる期間を含
む長い期間中、電位Ｖｓｓになっている。
【００４０】この制御信号Ｅは、例えば、図５に示され
るように制御信号発生回路２ａのインバータＩ６及びＩ
１２の出力を使用して得ることが出来る。すなわち、イ
ンバータＩ１２の出力をインバータＩ１４を介してナン
ドゲートＡ４の一方入力とし、インバータＩ６の出力を
ナンドゲートＡ４の他方入力としてナンドゲートＡ４の
出力端に制御信号Ｅを得る。
るように制御信号発生回路２ａのインバータＩ６及びＩ
１２の出力を使用して得ることが出来る。すなわち、イ
ンバータＩ１２の出力をインバータＩ１４を介してナン
ドゲートＡ４の一方入力とし、インバータＩ６の出力を
ナンドゲートＡ４の他方入力としてナンドゲートＡ４の
出力端に制御信号Ｅを得る。
【００４１】かかる構成において、制御信号Ｄ及びＥに
よってキャパシタＣ５及びＣ６に電位Ｖｄｄが印加され
ると、トランジスタＴ８及びＴ９が導通してノードＮ６
の電位はＶｓｓ＋Ｖｔｈｐ 、ノードＮ５の電位はＶｓ
ｓ＋２Ｖｔｈｐ となる。制御信号Ｅが電位Ｖｓｓに立
下がると、トランジスタＴ９はカットオフになる。ノー
ドＮ６の電位は略−Ｖｄｄ＋Ｖｔｈｐ となり、導通し
ているトランジスタＴ８を介してノードＮ５に伝達され
、ノードＮ５の電位は−Ｖｄｄ＋２Ｖｔｈｐ となる。 次に、制御信号Ｄが電位ＶｄｄからＶｓｓに立下がると
、ノードＮ５に略−Ｖｄｄが更に印加されてトランジス
タＴ８はカットオフになる。ノードＮ５の電位は−２Ｖ
ｄｄ＋２Ｖｔｈｐ となって、トランジスタＴ５は導通
し、ノードＮ２に−Ｖｄｄの電位を伝達する。 制御信号Ｄが電位Ｖｄｄに立上がると、ノードＮ５の電
位は−Ｖｄｄ＋Ｖｔｈｐ となる。トランジスタＴ５は
非導通となる。制御信号ＥがＶｄｄに立上がると、ノー
ドＮ６はＶｄｄとなるがトランジスタＴ８はカットオフ
となって、ノードＮ５の電位は−Ｖｄｄ＋２Ｖｔｈｐ
に保持される。図６のＮ５に定常状態のノードＮ５のレ
ベル変化を示す。
よってキャパシタＣ５及びＣ６に電位Ｖｄｄが印加され
ると、トランジスタＴ８及びＴ９が導通してノードＮ６
の電位はＶｓｓ＋Ｖｔｈｐ 、ノードＮ５の電位はＶｓ
ｓ＋２Ｖｔｈｐ となる。制御信号Ｅが電位Ｖｓｓに立
下がると、トランジスタＴ９はカットオフになる。ノー
ドＮ６の電位は略−Ｖｄｄ＋Ｖｔｈｐ となり、導通し
ているトランジスタＴ８を介してノードＮ５に伝達され
、ノードＮ５の電位は−Ｖｄｄ＋２Ｖｔｈｐ となる。 次に、制御信号Ｄが電位ＶｄｄからＶｓｓに立下がると
、ノードＮ５に略−Ｖｄｄが更に印加されてトランジス
タＴ８はカットオフになる。ノードＮ５の電位は−２Ｖ
ｄｄ＋２Ｖｔｈｐ となって、トランジスタＴ５は導通
し、ノードＮ２に−Ｖｄｄの電位を伝達する。 制御信号Ｄが電位Ｖｄｄに立上がると、ノードＮ５の電
位は−Ｖｄｄ＋Ｖｔｈｐ となる。トランジスタＴ５は
非導通となる。制御信号ＥがＶｄｄに立上がると、ノー
ドＮ６はＶｄｄとなるがトランジスタＴ８はカットオフ
となって、ノードＮ５の電位は−Ｖｄｄ＋２Ｖｔｈｐ
に保持される。図６のＮ５に定常状態のノードＮ５のレ
ベル変化を示す。
【００４２】図７は、ゲート制御回路３３の他の構成例
を示しており、ゲート制御回路３３のトランジスタＴ６
及びＴ７を抵抗に置換えている。
を示しており、ゲート制御回路３３のトランジスタＴ６
及びＴ７を抵抗に置換えている。
【００４３】こうすると、電源投入当初においてノード
Ｎ５の電位は−Ｖｄｄであるが、出力端ＶＢＢが−Ｖｄ
ｄに引き下げられた後は、図８に示すように制御信号Ｄ
が電位Ｖｓｓとなる期間中、ノードＮ５の電位を略−２
Ｖｄｄに設定することが可能である。
Ｎ５の電位は−Ｖｄｄであるが、出力端ＶＢＢが−Ｖｄ
ｄに引き下げられた後は、図８に示すように制御信号Ｄ
が電位Ｖｓｓとなる期間中、ノードＮ５の電位を略−２
Ｖｄｄに設定することが可能である。
【００４４】なお、上述した各実施例ではＰチャンネル
ＦＥＴトランジスタを形成して基板バイアス回路を構成
する場合について説明したが、ＮチャンネルＦＥＴトラ
ンジスタを形成して上述した基板バイアス回路を構成し
、同様の効果を得ることができる。
ＦＥＴトランジスタを形成して基板バイアス回路を構成
する場合について説明したが、ＮチャンネルＦＥＴトラ
ンジスタを形成して上述した基板バイアス回路を構成し
、同様の効果を得ることができる。
【００４５】
【発明の効果】以上説明したように本発明の基板バイア
ス回路は、出力端から電荷を吸い込むトランジスタＴ１
を完全に導通させるべく深いゲートバイアスを発生させ
るためのトランジスタＴ５のゲートを制御する構成とし
たので、集積回路の電源電圧が低い場合においてもチャ
ージポンプ回路のポンプ効率が高く、低電源電圧でも十
分に動作可能であり、電源投入後の回路起動の際にも出
力端のノードを所定レベルに素早く設定し得る。
ス回路は、出力端から電荷を吸い込むトランジスタＴ１
を完全に導通させるべく深いゲートバイアスを発生させ
るためのトランジスタＴ５のゲートを制御する構成とし
たので、集積回路の電源電圧が低い場合においてもチャ
ージポンプ回路のポンプ効率が高く、低電源電圧でも十
分に動作可能であり、電源投入後の回路起動の際にも出
力端のノードを所定レベルに素早く設定し得る。
【図１】本発明の実施例のチャージポンプ回路を示す回
路図。
路図。
【図２】本発明の実施例の発振回路及び制御信号発生回
路を示す回路図。
路を示す回路図。
【図３】図１のチャージポンプ回路の各部信号波形を示
す波形図。
す波形図。
【図４】ゲート制御回路の他の実施例を示す回路図。
【図５】制御信号Ｅの発生回路を示す回路図。
【図６】図４のゲート制御回路の信号波形を示す波形図
。
。
【図７】ゲート制御回路の他の実施例を示す回路図。
【図８】図７のゲート制御回路の信号波形を示す波形図
。
。
【図９】実施回路の信号のオシロスコープ波形を示す波
形図。
形図。
【図１０】従来のチャージポンプ回路を示す回路図。
【図１１】従来の発振回路１及び制御信号発生回路２を
示す回路図。
示す回路図。
【図１２】図１０のチャージポンプ回路の各部信号波形
を示す波形図。
を示す波形図。
【図１３】従来回路の信号のオシロスコープ波形を示す
波形図。
波形図。
【図１４】従来回路の電源電圧依存性を説明するための
グラフ。
グラフ。
１ 発振回路
２ 制御信号発生回路
３ チャージポンプ回路
３１〜３３，３３ａ，３３ｂ ゲート制御回路Ｉ１〜
Ｉ１４ インバータ Ａ１〜Ａ４ ＮＡＮＤゲート Ｏ１ ＮＯＲゲート Ｃ１〜Ｃ６ キャパシタ
Ｉ１４ インバータ Ａ１〜Ａ４ ＮＡＮＤゲート Ｏ１ ＮＯＲゲート Ｃ１〜Ｃ６ キャパシタ
Claims (1)
- 【請求項１】第１トランジスタ（Ｔ５）を介して互いに
直列に接続された第１及び第２キャパシタ（Ｃ１，Ｃ２
）とからなるキャパシタ直列回路と、前記第１トランジ
スタ（Ｔ５）と第２キャパシタとの接続点の電位によっ
て導通が制御されて出力端の電荷を前記第１キャパシタ
（Ｃ１）と前記第１トランジスタ（Ｔ５）との接続点に
導出する第２トランジスタ（Ｔ２）と、前記第１キャパ
シタ（Ｃ１）と前記第１トランジスタ（Ｔ５）との接続
点に導出された電荷を基準電位に導出する第３トランジ
スタ（Ｔ１）と、前記直列回路の両端及び前記第３トラ
ンジスタ（Ｔ１）のゲートに制御信号を与えて前記第２
及び第３トランジスタを交互に導通させて前記出力端を
所定電位に設定する制御手段とを含む基板バイアス回路
であって、前記制御手段は、前記第２トランジスタ（Ｔ
２）が非導通となるべき期間に前記第１トランジスタ（
Ｔ５）を暫時強制的に導通させることを特徴とする基板
バイアス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028106A JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
| KR1019920001004A KR950014244B1 (ko) | 1991-01-29 | 1992-01-24 | 기판 바이어스 회로 |
| US07/827,267 US5202588A (en) | 1991-01-29 | 1992-01-29 | Substrate bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028106A JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253368A true JPH04253368A (ja) | 1992-09-09 |
| JP2575956B2 JP2575956B2 (ja) | 1997-01-29 |
Family
ID=12239560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028106A Expired - Lifetime JP2575956B2 (ja) | 1991-01-29 | 1991-01-29 | 基板バイアス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5202588A (ja) |
| JP (1) | JP2575956B2 (ja) |
| KR (1) | KR950014244B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| US5342799A (en) * | 1993-02-22 | 1994-08-30 | Texas Instruments Incorporated | Substrate slew circuit process |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| US5642073A (en) * | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| US5493249A (en) * | 1993-12-06 | 1996-02-20 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| JP3102833B2 (ja) | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | 昇圧回路 |
| JP3638641B2 (ja) * | 1994-10-05 | 2005-04-13 | 株式会社ルネサステクノロジ | 昇圧電位発生回路 |
| US5694072A (en) * | 1995-08-28 | 1997-12-02 | Pericom Semiconductor Corp. | Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control |
| KR100208443B1 (ko) * | 1995-10-14 | 1999-07-15 | 김영환 | 네가티브 전압 구동회로 |
| EP1359592A3 (en) * | 1995-10-31 | 2006-12-20 | STMicroelectronics S.r.l. | Clock generator for electrically programmable nonvolatile memory cells |
| US5920225A (en) * | 1995-12-20 | 1999-07-06 | Hyundai Electronic Industries, Co., Ltd. | Negative voltage drive circuit |
| KR0176115B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 불휘발성 반도체 메모리 장치의 차지 펌프 회로 |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| KR100278608B1 (ko) * | 1998-01-16 | 2001-02-01 | 윤종용 | 문턱전압 보상회로 |
| DE19924568B4 (de) | 1999-05-28 | 2014-05-22 | Qimonda Ag | Ladungspumpe |
| US20080068068A1 (en) * | 2006-09-19 | 2008-03-20 | Sridhar Yadala | Method and system for charge pumps |
| US8115597B1 (en) * | 2007-03-07 | 2012-02-14 | Impinj, Inc. | RFID tags with synchronous power rectifier |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4229667A (en) * | 1978-08-23 | 1980-10-21 | Rockwell International Corporation | Voltage boosting substrate bias generator |
| JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| US4628214A (en) * | 1985-05-22 | 1986-12-09 | Sgs Semiconductor Corporation | Back bias generator |
| JPS6266656A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 基板電位生成回路 |
-
1991
- 1991-01-29 JP JP3028106A patent/JP2575956B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-24 KR KR1019920001004A patent/KR950014244B1/ko not_active IP Right Cessation
- 1992-01-29 US US07/827,267 patent/US5202588A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575956B2 (ja) | 1997-01-29 |
| KR920015378A (ko) | 1992-08-26 |
| US5202588A (en) | 1993-04-13 |
| KR950014244B1 (ko) | 1995-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04253368A (ja) | 基板バイアス回路 | |
| US5469099A (en) | Power-on reset signal generator and operating method thereof | |
| JP2772522B2 (ja) | パワーオン信号発生回路 | |
| JPS63307771A (ja) | 相補型金属酸化物半導体集積回路 | |
| JPH0257734B2 (ja) | ||
| JP2816508B2 (ja) | 電源投入検出回路 | |
| US7482847B2 (en) | Power-on reset circuit | |
| US6677798B2 (en) | High speed voltage level shifter | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP2000091900A (ja) | ブ―トストラップ型ｍｏｓドライバ― | |
| US6084446A (en) | Power on reset circuit | |
| US7221199B2 (en) | Circuit and method for generating level-triggered power up reset signal | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| US4274017A (en) | Cascode polarity hold latch having integrated set/reset capability | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| KR100605591B1 (ko) | 반도체 소자의 승압전압 발생기 | |
| EP0081800B1 (en) | Clock circuit | |
| US8988153B1 (en) | Ring oscillator with NMOS or PMOS variation insensitivity | |
| JP2601978B2 (ja) | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 | |
| JP2005039635A (ja) | パワーオンリセット回路 | |
| JP2569684B2 (ja) | パワーオンリセット回路 | |
| EP0109004A2 (en) | Low power clock generator | |
| JP2672023B2 (ja) | 基板電圧発生回路 | |
| JPH0576811B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 15 |