KR950014244B1 - 기판 바이어스 회로 - Google Patents

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KR950014244B1
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료스케 마츠오
마사루 고야나기
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

기판 바이어스 회로
제1도는 본 발명의 실시예의 차지 펌프(charge pump) 회로를 도시하는 회로도.
제2도는 본 발명의 실시예의 발진 회로 및 제어 신호 발생 회로를 도시하는 회로도.
제3도는 제1도의 차지 펌프 회로의 각 부 신호 파형을 도시하는 파형도.
제4도는 게이트 제어 회로의 다른 실시예를 도시하는 회로도.
제5도는 제어 신호(E)의 발생 회로를 도시하는 회로도.
제6도는 제4도의 게이트 제어 회로의 신호 파형을 도시하는 파형도.
제7도는 게이트 제어 회로의 다른 실시예를 도시하는 회로도.
제8도는 제7도의 게이트 제어 회로의 신호 파형을 도시하는 파형도.
제9도는 실시 회로의 신호의 오실로스코프 파형을 도시하는 파형도.
제10도는 종래의 차지 펌프 회로를 도시하는 회로도.
제11도는 종래의 발진 회로(1) 및 제어 신호 발생 회로(2)를 도시하는 회로.
제12도는 제10도의 차지 펌프 회로의 각 부 신호 파형을 도시하는 파형도.
제13도는 종래 회로의 신호의 오실로스코프 파형을 도시하는 파형도.
제14도는 종래 회로의 전원 전압 의존성을 설명하기 위한 그래프.
*도면의 주요 부분에 대한 부호의 설명
1 : 발진 회로, 2 : 제어 신호 발생 회로,
3 : 차지 펌프 회로, 31∼33,33a,33b : 게이트 제어 회로,
11∼I14 : 인버터, A1∼A4 : NAND 게이트,
O1 : NOR 게이트, C1∼C6 : 캐폐시터,
T1∼T9 : P형 FET 트랜지스터
본 발명은 반도체 집적 회로등에 있어서의 기판의 전위를 설정하는 기판 바이어스 회로에 관한 것으로, 특히 단열 전원으로 구동되는 반도체 집적 회로에 유리하게 사용되는 기판 바이어스 회로에 관한 것이다.
단열 전원에 의하여 구동되는 MOSFET 집적 회로에 있어서는 MOS 트랜지스터의 임계치 전압 제어를 위하여 기판 단자에 어떤 전압을 인가하고 있다. 즉 P형 기판상의 N체널-트랜지스터의 경우 소스 단자로부터 부(負)의 전위가 기판 단자에 부여되고, N형 기판상의 P체널·트랜지스터의 경우 소스 단자로부터 경우 전위가 기판 단자에 주어진다. 이와같은 바이어스 전압을 발생시키는 회로를 기판 바이어스 회로로 호칭하고 있다. N채널-트랜지스터의 기판 단자에 인가할 경우의 기판 바이어스 회로의 종래예를 도면을 참조하여 설명 한다.
기판 바이어스 회로는 제11도에 도시되는 발진 회로(1) 및 제어 신호 발생 회로(2)와 제10도에 도시되는 차지 펌프 회로(3)에 의하여 구성된다. 발진 회로(1)는 인버터(I1∼I5)의 각각이 서로 직열로 접속되고, 또 인버터(I5)의 출력이 인버터(I1)의 입력으로서 귀환되는 구성에 의하여 소정 주파수로 발진한다. 인버터(I5)의 출력은 발진기 출력(OSC)으로서 제어 신호 발생 회로(2)에 공급된다.
제어 신호 발생 회로(2)는 서로 직렬로 접속된 인버터(I6∼I12)와 인버터(I8) 및 (I10)의 양 출력을 입력으로 하는 낸드(NAND) 게이트(A1)와 인버터(I6) 및 (I12)의 양 출력을 입력으로 하는 낸드 게이트(A2)와 인버터(I8) 및 (I10)의 양 출력을 입력으로 하는 노어(NOR) 게이트(O1)와 노어 게이트(O1)의 출력을 반전하는 인버터(I13)에 의하여 구성된다. 이들 중 인버터(I7∼I12)는 신호 지연 회로를 형성하고 있다. 낸드 게이트(A1), 낸드 게이트(A2) 및 인버터(I13)의 각 출력은 각각 제어 신호(A),(B) 및 (C)로서 차지펌프 회로(3)에 공급된다. 발진기 출력(OSC)의 1사이클에 있어서의 각 제어 신호의 변화를 제12도에 도시한다.
차지 펌프 회로(3)는 노드(VBB)인 출력 단(VBB)으로부더 전하를, 트랜지스터(T2)를 재재하여, 커패시터(C1)에 흡입하고 이것을 트랜지스터(T1)를 개재하여 접지 전위(VSS)에 방출하고, 출력 단자(Vss)의 전위를 접지 전위보다 낮은 부 전위로 끌어내린다. 트랜지스터(T1) 및 (T2)를 교호로 도통시키도록 제어 신호(A) 및 (C)에 의하여 트랜지스터(T1)의 게이트를 제어하는 게이트 제어 회로(31)와 제어 신호(A,B) 및출력 전위(Vss)에 의하여 트랜지스터(T2)의 게이트를 제어하는 게이트 제어 회로(32)가 설치된다.
즉, 차지 펌프 회로(3)는 노드(N1) 및 접지 전위(Vss) 사이에 각각 소스 및 드레인이 접속되고 또 게이트가 노드(N3)에 접속되는 트랜지스터(T1), 노드(N1) 및 출력단(Vs8) 사이에 각각 드레인 및 소스가 접속되고 또 게이트가 노드(N2)에 접속되는 트랜지스터(T2), 일단에 제어 신호(A)가 인가되고, 타단이 노드(N1)에 접속되는 비교적으로 용량이 큰 커패시터(1)로 구성되는 펌프 회로와, 노드(N1) 및 노드(N2)사이에 드레인 및 소스가 접속되고 또 게이트에 출력단(Vss)이 접속되는 트랜지스터(T5), 일단에 제어 신호(B)가 인가되고, 타단에 노드(N2)에 접속되는 커패시터(C2)로 구성되는 게이트 제어 회로(32)와, 일단에 제어 신호(C)가 인가되고, 타단이 노드(N3)에 접속되는 커패시터(C3), 일단에 제어 신호(A)가 인가되고, 타탄이 노드(N4)에 접속되는 커패시터(C4), 노드(N4) 및 접지 전위(Vss) 사이에 각각 소스 및 드레인이 접속되고 또 게이트가 노드(N3)에 접속되는 트랜지스터(T3), 노드(N3) 및 접지 전위(Vss) 사이에 각각 소스 및 드레인이 접속되고 또 게이트가 노드(N4)에 접속되는 트랜지스터(T4)로 구성되는 게이트 제어 회로(31)에 의하여 구성되고 있다.
또, 도시는 생략했으나, 각 트랜지스터의 서보 단자에는 적당한 바이어스 전압이 인가되고 있다.
다음에 회로의 동작에 대하여 설명한다. 회로의 정상 상태에 있어서의 회로 각 부위 전위는 제12도의 도시와 같이, 노드(N1,N2) 및 (N4)는 전위(Vss)에, 노드(N3)는 전위 -i·Vdd에, 출력단(Vss)은 전위(-VBB)가 되고 있다. 상기 i는 커패시터(C3)의 커플링비이고, 통상 0.8∼1.0의 값이다. 후에 설명하는 각 커플링비의 값도 동일하다. 따라서 트랜지스터(T1)는 온, 트랜지스터(T2)는 오프, 트랜지스터(T3)는 온, 트랜지스터(T4)는 오프, 트렌지스터(T5)는 온 상태이다.
이와 같은 상태에서 발진 회로(1)의 출력(OSC)이 제12도와 같이 하강하면 제어 신호(C)가 약간 시간을 두고 회로의 전원 전압(Vdd)까지 상숭한다. 이 제어 신호(C)의 전압(Vdd)이 커패시터(C3)를 개재하여 노드(N3)에 인가된다. 노드(N3)의 전위는 -i·Vdd의 전위로부터 접지 레벨(Vss)로 상승한다. 이것에 의하여 게이트가 접지 레벨이 된 트랜지스터(T1,T3)는 온 상태에서 오프 상태가 된다. 트랜지스터(T1)가 비도통되므로서 커패시터(C1)에서 접지 전위(Vss)로의 전하의 방출은 저지된다.
다음에, 제어 신호(A)가 하강되어 접지 레벨(Vss)이 커패시터(C1)의 일단에 인가되면 커패시터(C1)의 정전하가 방출되어서 커패시터(C1)의 타단에 부전하가 남는다. 그 타단에 접속되는 노드(N1)는 커패시터(C1)의 커플링비를 j로 하면 부전하에 의하여 접지 레벨(Vss)에서 -j·Vdd의 전위로 인하된다. 이때 트랜지스터(T5)는 도통되어 있고, 노드(N2)는 노드(N1)의 전위가 저하되므로써 -Vss+ │Vthp│의 전위로 인하된다. │Vthp│ 는 트랜지스터(T5)의 소스·게이트간 전압 강하이다.
상기 제어 신호(A)가 하강하는 동시에 노드(N4)는 커패시터(C4)에 의하여 Vss에서 전위(-k·Vdd(k는커패시터 C4의 커플링비))로 인하된다. 이것에 의하여 트랜지스터(T4)가 오프 상태에서 온 상태가 되고, 노드(N3)는 Vss레벨이 된다.
다음에 제어 신호(B)가 하강되고, 노드(N2)는 전위( -Vss+ │Vthp│)에서 커패시터(C2)에 의하여 -VBB+│Vthp│-m·Vdd로 더욱 인하된다. m는 커패시터(C2)의 커플링비이다. 노드(N2)가 상기 전위로인하되는 동시에 역바이어스된 트랜지스터(T5)는 컷 오프가 되고, 커패시터(C1)와 (C2)와의 접속을 차단하고, 노드(N2)의 전위를 노드(N1)의 전위로부터 격리한다.
노드(N2)가 부로 크게 바이어스되므로 인해서 이 노드에 게이트가 접속된 트랜지스터(T2)가 도통하여 노드(N1)와 출력단(Vss)을 접속한다. 노드(N1)의 전위가 -j·Vdd인 것에 의하여 출력단 Vss에서 전하가노드(N1)로 인출되어져서 출력단(VBB)의 전위(-VBB)는 -j·Vdd를 향해서 인하되어 -VBB'가 된다.
발진 회로(1)의 출력(OSC)에 상승되면 제어 신호(B)가 계속해서 전위(Vdd)까지 상승된다. 이것에 의하여 트렌지스터(T5)는 순바이어스되어서 도통하고, 노드(N2)는 전위(-Vss'+ │Vthp│ )로 상승된다. 트랜지스터(T2)는 비도통이 되고, 출력단(Vss)로부터의 전하의 인출은 종료된다.
계속해서 신호(A)가 전위(Vdd)까지 상승되면 노드(N1) 및 노드(N4)는 전위(Vss)까지 상승된다. 이것에 의하여 트랜지스터(T4)는 오프가 된다.
다음에 제어 신호(C)가 전위(Vss)로 하강하고, 노드(N3)의 전위는(-i·Vdd)가 된다. 이것으로 트랜지스터(T1,T3)가 도통되고, 노드(N4)의 전위는 접지 전위(Vss)가 된다· 따라서 출력단(Vss)에서 커패시터(C1)으로 인출된 전하는 트랜지스터(T1)를 재재하여 접지 전위(Vss)로 방출된다.
이와 같이 제어 신호(A)에 의하여 커패시터(C1)의 부차지를 실시하고, 제어 신호(A) 및 (B)에 의하여 트랜지스터(T5)의 도통을 제어하여 트랜지스터(T2)의 게이트 바이어스를 2단계로 부여하고, 제어 신호(C)및 (B)에 의하여 각각 트랜지스터(T1) 및 (T2)를 교호로 도통시켜서 차지 펌프 동작의 1사이클이 실행 된다. 이것을 연속적으로 실행함으로써 출력단(Vss)의 전위가 V-j·Vdd까지 인하된다.
그러나, 상기한 기판 바이어스 회로에 전원을 투입한 초기나, 전원 전압이 낮은 경우에는 차지 엄프 회로(3)의 출력단(VBB)의 전위(-VBB)가 접지 전위(VSS)보다도 충분히 낮게 인하되지 않고 있다. 이와같은 상태에서는 트랜지스터(T5)의 게이트 바이어스가 얕고, 트랜지스터(T5)가 완전한 도통 상태로 되지 않는 경우가 있다.
이와같은 경우에는 제어 신호(A)가 하강하고, 노드(N1)가 전위(Vss)에서 전위(-j·Vdd)로 인하되어도 노드(N2)의 전위는 충분히 인하되지 아니한다. 따라서 다음에 제어 신호(B)가 하강하여 다시 노드(N2)의 전위가 인하되어도 전위가 불충분하기 때문에 트랜지스터(T2)의 게이트 전위가 얕아서 트랜지스터(T2)가 완전히 도통 상태로 되지 않는다.
이로 인해서 출력단(VBB)에서 전하를 인출하는 차지 펌프 회로의 능력이 저하되고, 또 출력단(VBB)의 전위를 노드(N2)의 전위 + │Vthp│까지 밖에 출력단(VBB)의 레벨을 인하할 수 없는 결함도 발생될 수 있다. 제14도는 전원 전압(Vdd)에 대한 출력단(VBB)의 전위의 관계를 도시하고 있고, 전원 전압(Vdd)이 낮으면 필요한 출력단(VBB)의 전위를 얻을 수 없음을 알 수 있다.
그러므로 본 발명은 전원 전압이 낮은 상태에서의 차지 펌프 회로의 펌프 효율의 향상을 도모하는 기판바이어스 회로를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여 본 발명의 기판 바이어스 회로는 제1트랜지스터(T5)를 재재하여 서로직열로 접속된 제1 및 제2의 커패시터(C1,C2)로 구성되는 커패시터 직열 회로와, 상기 제1트랜지스터(T5)와 제2커패시터와의 접속점의 전위에 의하여 도통이 제어되어 출력단의 전하를 상기 제1커패시터(C1)와 상기 제1트랜지스터(T5)와의 접속점으로 도출하는 제2트랜지스터(T2)와, 상기 제1커패시터(C1)와 상기 제1트랜지스터(T5)와의 접속점에 도출된 전하를 기준 전위로 도출하는 제3트랜지스터(T1)와,상기 직열 회로의 양단 및 상기 제3트랜지스터(T1)의 게이트에 제어 신호를 부여하여 상기 제2 및 제3트랜지스터를 교호로 도통시켜서 상기 출력단을 소정 전위에 설정하는 제어 수단을 포함하는 기판 바이어스회로에 있어서, 상기 제어 수단은 상기 제2트랜지스터(T2)가 비도통 되는 기간에 상기 제1트랜지스터(T5)를 잠시 강제적으로 도통시키는 것을 특징으로 한다.
제1트랜지스터(T5)의 게이트에 추가된 제어 회로는 제2트랜지스터(T2)가 비도통이 될 기간에 있어서 제1트랜지스터를 단시간 도통시키기 위하여 제1트랜지스터의 계이트 전위를 잠시 강제적으로 제어하여 제1트랜지스터의 도통 상태를 보다 완전하게 하여 제1커패시터(C1)의 전위를 제2커패시터(C2) 측으로 도출하고, 제2트랜지스터의 게이트가 2단계로 확실히 바이어스되도록 하고 있다.
[실시예]
이하 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 제1도 및 제2도는 본 발명의 실시예의 구성을 도시하고 있고, 제10도 및 제11도와 대응하는 부분에는 동열 부호를 부여하고 이 부분에 대한 설명은 생략한다.
제1도에 도시하는 차지 펌프 회로(3a)의 구성에 있어서는 트랜지스터(T5)의 게이트 제어 회로(33)가 새로 설치되고 있다. 게이트 제어 회로(33)는 소스 및 게이트가 출력단(VBB)에 접속되고 드레인이 트랜지스터(T5)의 게이트에 접속된 트랜지스터(T6)와, 소스가 출력단(Vss)에 접속되고 게이트 및 드레인이 트랜지스터(T5)의 게이트에 접속된 트랜지스터(T7)와, 일단에 제어 신호(D)가 인가되고 타단에 트랜지스터(T5)의 게이트가 접속된 커패시터(C5)에 의하여 구성된다. 트랜지스터(T5)의 게이트의 접속점은 노드(N5)가 되고 있다. 트랜지스터(T6) 및 (T7)은 이른바 다이오드 접속이 되고 있고, 노드(N5)의 전위의 프로우팅(floating) 방지의 역할을 당당하고 있다.
제어 신호(D)는 제2도에 도시되는 제어 신호 발생 회로(2a)의 인버터(I8) 및 (I11)의 양 출력을 입력으로 하는 낸드 게이트(A3)의 출력에 의하여 얻어진다. 제어 신호 발생 회로(2a) 및 차지 펄프 회로(3a)의 다른 구성은 종래 구성과 동일하다.
다음에 게이트 제어 회로(33)에 위한 회로 동작에 대하여 제3도의 각부의 신호 파형을 참조하여 설명한다.
게이트 제어 회로(33)의 노드(N5)는 프로우당 방지를 위한 트랜지스터(T5,T6)에 의하여 전위(-Vss±│Vthp│)의 범위내에 유지된다. 제어 신호(D)가 전원 전압(Vdd)에서 설치 전위(VSS)로 하강하면 커패시터(C5)에 의하여 노드(N5)의 전위는 커패시터(C5)의 커플링비를 n으로하여 -n·Vdd-VBB±│Vthp│가 된다. 따라서 종래에에 비교해서 적어도 제어 신호(D)가 전위 VSS인 기간중 -n·Vdd분만큼 전위가 더욱 낮게 인하되기 때문에 노드(N1) 및 노드(N2) 상호간을 연결하는 트랜지스터(T5)의 게이트에는 충분히 깊은 부바이어스가 주어져서 트랜지스터(T5)의 도통 상태는 보다 완전한 것이 되고, 트랜지스터(T5)의 소스·드레인간 전압 강하는 충분히 낮아진다. 따라서 제어 신호(D)가 전위(Vss)에 있는 상태에 있어서는 트랜지스터(T5)를 개재하여 노드(N1)의 전위가 대략 그대로 노드(N2)에 전달되도록 개선된다.
다음에 제어 신호(D)가 전위(Vss)에 있는 상태로 제어 신호(A)가 전위(Vdd)에서 전위(Vss)로 하강한다.노드(N1)의 전위는 -j·Vdd가 되고, 이 전위는 노드(N2)에 전달된다. 한편 트랜지스터(T5)의 게이트·소스간 전압을 개재하여 노드(N2)에는 출력단(Vss)의 값에 따른 전위가 주어진다. 이로 인해 제어 신호(A)가 전위(VSS)로 저하한 직후의 노드(N2)의 전위(Vx)는 (-j·Vdd)∼(-n·Vdd-Vss-2 │Vthp│ )까지의 사이의 값을 취한다.
다음에 제어 신호(D)가 전위(Vss)에서 전위(Vdd)까지 상승하면 노드(N5)의 전위는 트랜지스터(T6) 및(T7)의 작용에 의하여 -Vss±│Vthp│가 된다. 트랜지스터(T7)는 노드(N5)의 게이트 전위가 노드(N1)의 드래인의 전위보다 높아지므로써 컷 오프한다. 트랜지스터(T5)를 차단하는 것은 용량이 큰 커패시터(C1)와 이것보다도 용량이 적은 커패시터(C2)와의 접속을 차단하여 제어 신호(B)의 커패시터(C2)에의 인가에 의한 노드(N2)의 인하의 커블링치(m)를 개선하기 위한 것이다.
다음에 제어 신호(B)가 전위(Vdd)에서 (Vss)로 하강하여 노드(N2)는 전위(-Vx)에서 커패시터(C2)에의하여 -VX-m·Vdd로 더욱 인하된다.
노드(N2)가 부(負)로 깊이 바이어스되므로써 이 노드에 게이트가 접속된 트랜지스터(T2)는 완전히 도통되고, 노드(N1)와 출력단(Vss)을 접속한다. 노드(N1)의 전위가 -j·Vdd인 것에 의하여 출력단(Vss)으로부터 전하가 노드(N1)로 강하게 뽑아져서 출력단(Vss)의 전위(-VBB)는 전위(-j·Vdd)로 향해서 인하되어 전위(-VBB') 가 된다.
그 이후의 제어 동작 및 다른 소자의 동작은 종래와 동열하므로 설명을 생략한다.
제9도 및 제13도는 회로의 전원 전압(Vdd)을 2V로 낮게 설정하고, 출력단의 전위(VBB)를 0V의 상태로하여 회로를 기동하고, 정상 상태가 된 본원 실시 회로 및 종래 회로의 신호 파형을 도시하고 있다.
제13도의 도시와 같이 종래 회로에서는 노드(N1)의 인하 전위(-Vdd)까지 출력단의 전위(-VBB)가 인하되고 있지 않는 것을 알 수 있다. 이것은, 노드(N2)의 전위가 충분히 인하가 안되기 때문에 트랜지스터(T2)의 도통이 완전하지 않기 때문이다. 다시 말하면 노드(N1)의 전위를 인하했을 때에 트랜지스터(T2)의 게이트 전위인 노드(N2)의 전위를 충분히 인하하지 못했기 때문이다.
이것에 대하여 제9도에 도시되는 본원 회로에서는 노드(N2)의 전위가 커패시터(C1) 및 (C2)의 양쪽의 전하에 의하여 2단계로 충분히 인하되어 약 -2Vdd의 전위를 얻고 있다. 이로인해 낮은 회로 전원 전압이라도 트랜지스터(T2)가 완전히 도통 상태가 되고, 출력단의 전위(-VBB)는 노드(N1)의 인하 전위(-Vdd)까지 인하된다.
그런데 상기 설명과 같이 트랜지스터(T5)는 제어 신호(A)가 전위(Vdd)에서 (Vss)로 하강했을 때 도통하여 커패시터(C1)에 위한 노드(N1)의 전위(-j·Vdd)를 노드(N2)에 전하여 1단 부트를 실시하고, 제어 신호(B)가 전위(Vdd)에서 (VSS)로 하강했을 때 비도통이 되어 노드(N2)의 전위에 -m·Vdd를 첨가하여 약 -2Vdd를 언는 2단 부트를 실시하는 역할을 가지고 있다.
이로 인해서 게이트 제어 회로(33)는 트랜지스터(T5)를 도통시키기 위하여 트랜지스터(T5)의 게이트 전위를 -j·Vdd- │Vthp│이하로 인하하는 역할을 하고 있다. 이 게이트 제어 회로(33)와 동열하게 기능할수 있는 제어 회로의 다른 실시예를 제4도에 도시한다.
제4도에 있어서 게이트 제어 회로(33a)는 제어 신호(D)가 일단에 인가되고 또 타단이 트랜지스터(T5)의 게이트에 접속되는 커괘시터(C5)와 제어 신호(E)가 일단에 인가되고 또한 타단이 노드(N6)에 접속되는 커패시터(C6)와 노드(N6)와 트랜지스터(T5)의 게이트간에서 노드(N6)에서 노드(N5)로의 유입을 저지하는 방향으로 다이오드 접속되는 트랜지스터(T8)와, 노드(N6)와 설치 전위(Vss) 사이에 설치 전위(Vss)에서 노드(N6)에의 유입을 지지하는 방향으로 다이오드 접속되는 트랜지스터(T9)에 의하여 구성된다. 제어신호(E)는 제6도의 도시와 같이 제어 신호(D)가 전위(Vss)가 되는 시간을 포함하는 긴 기간중, 전위(Vss)가 되고 있다.
이 제어 신호(E)는 예를들면 제5도의 도시와 같이 제어 신호 발생 회로(2a)의 인버터(I6) 및 (I12)의출력을 사용해서 얻을 수가 있다. 즉, 커패시터(I12)의 출력을 인버터(I14)를 재재하여 낸드 게이트(A4)의 한쪽 입력으로 하고, 인버터(I6)의 출력을 낸드 게이트(A4)의 다른 쪽 입력으로하여 낸드 게이트(A4)의출력단에 제어 신호(E)를 얻는다.
이와같은 구성에 있어서, 제어 신호(D) 및 (E)에 의하여 커패시터(C5) 및 (C6)의 전위(Vdd)가 인가되면트랜지스터(T8) 및 (T9)가 도통하여 노드(N6)의 전위는 Vss+│Vthp│, 노드(N5)의 전위는 Vss+2│Vthp│가 된다. 제어 신호(E)가 전위(Vss)로 하강되면 트랜지스터(T9)는 컷 오프가 된다. 노드(N6)의 전위는대략 (-Vdd+│Vthp│)가 되고, 도통되고 있는 트랜지스터(T8)를 개재하여 노드(N5)에 전달되어 노드(N5)에 전달되어 노드(N5)의 전위는 -Vdd+2│Vthp│가 된다. 다음에 제어 신호(D)가 전위(Vdd)에서(Vss)로 하강하면 노드(N5)에 대략 -Vdd가 다시 인가되어서 트랜지스터(T8)는 컷오프가 된다. 노드(N5)의 전위는 -2Vdd+2 │Vthp│가 되어 트랜지스터(T5)는 도통되고, 노드(N2)에 -Vdd의 전위를 전달한다. 제어 신호(D)가 전위(Vdd)로 상숭하면 노드(N5)의 전위는 -Vdd+ │Vthp│가 된다. 트랜지스터(T5)는 비도통이 된다. 제어 신호(E)가 Vdd로 상승하면 노드(N6)의 Vdd가 되는데 트랜지스터(T8)는 컷 오프가 되어서 노드(N5)의 전위는 -Vdd+2│Vthp│로 유지된다. 제6도의 N5에 정상 상태의 노드(N5)의 레벨 변화를 도시한다.
제7도는 게이트 제어 회로(33)의 다른 구성예를 도시하고 있고, 게이트 제어 회로(33)의 트랜지스터(T6) 및 (T7)를 저항으로 치환하고 있다.
이와 같이 하면 전원 투입 초기에 노드(N5)의 전위는 -Vdd이나 출력단(VBB)이 -Vdd로 인하된 후는 제8도의 도시와 같이 제어 신호(D)가 전위(Vss)가 되는 기간중, 노드(N5)의 전위를 대략 -2Vdd로 설정할수가 있다.
또, 상기 설명의 각 실시예에서는 P재널 FET 트랜지스터를 형성하여 기판 바이어스 회로를 구성할 경우에 대하여 설명했으나 N채널 FET 트랜지스터를 형성하여 상기한 기판 바이어스 회로를 구성하여 동일한 효과를 얻을 수 있다.
이상의 설명과 같이 본 발명의 기판 바이어스 회로는 출력단으로부터 전하를 흡입하는 트랜지스터(T2)를 완전히 도통시키기 위하여 깊은 계이트 바이어스를 발생시키기 위한 트랜지스터(T5)의 게이트를 제어하는 구성으로 하므로서 집적 회로의 전원 전압이 낮을 경우에도 차지 펌프 회로의 펌프 효율이 높고, 저전원 전압으로도 충분히 동작이 가능하고, 전원 투입후의 회로 기동시에도 출력단의 노드를 소정 레벨로 신속히 설정할 수 있다.
본원의 청구 범위의 각 구성 요소에 명기한 참조 부호는 본원 발명의 이해를 돕기 위해서만 사용되어야한다.

Claims (5)

  1. 소정의 주파수로 발진하는 발진 회로(1)와, 상기 발진 회로로부터의 출력에 기초하여, 트랜지스터의 임계 레벨이 보다 더 커지는 쪽으로 기판 전위를 변경시키기 위한 제어 신호를 발생시키는 제어 신호 발생회로(2)와; 커패시터를 포함하며, 상기 제어 신호에 따라 상기 커패시터의 충전 및 방전을 제어하여 상기기판 전위를 2단계로 변경시키는 차지 펌프 회로(3)를 포함하는데, 상기 차지 펌프 회로(3)는 제1트랜지스터(T5)를 개재하여 직렬로 접속된 상기(제1의) 커패시터(C1) 및 제2커패시터(C2)로 구성되는 커패시터직렬 회로와 : 상기 제1트랜지스터와 상기 제2커패시터와의 접속점의 전위에 의하여 도통이 제어되어 상기 차지 펌프회로의 출력단의 전위를 상기 제1트랜지스터와, 상기 제1커패시터와의 접속점으로 도출하는제2트랜지스터(T2)와 : 상기 제1트랜지스터와 상기 제1커패시터와의 접속점의 전위를 기준 전위 단자로도출하는 제3트랜지스터(T1)와; 상기 제3트랜지스터의 게이트 전압을 제어하여 상기 제2 및 제3트랜지스터를 교호로 도통시키는 제1게이트 제어 회로(31)와 : 상기 제2트랜지스터가 비도통되는 기간에 상기 제1트랜지스터를 도통시켜 상기 기판 전위를 상기 2단계로 변경시키는 제2게이트 제어 회로(33)를 포함하는 것을 특징으로 하는 기판 바이어스 회로.
  2. 제1항에 있어서, 상기 제2게이트 제어 회로(33)는 상기 발진 회로로부터의 출력에 의해 소정의 기간동안 그 레벨이 변경되는 제1제어 신호가 공급되는 일단부와 상기 제1트랜지스터의 게이트에 접속되는 차단부를 갖는 제3커패시터와 : 상기 제3커패시터를 접속시켜 상기 제1트랜지스터를 좀더 확실하게 도통시키기 위해 상기 제1트랜지스터의 게이트에 접속되는 부 바이어스 수단을 포함하는 것을 특징으로 하는 기판 바이어스 회로.
  3. 제2항에 있어서, 상기 부 바이어스 수단은 상기 제1트랜지스터의 게이트와 출력 단자 사이에 병열로 접속되며, 역 블로킹 방향으로 다이오드 접속된 제4 및 제5트랜지스터를 포함하는 것을 특징으로 하는 기판 바이어스 회로.
  4. 제2항에 있어서, 상기 부 바이어스 수단은 상기 제1제어 신호보다 더 빠른 시점에서 레벨이 변경되는 제2제어 신호가 공급되는 일단부를 갖는 제4커패시더와 : 상기 제2제어 신호가 상기 제4커패시터와상기 제1트랜지스터의 게이트 사이의 지점으로 공급되어지는 것을 방지하는 방향으로 다이오드 접속되는제6트랜지스터와; 상기 기준 전위가 상기 제4커패시터의 타단부와 상기 기준 전위 단자 사이의 지점으로 공급되어지는 것을 방지하는 방향으로 다이오드 접속되는 제7트랜지스터를 포함하는 것을 특징으로 하는 기판 바이어스 회로.
  5. 제2항에 있어서, 상기 부 바이어스 수단은 상기 제1트랜지스터의 게이트와 출력 단자 사이에 접속되는 저항인 것을 특징으로 하는 기판 바이어스 회로.
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