JP3643385B2 - 半導体回路装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体回路装置に係わり、特にチャージポンプ回路を駆動させるためのパルス信号を生成するパルス信号生成回路を有する半導体回路装置に関する。
【０００２】
【従来の技術】
従来、電位を正に昇圧する、あるいは負に昇圧する回路装置として、チャ−ジポンプ回路が良く知られている。チャ−ジポンプ回路は、ＥＥＰＲＯＭ等に用いられており、例えば電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰ、あるいは接地電位ＶＳＳよりも低い、負のある電圧ＶＢＢの生成等に使用されている。
【０００３】
通常、チャ−ジポンプ回路は、互いに位相の異なったパルス信号により、駆動される。
図26は、そのようなパルス信号を発生して、チャ−ジポンプ回路を駆動させる駆動回路の従来例を示すブロック図である。
【０００４】
図26に示すように、駆動回路１００には初期動作を与えるリセット信号RESET が入力される。駆動回路１００はリセット信号RESET を受け、二相のパルス信号φ１、φ２を出力する。これらのパルス信号φ１、φ２は、チャ−ジポンプ回路１０２に入力される。チャ−ジポンプ回路１０２は、パルス信号φ１、φ２を受け、電源電圧ＶＣＣを、電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰに昇圧する。
【０００５】
図27は、図26に示す駆動回路の回路図である。
駆動回路１００は、基本パルス発振回路１０４、パルス信号生成回路１０６とから構成される。生成回路１０６は、遅延回路１０８、および論理を合成するための各種の論理ゲ−トから構成される。
【０００６】
まず、発振回路１０４は、リセット信号RESET を受けることにより、基本パルスＱを発生する。この基本パルスＱは生成回路１０６に入力される。基本パルスＱは、生成回路１０６内で、ＮＡＮＤゲ−ト１１０の第１入力、およびＮＯＲゲ−ト１１２の第１入力に直接に入力される。また、遅延回路１０８を介して、ＮＡＮＤゲ−ト１１０の第２入力、およびＮＯＲゲ−ト１１２の第２入力に入力される。ＮＯＲゲ−ト１１２の出力は、第１パルスφ１となり、ＮＡＮＤゲ−ト１１０の出力はインバ−タ１１４を介してから、第２パルスφ２となる。
【０００７】
図28は、図27に示す生成回路１０６の入力波形、および出力波形を示す波形図である。
図28に示すように、基本パルスＱが“Ｌ”レベルから“Ｈ”レベルとなった時刻（本明細書では、以下、立ち上がりという）に、第１パルスφ１が“Ｈ”レベルから“Ｌ”レベル（本明細書では、以下、立ち下がりという）となる。この時刻から所定時間τだけ遅れて、第２パルスφ２が立ち上がる。第２パルスφ２は、基本パルスＱが立ち下がった時刻に立ち下がる。この時刻から所定時間τだけ遅れて、第１パルスφ１が立ち上がり、第１パルスφ１は、基本パルスＱが立ち上がる時刻に立ち下がる。
【０００８】
ところで、半導体集積回路では、集積回路を構成するトランジスタや抵抗、およびキャパシタといった各素子の特性に、電源電圧や温度、および製造中の加工ばらつきによる依存性がある。このため、各素子の組み合わせ構成によっては、上記依存性による回路特性に、差が生ずる。
【０００９】
図27に示すような駆動回路１００では、パルス信号φ１、φ２を生成するために、発振回路１０４、遅延回路１０８を組み合わせている。特に遅延回路１０８は、直列に接続されたインバ−タ１１６、１１８から構成される。発振回路１０４における上記依存性と、遅延回路１０８のそれとには違いがある。この違いにより、回路特性に影響を及ぼす度合いにはそれぞれ、差が生じている。結果、発振回路１０４と遅延回路１０８とによって生成される各パルス信号のマッチングがくずれやすい。
【００１０】
図29（ａ）〜（ｃ）は、パルス信号のマッチングのくずれの一例を示す図である。
図29（ａ）は、基本パルスＱの周期Ｔが長くなった（周波数が低くなった）例を示している。この時には、パルスφ１、φ２の“Ｈ”レベル出力期間が長くなり、一方、遅延時間τは相対的に短くなる。このため、遅延時間にマ−ジンがなくなり、他の回路の特性変動、例えば論理合成のためのゲ−ト特性の変動等を加味すると、パルスφ１、φ２が互いにオ−バ−ラップすることも考えられる。パルスφ１、φ２が互いにオ−バ−ラップすると、チャ−ジポンプ回路１０２の電荷転送効率が低下する。
【００１１】
また、パルスφ１、φ２が互いにオ−バ−ラップしなくても、発振回路１０４の周波数の低下に伴って、パルスφ１、φ２の周波数も低くなるため、チャ−ジポンプ回路１０２の動作が緩慢となり、昇圧能力が低下する。この問題を解消するには、チャ−ジポンプ回路１０２のキャパシタの容量を大きくしておけばよいが、それは回路パタ−ンの面積増大を招き、集積度を低下させる。
【００１２】
図29（ｂ）は基本パルスＱの周期Ｔが短くなった（周波数が高くなった）例を示している。この時には、上記と逆にパルスφ１、φ２の“Ｈ”レベル出力期間が短くなり、一方、遅延時間τは相対的に長くなる。基本パルスＱの周波数がさらに高くなり、遅延時間τが基本パルスＱの半周期以上となると、図29（ｃ）に示すように、生成回路１０６が、パルスφ１、φ２をほとんど発しなくなる。
【００１３】
以上のように、従来の駆動回路装置を備えた半導体回路装置では、条件の変化により、パルス信号のマッチングがくずれ、目的と異なるパルス波形パタ−ンが発生し、チャ−ジポンプ回路１０２が正常に動作しなくなる、という問題を抱えている。
【００１４】
【発明が解決しようとする課題】
この発明は上記の点に鑑み為されたもので、その目的は、条件が変化しても、正常なパルス信号を生成できるパルス信号生成回路を備え、チャージポンプ回路を正常に動作させることができる半導体回路装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体回路装置は、基本パルスを発振する基本パルス発振回路と、前記基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路とを具備し、前記チャージポンプ回路は、複数の転送段と、これら転送段各々に一方電極を接続し、前記互いに位相が異なる複数のパルス信号の一つを他方電極に直接に受ける複数のキャパシタを有し、前記互いに位相が異なる複数のパルス信号を用いて、前記複数の転送段に容量結合を生じさせながらチャージを転送し、前記ある電位を、このある電位とは異なる電位に変換し、前記パルス信号生成回路は、論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成することを特徴とする。
【００１７】
【作用】
上記半導体回路装置では、互いに位相の異なる複数のパルス信号を生成するためにパルス信号生成回路内で使用される基本パルスとは周期の異なるパルスを、基本パルスをカウンタ回路によりカウントして発生させるようにした。このようにして発生させたパルスは、基本パルスのカウント数に応じて発生されるから、基本パルスの周波数が変化した場合でも、基本パルスの周波数の変化分と同じ比率で変化する。このため、条件が変化、即ち、基本パルスの周波数が変化しても、パルス信号生成回路は、正常なパルス信号を生成できる。
【００１９】
従って、条件が変化しても、従来のようにパルス信号のマッチングがくずれ、目的と異なるパルス波形パタ−ンが発生したりせず、常に正常なパルスを発することができる。
【００２０】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。この説明において全図にわたり共通の部分には共通の参照符号を付すことで重複する説明を避けることにする。
【００２１】
図１は、この発明の第１の実施例に関わる半導体回路装置が具備する駆動回路の構成を示す回路図、図２は、図１に示すカウンタ回路の構成を示す回路図、図３は、この発明の第１の実施例に関わる半導体回路装置の概略的な構成を示すブロック図である。
【００２２】
まず、第１の実施例に関わる半導体回路装置の概略構成から説明する。
図３に示すように、駆動回路１０-1には初期動作を与えるリセット信号RESET が入力される。駆動回路１０-1はリセット信号RESET を受け、四相のパルス信号φ１、φ２、φ３、およびφ４を出力する。これらのパルス信号φ１〜φ４は、チャ−ジポンプ回路１２-1に入力される。チャ−ジポンプ回路１２-1は、パルス信号φ１〜φ４を受け、電源電圧ＶＣＣを、この電源電圧ＶＣＣよりも高いある電圧ＶＰＰに昇圧する。
【００２３】
次に、第１の実施例に関わる半導体回路装置が具備する駆動回路１０-1について説明する。
図１に示すように、駆動回路１０-1は、基本パルス発振回路１４-1、パルス信号生成回路１６-1とから構成される。そして、生成回路１６-1は、バイナリカウンタ回路１８-1、１８-2、１８-3、および論理を合成するための各種論理ゲ−トとから構成される。
【００２４】
まず、発振回路１４-1は、リセット信号RESET を受けることにより、第１基本パルスＱ０、および第２基本パルスＱ１を発生する。第１基本パルスＱ０の周期と第２基本パルスＱ１の周期Ｔとは互いに同じであり、また、第２基本パルスＱ１は、第１基本パルスＱ０に対して四分の一周期だけ遅れる。
【００２５】
第１基本パルスＱ０は、第１バイナリカウンタ１８-1に入力される。第１バイナリカウンタ１８-1の出力はインバ−タ２０-1の入力に接続され、インバ−タ２０-1の出力はＮＡＮＤゲ−ト２２-1の第１の入力に接続されるとともに、ＮＯＲゲ−ト２４-1の第１入力、およびＮＯＲゲ−ト２４-2の第１入力に接続される。ＮＯＲゲ−ト２４-1の出力は第４パルス信号φ４となり、ＮＯＲゲ−ト２４-2の出力は第３パルス信号φ３となる。
【００２６】
第２基本パルスＱ１は、第２バイナリカウンタ１８-2に入力されるとともに、インバ−タ２０-2の入力、およびＮＡＮＤゲ−ト２２-2の第１入力に入力される。インバ−タ２０-2の出力は、ＮＡＮＤゲ−ト２２-1の第２入力に接続される。ＮＡＮＤゲ−ト２２-1の出力は、ＮＡＮＤゲ−ト２２-3の第１入力に接続されるとともに、ＮＡＮＤゲ−ト２２-4の第１入力に接続される。
【００２７】
第２バイナリカウンタ１８-2の出力はＮＡＮＤゲ−ト２２-2の第２入力に接続される。ＮＡＮＤゲ−ト２２-2の出力はインバ−タ２０-3の入力に接続され、インバ−タ２０-3の出力は第３バイナリカウンタ１８-3の入力に接続される。第３バイナリカウンタの出力はＮＡＮＤゲ−ト２２-3の第２入力に接続されるとともに、インバ−タ２０-4の入力に接続される。インバ−タ２０-4の出力はＮＡＮＤゲ−ト２２-4の第２入力に接続される。
【００２８】
ＮＡＮＤゲ−ト２２-3の出力は、第１パルス信号φ１となるとともに、ＮＯＲゲ−ト２４-1の第２入力に接続される。
また、ＮＡＮＤゲ−ト２２-4の出力は、第２パルス信号φ２となるとともに、ＮＯＲゲ−ト２４-2の第２入力に接続される。
【００２９】
次に、バイナリカウンタ１８-1〜１８-3の構成について説明する。
図２に示すように、バイナリカウンタは、入力信号INをクロック信号としてオン／オフするクロックドインバ−タ２６-1、２６-2、２６-3、および２６-4を含む。クロックドインバ−タ２６-1と２６-4は同相のクロックで駆動され、一方、クロックドインバ−タ２６-2と２６-3は逆相のクロックで駆動される。
【００３０】
クロックドインバ−タ２６-1の出力は、通常構成のインバ−タ２８-1の入力に接続されるとともに、クロックドインバ−タ２６-3の入力に接続される。インバ−タ２８-1の出力はクロックドインバ−タ２６-2の入力に接続され、クロックドインバ−タ２６-2の出力はクロックドインバ−タ２６-3の入力に接続される。
【００３１】
クロックドインバ−タ２６-3の出力は、通常構成のインバ−タ２８-2の入力に接続されるとともに、通常構成のインバ−タ２８-3の入力に接続される。インバ−タ２８-2の出力はクロックドインバ−タ２６-4の入力に接続されるともに、クロックドインバ−タ２６-1の入力に接続される。クロックドインバ−タ２６-4の出力は、通常構成のインバ−タ２８-3の入力に接続される。インバ−タ２８-3の出力は出力信号OUT となる。
【００３２】
図１に示される第１バイナリカウンタ１８-1では入力信号INが第１基本パルスＱ０であり、その出力信号OUT をインバ−タ２０-1に供給する。同様に第２バイナリカウンタ１８-2では入力信号INが第２基本パルスＱ１である。そして、その出力信号OUT をＮＡＮＤゲ−ト２２-2に供給する。第３バイナリカウンタ１８-3では入力信号INがインバ−タ２０-3の出力であり、その出力信号OUT をＮＡＮＤゲ−ト２２-3の第２入力に供給するとともに、インバ−タ２０-4に供給する。
【００３３】
尚、図２に示すバイナリカウンタには、その初期動作を与えるための回路を付加しても良い。
図２に示すバイナリカウンタの動作の概要は、入力信号INが立ち下がる時刻に、出力信号OUT が立ち下がる、あるいは立ち上がる。しかし、入力信号INが立ち上がる時刻には、出力信号OUT が変化しないものである。
【００３４】
次に、図１に示すパルス信号生成回路１６-1の動作について説明する。
図５は、図１に示す生成回路１６-1の入力波形、および出力波形を示す波形図である。
【００３５】
図５において、参照符号Ｔは、第１基本パルスＱ０、あるいは第２基本パルスＱ１の周期を表している。期間τ１は、第１パルス信号φ１の立ち上がりから第２パルス信号φ２の立ち下がりまで、および第２パルス信号φ２の立ち上がりから第１パルス信号φ１の立ち下がりまでの期間を示している。
【００３６】
同様に期間τ２は、第２パルス信号φ２の立ち下がりから第３パルス信号φ３の立ち上がりまで、および第３パルス信号φ３の立ち下がりから第２パルス信号φ２の立ち上がりまでの期間を示している。また、期間τ２は、第１パルス信号φ１の立ち下がりから第４パルス信号φ４の立ち上がりまで、および第４パルス信号φ４の立ち下がりから第１パルス信号φ１の立ち上がりまでの期間でもある。
【００３７】
期間τ３は、第３パルス信号φ３、および第４パルス信号φ４が“Ｈ”レベルとなっている期間を示している。
図１に示す生成回路１６-1の構成であると、期間τ１、期間τ２、及び期間τ３の比が（１）式のように設定される。
【００３８】
τ１ ： τ２ ： τ３ ＝ ２ ： １ ： ４ … （１）
図６（ａ）に、第１基本パルスＱ０および第２基本パルスＱ１の周期Ｔが長くなった（周波数が低くなった）例を示し、図６（ｂ）に、第１基本パルスＱ０および第２基本パルスＱ１の周期Ｔが短くなった（周波数が高くなった）例を示す。
【００３９】
この発明の第１の実施例に関わる半導体回路装置によれば、パルス信号φ１〜φ４を生成するために、生成回路１６ -1 内で使用される基本パルスとは周期の異なるパルスを、基本パルスをバイナリカウンタ回路１８ -1 〜１８ -3 によりカウントして発生させるようにした。このようにして発生させたパルスは、基本パルスのカウント数に応じて発生されるから、電源電圧ＶＣＣやトランジスタしきい値Ｖｔｈ、及び温度変化に対する依存性により、発振回路１４ -1 から発振される基本パルスの周波数が変化しても、その変化分と同じ比率で変化する。
【００４０】
従って、図６（ａ）、（ｂ）に示すように、基本パルスの周波数が変化しても、設定された期間τ１、期間τ２、及び期間τ３の比を、基本パルスの周波数の変化に係わらず、常に保つことができる。第１の実施例では、基本パルスＱ０およびＱ１の周波数変化に係わらず、τ１：τ２：τ３＝２：１：４の関係を保つことができる。
【００４１】
次に、チャ−ジポンプ回路について説明する。
図４は、四相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。
【００４２】
図４に示すチャ−ジポンプ回路１２-1は、昇圧の際に、ＭＯＳＦＥＴのしきい値電圧分の電圧降下をなくしたものである。
図４において、参照符号３０-1〜３０-4、参照符号３２-1〜３２-5はＮＭＯＳで、ＶＣＣは電源電圧、ＶＰＰは出力電圧である。また、参照符号３４-1〜３４-5、参照符号３６-1〜３６-4はキャパシタである。
【００４３】
図４に示すチャ−ジポンプ回路１２-1では、ＮＭＯＳ３８-1〜３８-4を加え、図５に示したような四相のパルス信号φ１〜φ４で駆動させることにより、電源電圧ＶＣＣが多少低下しても、所定の値の出力電圧を得られる。
【００４４】
四相のパルス信号φ１〜φ４のうち、第１パルス信号φ１と第２パルス信号φ２、第３パルス信号φ３と第４パルス信号φ４はそれぞれ、互いに半周期ずつずれるように発生されており、これらをチャ−ジポンプ回路１２-1の転送段の一段おきに入力する。このような動作タイミングを用いることにより、チャ−ジポンプ回路の転送効率が高くなり、昇圧時間の短縮を図ることができる。
【００４５】
また、この種のチャ−ジポンプ回路では、第１パルス信号φ１の“Ｈ”レベルと第４パルス信号φ４の“Ｈ”レベルとが重ならないことが望ましく、同様に第２パルス信号φ２の“Ｈ”レベルと第３パルス信号φ３の“Ｈ”レベルとが重ならないことが望ましい。
【００４６】
この点、第１の実施例では、上述したように、パルス信号生成回路１６ -1 内で使用される基本パルスとは周期の異なるパルスは、基本パルスの周波数が変化した場合に、その変化分と同じ比率で変化するから、パルス信号が上記のように重なることがなく、常に正常なパルス信号を発生できる。
【００４７】
次に、この発明の第２の実施例に関わる半導体回路装置について説明する。
図７は、この発明の第２の実施例に関わる半導体回路装置を示す図で、（ａ）図は概略的な構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の構成を示す回路図である。
【００４８】
図７（ａ）に示すように、駆動回路１０-2には初期動作を与えるリセット信号RESET が入力される。駆動回路１０-2はリセット信号RESET を受け、二相のパルス信号φ１、φ２を出力する。これらのパルス信号φ１、φ２は、チャ−ジポンプ回路１２-2に入力される。チャ−ジポンプ回路１２-2は、パルス信号φ１、φ２を受け、電源電圧ＶＣＣを、この電源電圧ＶＣＣよりも高いある電圧ＶＰＰに昇圧する。
【００４９】
次に、駆動回路１０-2について説明する。
図７（ｂ）に示すように、駆動回路１０-2は、基本パルス発振回路１４-2、パルス信号生成回路１６-2とから構成される。そして、生成回路１６-2は、複数のゲ−ト回路４０-1〜４０-5、並びにゲ−ト回路４２-1が直列に接続され、かつゲ−ト回路４２-1の出力をゲ−ト回路４０-1の入力に接続することによってカウンタ回路を構成している。
【００５０】
ゲ−ト回路４０-1〜４０-5、並びに４２-1のゲ−トにはそれぞれ、基本パルスＱ０が供給される。第１パルス信号φ１は、ゲ−ト回路４０-1の出力とゲ−ト回路４０-2の入力との相互接続点から抽出され、第２パルス信号φ２は、ゲ−ト回路４０-4の出力と４０-5の入力との相互接続点から抽出される。
【００５１】
図８は、図７（ｂ）に示すゲ−ト回路の回路図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回路図、（ｂ）図はゲ−ト回路４２の回路図である。
図８（ａ）に示すように、ゲ−ト回路４０-1〜４０-5は、その入力とその出力との間に、ＮＭＯＳとＰＭＯＳとから成るトランスファゲ−ト４４-1〜４４-4を、所定の数だけ直列接続することによって構成されている。基本パルスＱ０は、トランスファゲ−ト４４-1のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-2のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-3のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-4のＮＭＯＳのゲ−トに入力される。さらに基本パルスＱ０は、インバ−タの４６を介して、トランスファゲ−ト４４-1のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-2のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-3のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-4のＰＭＯＳのゲ−トに入力される。
【００５２】
第１出力信号OUT1はトランスファゲ−ト４４-4の出力から抽出され、第２出力信号OUT2はトランスファゲ−ト４４-2の出力から抽出される。
このような構成であると、パルス状の入力信号INに対し、タイミングが半周期遅れたパルス状の第１出力信号OUT1と、タイミングが一周期遅れたパルス状の第２出力信号OUT2とが得られる。
【００５３】
尚、パルス状の入力信号INおよび出力信号OUT1、OUT2のパルス幅（“Ｈ”レベルである期間）はそれぞれ、基本パルスＱ０の１周期となる。
ＮＡＮＤゲ−ト４８-1とインバ−タ５０-1とで構成される回路、およびＮＡＮＤゲ−ト４８-2とインバ−タ５０-2とで構成される回路はそれぞれ、ゲ−ト回路４０-1〜４０-5に初期動作を与える回路であり、この回路にはリセット信号RESET が供給される。
【００５４】
ゲ−ト回路４２-1は、図８（ｂ）に示すように、基本的にゲ−ト回路４０-1〜４０-5と同一の構成である。相違点は、ＮＡＮＤゲ−ト４８-1とインバ−タ５０-1とで構成される回路、およびＮＡＮＤゲ−ト４８-2とインバ−タ５０-2とで構成される回路の接続状態である。即ち、初期動作を与える回路が異なっている。
【００５５】
尚、図７（ｂ）に示す生成回路１６-2では、ゲ−ト回路４０-1〜４０-5、４２-1における出力は、いずれも第１出力OUT1であり、これを次段のゲ−ト回路に接続している。そして、第２出力OUT2は、この例では使用しない。
【００５６】
次に、図７（ｂ）に示すパルス信号生成回路１６-2の動作について説明する。
図９は、図７（ｂ）に示す生成回路１６-2の入力波形、および出力波形を示す図である。
【００５７】
図９に示す期間τ４は、第１パルス信号φ１の立ち下がりから第２パルス信号φ２の立ち上がりまでの期間、および第２パルス信号φ２の立ち下がりから第１パルス信号φ１の立ち上がりまでの期間（図示せず）を示している。
【００５８】
図７（ｂ）に示す生成回路１６-2の構成であると、期間τ４と期間τ５との比が（２）式のように設定される。
【００５９】
τ４ ： τ５ ＝ ２ ： １ … （２）
第２の実施例においても、第１の実施例と同様に、基本パルスＱ０の周期Ｔが変化しても、上記τ４：τ５＝２：１の関係を保つことができる。
【００６０】
また、電源電圧ＶＣＣやトランジスタしきい値Ｖｔｈ、および温度変化に対する依存性を、基本パルス発振回路１４-2と、パルス信号生成回路１６-2とで、ほぼ等しくすることができるため、第１パルス信号φ１と第２パルス信号φ２とが互いに重ならず、常にマッチングのとれたパルス信号を得ることができる。
【００６１】
次に、チャ−ジポンプ回路について説明する。
図10は、二相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。
【００６２】
図10において、参照符号５２-1〜５２-5はＮＭＯＳで、参照符号ＶＣＣは電源電圧、参照符号ＶＰＰは出力電圧である。また、参照符号５４-1〜５４-5はキャパシタである。
【００６３】
図10に示すチャ−ジポンプ回路１２-2では、ＮＭＯＳ５２-2、５２-4を第１パルス信号φ１で駆動させ、ＮＭＯＳ５２-3、５２-5を第２パルス信号φ２で駆動させることにより、電源電圧ＶＣＣを、電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰまで昇圧する。
【００６４】
次に、この発明の第３の実施例に関わる半導体回路装置について説明する。
第３の実施例においては、チャ−ジポンプ回路を駆動させ、接地電位ＶＳＳよりも低い、負のある電圧ＶＢＢを生成する例を挙げて説明することにする。図16には、そのような降圧するチャ−ジポンプ回路の一例が示されている。図16に示されるチャ−ジポンプ回路は、例えばセルフ・サブバイアス回路等に用いられる。
【００６５】
図11は、この発明の第３の実施例に関わる半導体回路装置を示す図で、（ａ）図は概略的な構成を示すブロック図、（ｂ）図は（ａ）図中の駆動回路の基本構成を示すブロック図である。
【００６６】
図11（ａ）に示すように、駆動回路１０-3には、初期動作を与えるリセット信号RESET および入力パルスＣＬＫが入力される。駆動回路１０-3はリセット信号RESET および入力パルスＣＬＫを受け、六相のパルス信号φ１〜φ６を出力する。パルス信号φ１〜φ６は、チャ−ジポンプ回路１２-3に入力される。チャ−ジポンプ回路１２-3は、パルス信号φ１〜φ６を受け、接地電位ＶＳＳを、負のある電圧ＶＢＢまで降圧する。
【００６７】
第３の実施例に関わる装置では、駆動回路１０-3の外部から入力パルスＣＬＫを取り込むようにしている。この場合の入力パルスＣＬＫは、例えばメモリ装置の動作タイミングを測るために生成される内部クロック等で代用することができる。また、入力パルスＣＬＫは、駆動回路中に、新たな発振回路を付加し、第１、第２の実施例のように駆動回路中で、独自に生成するようにしても良い。
【００６８】
次に、駆動回路１０-3について説明する。
図11（ｂ）に示すように、駆動回路１０-3は、基本パルス発振回路１４-3、パルス信号生成回路１６-3とから構成される。
【００６９】
次に、発振回路１４-3について説明する。
図12は、図11（ｂ）に示す発振回路１４-3の回路図である。
図12に示すように、発振回路１４-3は、ゲ−ト回路４０-6〜４０-14 、並びに４２-2が直列に接続され、かつゲ−ト回路４２-2の出力をゲ−ト回路４０-6の入力に接続されて構成されている。これによって、発振回路１４-3はカウンタ回路を構成している。
【００７０】
尚、ゲ−ト回路４０-6〜４０-14 の回路構成は、図８（ａ）に示したゲ−ト回路と同じであり、また、ゲ−ト回路４２-2の回路構成は、図８（ｂ）に示したゲ−ト回路と同じである。
【００７１】
ゲ−ト回路４０-6〜４０-14 、並びに４２-2のゲ−トにはそれぞれ、入力パルスＣＬＫが供給される。第１基本パルスＱ０は、ゲ−ト回路４０-6の第２出力OUT2より抽出され、第２基本パルスＱ１は、ゲ−ト回路４０-6の出力とゲ−ト４０-7の入力との相互接続点（ゲ−ト回路４０-6の第１出力OUT1）から抽出される。以下同様にして、第３基本パルスＱ２はゲ−ト回路４０-7の第２出力OUT2から、第４基本パルスＱ３はゲ−ト回路４０-7の第１出力OUT1から、第５基本パルスＱ４はゲ−ト回路４０-8の第２出力OUT2から、第６基本パルスＱ５はゲ−ト回路４０-8の第１出力OUT1から、…、第19基本パルスＱ18はゲ−ト回路４２-2の第２出力OUT2から、第20基本パルスＱ19はゲ−ト回路４２-2の第１出力OUT1からそれぞれ、抽出される。
【００７２】
次に、図12に示す発振回路の動作について説明する。
図14は、図12に示す発振回路１４-3の入力波形、および出力波形を示す図である。
【００７３】
図14に示すように、発振回路１４-3は、基本パルスＱ０〜Ｑ19をそれぞれ、入力パルスＣＬＫに対して半周期ずつ遅れるようにして発振する。
次に、生成回路１６-3について説明する。
【００７４】
図13は、図11（ｂ）に示す生成回路１６-3の回路図である。
図13に示すように、生成回路１６-3は、発振回路１４-3から発振された基本パルスＱ０〜Ｑ19のうち、Ｑ１、Ｑ２、Ｑ４、Ｑ５、Ｑ８、Ｑ９、Ｑ11、Ｑ12、Ｑ14、Ｑ15、Ｑ18、およびＱ19の１２本を受ける。
【００７５】
まず、第10基本パルスＱ９は、第１ＮＯＲゲ−ト５６-1の第１入力に入力される。第３基本パルスＱ２は、第２ＮＯＲゲ−ト５６-2の第１入力に入力される。第２ＮＯＲゲ−ト５６-2の出力は、第１ＮＯＲゲ−ト５６-1の第２入力に接続される。第１ＮＯＲゲ−ト５６-1の出力は第２ＮＯＲゲ−ト５６-2の第２入力に接続されるとともに、第１インバ−タ５８-1の入力に接続される。第１インバ−タ５８-1の出力は第１パルス信号φ１となる。
【００７６】
第５基本パルスＱ４は、第３ＮＯＲゲ−ト５６-3の第１入力に入力される。第６基本パルスＱ５は、第３ＮＯＲゲ−ト５６-3の第２入力に入力され、第３ＮＯＲゲ−ト５６-3の出力は第２パルス信号φ２となる。
【００７７】
第２基本パルスＱ１は、第４ＮＯＲゲ−ト５６-4の第１入力に入力される。第９基本パルスＱ８は、第４ＮＯＲゲ−ト５６-4の第２入力に入力され、第４ＮＯＲゲ−ト５６-3の出力は第３パルス信号φ３となる。
【００７８】
第20基本パルスＱ19は、第５ＮＯＲゲ−ト５６-5の第１入力に入力される。第13基本パルスＱ12は、第６ＮＯＲゲ−ト５６-6の第１入力に入力される。第６ＮＯＲゲ−ト５６-6の出力は、第５ＮＯＲゲ−ト５６-5の第２入力に接続される。第５ＮＯＲゲ−ト５６-5の出力は第６ＮＯＲゲ−ト５６-6の第２入力に接続されるとともに、第２インバ−タ５８-2の入力に接続される。第２インバ−タ５８-2の出力は第４パルス信号φ４となる。
【００７９】
第15基本パルスＱ14は、第７ＮＯＲゲ−ト５６-7の第１入力に入力される。第16基本パルスＱ15は、第７ＮＯＲゲ−ト５６-7の第２入力に入力され、第７ＮＯＲゲ−ト５６-7の出力は第５パルス信号φ５となる。
【００８０】
第12基本パルスＱ11は、第８ＮＯＲゲ−ト５６-8の第１入力に入力される。第19基本パルスＱ18は、第８ＮＯＲゲ−ト５６-8の第２入力に入力され、第８ＮＯＲゲ−ト５６-8の出力は第６パルス信号φ６となる。
【００８１】
次に、図13に示す生成回路の動作について説明する。
図15は、図13に示す生成回路１６-3の出力波形を示す図である。
図15に示す期間τ６は、第２パルスφ２が“Ｌ”レベルとなっている期間、あるいは第５パルスφ５が“Ｌ”レベルとなっている期間を示している。
【００８２】
また、期間τ７は、第３パルスφ３の立ち上がりから第２パルスφ２の立ち下がりまでの期間、および第２パルスφ２の立ち上がりから第３パルスφ３の立ち下がりまでの期間を示している。さらに期間τ７は、第６パルスφ６の立ち上がりから第５パルスφ５の立ち下がりまでの期間、および第５パルスφ５の立ち上がりから第６パルスφ６の立ち下がりまでの期間を示している。
【００８３】
また、期間τ８は、第１パルスφ１の立ち下がりから第３パルスφ３の立ち上がりまでの期間、および第３パルスφ２の立ち下がりから第１パルスφ１の立ち上がりまでの期間を示している。さらに期間τ８は、第４パルスφ４の立ち下がりから第６パルスφ６の立ち上がりまでの期間、および第６パルスφ６の立ち下がりから第４パルスφ４の立ち上がりまでの期間を示している。
【００８４】
また、期間τ９は、第１パルスφ１の立ち上がりから第３パルスφ３の立ち上がりまでの期間、および第３パルスφ３の立ち下がりから第１パルスφ１の立ち下がりまでの期間を示している。さらに期間τ９は、第６パルスφ６の立ち下がりから第４パルスφ４の立ち下がりまでの期間、および第４パルスφ４の立ち上がりから第６パルスφ６の立ち上りまでの期間を示している。
【００８５】
また、期間τ10は、第３パルスφ３の立ち上がりから第６パルスφ６の立ち下がりまでの期間、および第６パルスφ６の立ち上がりから第３パルスφ３の立ち下がりまでの期間を示している。
【００８６】
第３の実施例においても、第１、第２の実施例と同様に、基本パルスの周期が変化しても、図15に示したような期間τ６〜τ１０の比が変化しない。
【００８７】
次に、チャ−ジポンプ回路について説明する。
図16は、六相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。上述したように、図16に示されるチャ−ジポンプ回路は、負のある電圧ＶＢＢを生成するものである。
【００８８】
図16において、参照符号６０-1〜６０-10 はＰＭＯＳで、参照符号ＶＳＳは接地電位、参照符号ＶＢＢは負の出力電圧である。また、参照符号６２-1〜６２-6はキャパシタである。
【００８９】
尚、図16に示した回路状態で、接地電位ＶＳＳを、電源電圧ＶＣＣに置き換え、ＰＭＯＳ６０-1〜６０-10 を全てＮＭＯＳとし、図15に示したパルス信号φ１〜φ６の出力波形を全て逆相（“Ｈ”レベルの期間を全て“Ｌ”レベルの期間とし、一方、“Ｌ”レベルの期間を全て“Ｈ”レベルの期間とする）とすると、電源電圧ＶＣＣよりも高い、正のある出力電圧ＶＰＰが得られるチャ−ジポンプ回路となる。
【００９０】
次に、この発明の第４の実施例に関わる半導体回路装置について説明する。
第４の実施例は、基本的に、第３の実施例に準ずるもので、その概略的な構成を示すブロックは、図11（ａ）および（ｂ）により表すことができる。
【００９１】
まず、基本パルス発振回路について説明する。
図17は、発振回路の回路図である。図17に示す発振回路１４-4は、図11（ｂ）に示す発振回路１４-3のブロックに当てはめることができる。
【００９２】
図17に示すように、発振回路１４-4は、ゲ−ト回路４０-15 〜４０-18 、並びに４２-3が直列に接続され、かつゲ−ト回路４２-3の出力をゲ−ト回路４０-15 の入力に接続されて構成される。これによって、発振回路１４-4はカウンタ回路を構成する。
【００９３】
尚、ゲ−ト回路４０-15 〜４０-18 の回路構成は、図８（ａ）に示した回路と同じであり、また、ゲ−ト回路４２-3の回路構成は、図８（ｂ）に示した回路と同じである。
【００９４】
ゲ−ト回路４０-15 〜４０-18 、並びに４２-3のゲ−トにはそれぞれ、入力パルスＣＬＫが供給される。第１基本パルスＱ０は、ゲ−ト回路４０-15 の第２出力OUT2より抽出され、第２基本パルスＱ１は、ゲ−ト回路４０-15 の出力とゲ−ト回路４０-16 の入力との相互接続点（ゲ−ト回路４０-15 の第１出力OUT1）から抽出される。以下同様にして、第３基本パルスＱ２はゲ−ト回路４０-16 の第２出力OUT2から、第４基本パルスＱ３はゲ−ト回路４０-16 の第１出力OUT1から、第５基本パルスＱ４はゲ−ト回路４０-17 の第２出力OUT2から、第６基本パルスＱ５はゲ−ト回路４０-17 の第１出力OUT1から、…、第９基本パルスＱ８はゲ−ト回路４２-3の第２出力OUT2から、第10基本パルスＱ９はゲ−ト回路４２-3の第１出力OUT1からそれぞれ、抽出される。
【００９５】
次に、図17に示す発振回路１４-4の動作について説明する。
図19は、図17に示す発振回路１４-4の入力波形、および出力波形を示す図である。
【００９６】
図19に示すように、発振回路１４-4は、基本パルスＱ０〜Ｑ９をそれぞれ、入力パルスＣＬＫに対して半周期ずつ遅れるようにして発振する。
次に、パルス信号生成回路について説明する。
【００９７】
図18は、生成回路の回路図である。図18に示す生成回路１６-4は、図11（ｂ）に示す生成回路１６-3のブロックに当てはめることができる。
図18に示すように、生成回路１６-3は、発振回路１４-4から発振された基本パルスＱ０〜Ｑ９のうち、Ｑ０、Ｑ１、Ｑ４、Ｑ５、Ｑ８およびＱ９の６本を受ける。
【００９８】
まず、第１基本パルスＱ０は、第１ＮＯＲゲ−ト６４-1の第１入力に入力される。第10基本パルスＱ９は、第１ＮＯＲゲ−ト６４-1の第２入力に入力される。第１ＮＯＲゲ−ト６４-1の出力は、第１ＮＡＮＤゲ−ト６６-1の第１入力に接続されるとともに、第１バイナリカウンタ１８-4の入力、および第２ＮＡＮＤゲ−ト６６-2の第１入力に接続される。第１バイナリカウンタ１８-4の出力は第１インバ−タ６８-1の入力に接続されるとともに、第２ＮＡＮＤゲ−ト６６-2の第２入力に接続される。第１インバ−タ６８-1の出力は第１ＮＡＮＤゲ−ト６６-1の第２入力に接続される。第１ＮＡＮＤゲ−ト６６-1の出力は第１パルス信号φ１となるとともに、第３ＮＡＮＤゲ−ト６６-3の第１入力に接続される。また、第２ＮＡＮＤゲ−ト６６-2の出力は第４パルス信号φ４となるとともに、第４ＮＡＮＤゲ−ト６６-4の第１入力に接続される。
【００９９】
第５基本パルスＱ４は、第２ＮＯＲゲ−ト６４-2の第１入力に入力される。第６基本パルスＱ５は、第２ＮＯＲゲ−ト６４-2の第２入力に入力される。第２ＮＯＲゲ−ト６４-2の出力は第２インバ−タ６８-2の入力に接続される。第２インバ−タ６８-2の出力は第３ＮＡＮＤゲ−ト６６-3の第２入力に接続されるとともに、第４ＮＡＮＤゲ−ト６６-4の第２入力に接続される。第３ＮＡＮＤゲ−ト６６-3の出力は第５パルス信号φ５となる。また、第４ＮＡＮＤゲ−ト６６-4の出力は第２パルス信号φ２となる。
【０１００】
第２基本パルスＱ１は、第５ＮＡＮＤゲ−ト６６-5の第１入力に接続されるとともに、第２バイナリカウンタ１８-5の入力、および第６ＮＡＮＤゲ−ト６６-6の第１入力に接続される。第２バイナリカウンタ１８-5の出力は第３インバ−タ６８-3の入力に接続されるとともに、第６ＮＡＮＤゲ−ト６６-6の第２入力に接続される。第３インバ−タ６８-3の出力は第５ＮＡＮＤゲ−ト６６-5の第２入力に接続される。
【０１０１】
第９基本パルスＱ８は、第７ＮＡＮＤゲ−ト６６-7の第１入力に接続されるとともに、第３バイナリカウンタ１８-6の入力、および第８ＮＡＮＤゲ−ト６６-8の第１入力に接続される。第３バイナリカウンタ１８-6の出力は第４インバ−タ６８-4の入力に接続されるとともに、第８ＮＡＮＤゲ−ト６６-8の第２入力に接続される。第４インバ−タ６８-4の出力は第７ＮＡＮＤゲ−ト６６-7の第２入力に接続される。
【０１０２】
第５ＮＡＮＤゲ−ト６６-5の出力は、第９ＮＡＮＤゲ−ト６６-9の第１入力に接続される。第６ＮＡＮＤゲ−ト６６-6の出力は、第10ＮＡＮＤゲ−ト６６-10 の第１入力に接続される。第７ＮＡＮＤゲ−ト６６-7の出力は、第９ＮＡＮＤゲ−ト６６-9の第２入力に接続される。第８ＮＡＮＤゲ−ト６６-8の出力は、第10ＮＡＮＤゲ−ト６６-10 の第２入力に接続される。
【０１０３】
第９ＮＡＮＤゲ−ト６６-9の出力は、第５インバ−タ６８-5の入力に接続される。第５インバ−タ６８-5の出力は、第３パルス信号φ３となる。第10ＮＡＮＤゲ−ト６６-10 の出力は、第６インバ−タ６８-6の入力に接続される。第６インバ−タ６８-6の出力は、第６パルス信号φ６となる。
【０１０４】
尚、バイナリカウンタ１８-4〜１８-6の回路構成は、図２に示したバイナリカウンタと同じである。
次に、図18に示す生成回路の動作について説明する。
【０１０５】
図18に示す生成回路１６-4の出力波形は、基本的に、図13に示した生成回路１６-3と同じであり、その概略的な出力波形は、図15により表すことができる。
第４の実施例においても、第１〜第３の実施例と同様に、基本パルスの周期が変化しても、図15に示したような期間τ６〜τ１０の比が変化しない。
【０１０６】
従って、第１パルス信号φ１と第４パルス信号φ４、第２パルス信号φ２と第３パルス信号φ３、第５パルス信号φ５と第６パルス信号φ６とが互いに重ならず、マッチングのとれたパルス信号を得ることができる。
【０１０７】
次に、この発明に係わる半導体回路装置を、ＥＰＲＯＭ、ＥＥＰＲＯＭ、一括消去型ＥＥＰＲＯＭ、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体メモリに用いた例について説明する。
【０１０８】
図20は、この発明に係わる半導体回路装置を搭載した不揮発性半導体メモリの概略的な一構成を示すブロック図である。
図20に示すように、基本パルス発振回路１４およびパルス信号生成回路１６で構成された駆動回路１０は、駆動用パルス信号φ１〜φｎを、チャ−ジポンプ回路１２に供給する。また、メモリセルアレイ７０、カラムデコ−ダ７２およびロウデコ−ダ７４をそれぞれ主要な構成とするメモリ部が設けられている。チャ−ジポンプ回路１２はパルス信号φ１〜φｎを受けることにより駆動され、例えばロウデコ−ダ７４に、昇圧電圧ＶＰＰを供給する。
【０１０９】
尚、図20に示すブロックは一例であって、その他、様々なブロック構成が可能である。
次に、この発明の第５の実施例に関わる半導体回路装置について説明する。
【０１１０】
図21は、この発明の第５の実施例に関わる半導体回路装置の概略的な構成を示すブロック図である。
図21に示すように、第５の実施例に関わる半導体回路装置は、第１〜第４の実施例において説明したような駆動回路１０を備え、かつ昇圧電圧ＶＰＰのレベルを検知し、この検知内容に基づく検知信号Ｋを、基本パルス発振回路１４-5にフィ−ドバックする検知回路７６を、さらに備えたものである。
【０１１１】
ここで、検知信号Ｋは、昇圧電圧ＶＰＰのレベルが所定値よりも低い時、基本パルスＱ０〜Ｑｎの周波数を高め、昇圧電圧ＶＰＰのレベルが所定値に達した時、基本パルスＱ０〜Ｑｎの周波数を低める働きを持つ。
【０１１２】
次に、発振回路１４-5について説明する。
図22は、図21に示す発振回路１４-5の回路図である。
図22に示すように、発振回路１４-5は、第１入力にリセット信号RESET が入力されるＮＡＮＤゲ−ト７８、ＮＡＮＤゲ−ト７８の出力〜ＮＡＮＤゲ−ト７８の第２入力間に、インバ−タ８２-1〜８２-4とゲ−ト回路８０-1〜８０-5とを、交互に直列に接続した回路より構成されている。
【０１１３】
次に、ゲ−ト回路８０-1〜８０-5について説明する。
図23は、図22に示すゲ−ト回路８０-1〜８０-5の回路図である。
図23に示すように、ゲ−ト回路８０-1〜８０-5は、ＮＭＯＳとＰＭＯＳとでなるトランスファゲ−ト８４-1〜８４-3を含む。トランスファゲ−ト８４-1は、トランスファゲ−ト８４-2と直列に接続されるともに、これらトランスファゲ−ト８４-1と８４-2とは、入力と出力との間に直列に挿設される。トランスファゲ−ト８４-3は、入力と出力との間に、トランスファゲ−ト８４-1および８４-2に対して並列に挿設される。検知信号Ｋは、トランスファゲ−ト８４-1のＮＭＯＳのゲ−ト、トランスファゲ−ト８４-2のＮＭＯＳのゲ−ト、並びにトランスファゲ−ト８４-3のＰＭＯＳのゲ−トに入力される。また、検知信号Ｋは、インバ−タ８６-1を介してから、トランスファゲ−ト８４-1のＰＭＯＳのゲ−ト、トランスファゲ−ト８４-2のＰＭＯＳのゲ−ト、並びにトランスファゲ−ト８４-3のＮＭＯＳのゲ−トに入力される。
【０１１４】
図22に示されるゲ−ト回路８０-1では、その入力信号INがＮＡＮＤゲ−ト７８の出力であり、一方、その出力信号OUT をインバ−タ８２-1の入力に供給する。以下、同様にゲ−ト回路８０-2における入力信号INはインバ−タ８２-1の出力であり、その出力信号OUT をインバ−タ８２-2の入力に供給し、…、ゲ−ト回路８０-5における入力信号INはインバ−タ８２-4の出力であり、その出力信号OUT を基本パルスＱ０とするとともに、ＮＡＮＤゲ−ト７８の第２入力に供給する。
【０１１５】
上記の構成を有する発振回路１４-5であると、検知信号Ｋが“Ｌ”レベルの時、トランスファゲ−ト８４-3が導通するため、短周期（高周波数）で基本パルスＱ０を発振し、一方、検知信号Ｋが“Ｈ”レベルの時、トランスファゲ−ト８４-1および８４-2の二つが導通するため、長周期（低周波数）で基本パルスＱ０を発振する。
【０１１６】
次に、検知回路７６について説明する。
図24は、図21に示す検知回路７６の回路図である。
図24に示すように、ドレインとゲ−トとを短絡したＮＭＯＳ８８-1〜８８-4が直列に接続され、その一端となるＮＭＯＳ８８-1のドレインは、さらに電圧ＶＰＰが印加される昇圧線９０に接続される。また、その他端となるＮＭＯＳ８８-4のソ−スは、デプレッション型のＮＭＯＳ９２-1のドレインに接続される。ＮＭＯＳ９２-2のソ−スは、デプレッション型のＮＭＯＳ９２-2のドレインに接続される。ＮＭＯＳ９２-1とＮＭＯＳ９２-2との相互接続点は、インバ−タ９４-1の入力に接続され、その出力はインバ−タ９４-2の入力に接続される。インバ−タ９４-2の出力は、検知信号Ｋとなる。
【０１１７】
上記の構成を有する検知回路７６であると、昇圧線９０の電位が所定のレベル以下の時、“Ｌ”レベルの検知信号Ｋを出力する。そして、上記の発振回路１４-5から基本パルスＱ０を短周期（高周波数）で発振させる。
【０１１８】
また、昇圧線９０の電位が所定のレベルに達した時、検知回路７６は、“Ｈ”レベルの検知信号Ｋを出力する。そして、上記の発振回路１４-5から基本パルスＱ０を長周期（低周波数）で発振させる。
【０１１９】
次に、第５の実施例に関わる半導体回路装置の動作について説明する。
図25（ａ）は、第５の実施例に関わる半導体回路装置が具備する駆動回路の入力波形、出力波形を示す波形図である。
【０１２０】
図25（ａ）に示すように、検知信号Ｋが“Ｌ”レベルの間、基本パルスＱ０は高い周波数で出力される。基本パルスＱ０が高周波の間、パルス信号φ１、φ２も高い周波数で出力され、チャ−ジポンプ回路が高周波のパルス信号で駆動される。
【０１２１】
さらにチャ−ジポンプ回路の出力電圧ＶＰＰが所定の電位レベルに達すると、検知信号Ｋは“Ｈ”レベルとなり、そして、基本パルスＱ０の周波数が低くされる。基本パルスＱ０が低周波の間、パルス信号φ１、φ２が低い周波数で出力され、チャ−ジポンプ回路は低周波のパルス信号で駆動される。
【０１２２】
上記のように、この発明に係わる半導体回路装置では、基本パルスＱ０の周波数を変化させても、パルス信号φ１、φ２が、基本パルスＱ０の変化分と同じ比率で変化するようにできるから、基本パルスＱ０が高周波、あるいは低周波いずれの期間においても、チャージポンプ回路が誤動作することはない。
【０１２３】
尚、基本パルスＱ０の周波数を高め、駆動用のパルス信号φ１、φ２の周波数を高めることによる利点は、チャ−ジポンプ回路の昇圧能力が向上することである。即ち、チャ−ジポンプ回路を、高周波のパルス信号で駆動させることによって、出力電圧ＶＰＰが所定の電位レベルに達するまでの時間ｔを短縮でき、装置の動作の高速化に寄与する。
【０１２４】
さらに、出力電圧ＶＰＰが所定の電位レベルに達した後、基本パルスＱ０の周波数を低め、パルス信号φ１、φ２の周波数を低めることによる利点は、消費電力が低減することである。
【０１２５】
このようにパルス信号φ１、φ２の周波数を、上記のようなタイミングで適宜、調節することによって、動作の高速化と、消費電力の低減化とを、同時に達成することができる。
【０１２６】
尚、図25（ｂ）に、パルス信号φ１、φ２の周波数を変化させない場合の波形図を、比較例として示しておく。
上記各実施例により説明した、この発明によれば、チャ−ジポンプ回路１２を駆動するための複数のパルス信号φ１〜φｎを、カウンタ回路が用いられた駆動回路１０により生成する。
【０１２７】
例えば第１、第２の実施例により説明した回路装置では、パルス信号生成回路１６-1〜１６-2にカウンタ回路を用いる。そして、生成回路１６-1〜１６-2はそれぞれ、基本パルス発振回路１４により発せられた基本パルスＱ０をカウントし、カウントすることにより得られた信号を論理合成して、パルス信号φ１〜φｎを得る。このため、基本パルスＱ０の周波数が変化しても、パルス信号φ１〜φｎは、基本パルスＱ０の変化分と同じ比率で変化する。このため、パルス信号φ１〜φｎのマッチングがくずれ、チャージポンプ回路が正常に動作しなくなる、という事態を解消できる。
【０１２９】
また、例えば第３の実施例により説明した回路装置では、入力パルスＣＬＫの供給を受ける基本パルス発振回路１４-3にカウンタ回路を用いている。このようにしても、上記と同様な効果を得ることができる。
【０１３０】
さらに、例えば第４の実施例により説明した回路装置では、基本パルス発振回路１４-4、およびパルス信号生成回路１６-4にそれぞれ、カウンタ回路を用いている。このようにしても、上記と同様な効果を得ることができる。
【０１３１】
また、第１〜第４の実施例により説明した回路装置では、基本パルスＱ０〜Ｑｎや、入力パルスＣＬＫの周波数が変化しても誤動作しないことから、例えば第５の実施例のように出力電圧のレベルを検知し、検知した出力電圧のレベルに応じて駆動回路１０-5が発するパルス信号φ１〜φｎの周波数を変化させることが可能となる。
【０１３２】
そして、第５の実施例により説明した回路装置では、検知した出力電圧のレベルに応じて駆動回路１０-5が発するパルス信号φ１〜φｎの周波数を変化させることで、動作の高速化と、消費電力の低減化とを、同時に達成することができる。
【０１３３】
【発明の効果】
以上説明したように、この発明によれば、条件が変化しても、正常なパルス信号を生成できるパルス信号生成回路を備え、チャージポンプ回路を正常に動作させることができる半導体回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に関わる半導体回路装置が具備する駆動回路の回路図。
【図２】図２は図１に示すカウンタ回路の回路図。
【図３】図３はこの発明の第１の実施例に関わる半導体回路装置の概略構成を示すブロック図。
【図４】図４は四相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図５】図５は図１に示す生成回路の動作を表す波形図。
【図６】図６はこの発明の効果を説明するための図で、（ａ）は基本パルスが長周期となった場合の波形図、（ｂ）は基本パルスが短周期となった場合の波形図。
【図７】図７はこの発明の第２の実施例に関わる半導体回路装置を説明するための図で、（ａ）図はその概略構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の回路図。
【図８】図８は図７（ｂ）に示すゲ−ト回路を説明するための図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回路図、（ｂ）図はゲ−ト回路４２-1の回路図。
【図９】図９は図７（ｂ）に示す生成回路の動作を表す波形図。
【図１０】図10は二相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図１１】図11はこの発明の第３の実施例に関わる半導体回路装置を説明するための図で、（ａ）図はその概略構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の基本構成を示すブロック図。
【図１２】図12は図11（ｂ）に示す発振回路の回路図。
【図１３】図13は図11（ｂ）に示す生成回路の回路図。
【図１４】図14は図11（ｂ）に示す発振回路の動作を表す波形図。
【図１５】図15は図11（ｂ）に示す生成回路の動作を表す波形図。
【図１６】図16は六相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図１７】図17はこの発明の第４の実施例に関わる半導体回路装置が具備する発振回路の回路図。
【図１８】図18はこの発明の第４の実施例に関わる半導体回路装置が具備する生成回路の回路図。
【図１９】図19は図17に示す発振回路の動作を表す波形図。
【図２０】図20はこの発明に関わる半導体回路装置を搭載した不揮発性半導体メモリの一例を示すブロック図。
【図２１】図21はこの発明の第５の実施例に関わる半導体回路装置の概略構成を示すブロック図。
【図２２】図22は図21に示す発振回路の回路図。
【図２３】図23は図22に示すゲ−ト回路の回路図。
【図２４】図24は図21に示す検知回路の回路図。
【図２５】図25はこの発明の第５の実施例に関わる半導体回路装置の動作を説明するための図で、（ａ）図は第５の実施例に関わる半導体回路装置の波形図、（ｂ）は比較例で基本パルスの周波数を変化させない場合の波形図。
【図２６】図26は従来の半導体回路装置のブロック図。
【図２７】図27は図26に示す駆動回路の回路図。
【図２８】図28は図27に示す生成回路の動作を表す波形図。
【図２９】図29はパルス信号のマッチングのくずれの一例を示す図で、（ａ）は基本パルスが長周期となった場合の波形図、（ｂ）は基本パルスが短周期となった場合の波形図、（ｃ）は基本パルスが極短周期となった場合の波形図。
【符号の説明】
１０，１０-1〜１０-3…駆動回路、１２，１２-1〜１２-3…チャ−ジポンプ回路、１４，１４-1〜１４-5…基本パルス発振回路、１６，１６-1〜１６-5…パルス信号生成回路、１８-1〜１８-6…バイナリカウンタ、４０-1〜４０-18 …ゲ−ト回路、４２-1〜４２-3…ゲ−ト回路、７６…検知回路、８０-1〜８０-5…ゲ−ト回路。
【産業上の利用分野】
この発明は半導体回路装置に係わり、特にチャージポンプ回路を駆動させるためのパルス信号を生成するパルス信号生成回路を有する半導体回路装置に関する。
【０００２】
【従来の技術】
従来、電位を正に昇圧する、あるいは負に昇圧する回路装置として、チャ−ジポンプ回路が良く知られている。チャ−ジポンプ回路は、ＥＥＰＲＯＭ等に用いられており、例えば電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰ、あるいは接地電位ＶＳＳよりも低い、負のある電圧ＶＢＢの生成等に使用されている。
【０００３】
通常、チャ−ジポンプ回路は、互いに位相の異なったパルス信号により、駆動される。
図26は、そのようなパルス信号を発生して、チャ−ジポンプ回路を駆動させる駆動回路の従来例を示すブロック図である。
【０００４】
図26に示すように、駆動回路１００には初期動作を与えるリセット信号RESET が入力される。駆動回路１００はリセット信号RESET を受け、二相のパルス信号φ１、φ２を出力する。これらのパルス信号φ１、φ２は、チャ−ジポンプ回路１０２に入力される。チャ−ジポンプ回路１０２は、パルス信号φ１、φ２を受け、電源電圧ＶＣＣを、電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰに昇圧する。
【０００５】
図27は、図26に示す駆動回路の回路図である。
駆動回路１００は、基本パルス発振回路１０４、パルス信号生成回路１０６とから構成される。生成回路１０６は、遅延回路１０８、および論理を合成するための各種の論理ゲ−トから構成される。
【０００６】
まず、発振回路１０４は、リセット信号RESET を受けることにより、基本パルスＱを発生する。この基本パルスＱは生成回路１０６に入力される。基本パルスＱは、生成回路１０６内で、ＮＡＮＤゲ−ト１１０の第１入力、およびＮＯＲゲ−ト１１２の第１入力に直接に入力される。また、遅延回路１０８を介して、ＮＡＮＤゲ−ト１１０の第２入力、およびＮＯＲゲ−ト１１２の第２入力に入力される。ＮＯＲゲ−ト１１２の出力は、第１パルスφ１となり、ＮＡＮＤゲ−ト１１０の出力はインバ−タ１１４を介してから、第２パルスφ２となる。
【０００７】
図28は、図27に示す生成回路１０６の入力波形、および出力波形を示す波形図である。
図28に示すように、基本パルスＱが“Ｌ”レベルから“Ｈ”レベルとなった時刻（本明細書では、以下、立ち上がりという）に、第１パルスφ１が“Ｈ”レベルから“Ｌ”レベル（本明細書では、以下、立ち下がりという）となる。この時刻から所定時間τだけ遅れて、第２パルスφ２が立ち上がる。第２パルスφ２は、基本パルスＱが立ち下がった時刻に立ち下がる。この時刻から所定時間τだけ遅れて、第１パルスφ１が立ち上がり、第１パルスφ１は、基本パルスＱが立ち上がる時刻に立ち下がる。
【０００８】
ところで、半導体集積回路では、集積回路を構成するトランジスタや抵抗、およびキャパシタといった各素子の特性に、電源電圧や温度、および製造中の加工ばらつきによる依存性がある。このため、各素子の組み合わせ構成によっては、上記依存性による回路特性に、差が生ずる。
【０００９】
図27に示すような駆動回路１００では、パルス信号φ１、φ２を生成するために、発振回路１０４、遅延回路１０８を組み合わせている。特に遅延回路１０８は、直列に接続されたインバ−タ１１６、１１８から構成される。発振回路１０４における上記依存性と、遅延回路１０８のそれとには違いがある。この違いにより、回路特性に影響を及ぼす度合いにはそれぞれ、差が生じている。結果、発振回路１０４と遅延回路１０８とによって生成される各パルス信号のマッチングがくずれやすい。
【００１０】
図29（ａ）〜（ｃ）は、パルス信号のマッチングのくずれの一例を示す図である。
図29（ａ）は、基本パルスＱの周期Ｔが長くなった（周波数が低くなった）例を示している。この時には、パルスφ１、φ２の“Ｈ”レベル出力期間が長くなり、一方、遅延時間τは相対的に短くなる。このため、遅延時間にマ−ジンがなくなり、他の回路の特性変動、例えば論理合成のためのゲ−ト特性の変動等を加味すると、パルスφ１、φ２が互いにオ−バ−ラップすることも考えられる。パルスφ１、φ２が互いにオ−バ−ラップすると、チャ−ジポンプ回路１０２の電荷転送効率が低下する。
【００１１】
また、パルスφ１、φ２が互いにオ−バ−ラップしなくても、発振回路１０４の周波数の低下に伴って、パルスφ１、φ２の周波数も低くなるため、チャ−ジポンプ回路１０２の動作が緩慢となり、昇圧能力が低下する。この問題を解消するには、チャ−ジポンプ回路１０２のキャパシタの容量を大きくしておけばよいが、それは回路パタ−ンの面積増大を招き、集積度を低下させる。
【００１２】
図29（ｂ）は基本パルスＱの周期Ｔが短くなった（周波数が高くなった）例を示している。この時には、上記と逆にパルスφ１、φ２の“Ｈ”レベル出力期間が短くなり、一方、遅延時間τは相対的に長くなる。基本パルスＱの周波数がさらに高くなり、遅延時間τが基本パルスＱの半周期以上となると、図29（ｃ）に示すように、生成回路１０６が、パルスφ１、φ２をほとんど発しなくなる。
【００１３】
以上のように、従来の駆動回路装置を備えた半導体回路装置では、条件の変化により、パルス信号のマッチングがくずれ、目的と異なるパルス波形パタ−ンが発生し、チャ−ジポンプ回路１０２が正常に動作しなくなる、という問題を抱えている。
【００１４】
【発明が解決しようとする課題】
この発明は上記の点に鑑み為されたもので、その目的は、条件が変化しても、正常なパルス信号を生成できるパルス信号生成回路を備え、チャージポンプ回路を正常に動作させることができる半導体回路装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体回路装置は、基本パルスを発振する基本パルス発振回路と、前記基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路とを具備し、前記チャージポンプ回路は、複数の転送段と、これら転送段各々に一方電極を接続し、前記互いに位相が異なる複数のパルス信号の一つを他方電極に直接に受ける複数のキャパシタを有し、前記互いに位相が異なる複数のパルス信号を用いて、前記複数の転送段に容量結合を生じさせながらチャージを転送し、前記ある電位を、このある電位とは異なる電位に変換し、前記パルス信号生成回路は、論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成することを特徴とする。
【００１７】
【作用】
上記半導体回路装置では、互いに位相の異なる複数のパルス信号を生成するためにパルス信号生成回路内で使用される基本パルスとは周期の異なるパルスを、基本パルスをカウンタ回路によりカウントして発生させるようにした。このようにして発生させたパルスは、基本パルスのカウント数に応じて発生されるから、基本パルスの周波数が変化した場合でも、基本パルスの周波数の変化分と同じ比率で変化する。このため、条件が変化、即ち、基本パルスの周波数が変化しても、パルス信号生成回路は、正常なパルス信号を生成できる。
【００１９】
従って、条件が変化しても、従来のようにパルス信号のマッチングがくずれ、目的と異なるパルス波形パタ−ンが発生したりせず、常に正常なパルスを発することができる。
【００２０】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。この説明において全図にわたり共通の部分には共通の参照符号を付すことで重複する説明を避けることにする。
【００２１】
図１は、この発明の第１の実施例に関わる半導体回路装置が具備する駆動回路の構成を示す回路図、図２は、図１に示すカウンタ回路の構成を示す回路図、図３は、この発明の第１の実施例に関わる半導体回路装置の概略的な構成を示すブロック図である。
【００２２】
まず、第１の実施例に関わる半導体回路装置の概略構成から説明する。
図３に示すように、駆動回路１０-1には初期動作を与えるリセット信号RESET が入力される。駆動回路１０-1はリセット信号RESET を受け、四相のパルス信号φ１、φ２、φ３、およびφ４を出力する。これらのパルス信号φ１〜φ４は、チャ−ジポンプ回路１２-1に入力される。チャ−ジポンプ回路１２-1は、パルス信号φ１〜φ４を受け、電源電圧ＶＣＣを、この電源電圧ＶＣＣよりも高いある電圧ＶＰＰに昇圧する。
【００２３】
次に、第１の実施例に関わる半導体回路装置が具備する駆動回路１０-1について説明する。
図１に示すように、駆動回路１０-1は、基本パルス発振回路１４-1、パルス信号生成回路１６-1とから構成される。そして、生成回路１６-1は、バイナリカウンタ回路１８-1、１８-2、１８-3、および論理を合成するための各種論理ゲ−トとから構成される。
【００２４】
まず、発振回路１４-1は、リセット信号RESET を受けることにより、第１基本パルスＱ０、および第２基本パルスＱ１を発生する。第１基本パルスＱ０の周期と第２基本パルスＱ１の周期Ｔとは互いに同じであり、また、第２基本パルスＱ１は、第１基本パルスＱ０に対して四分の一周期だけ遅れる。
【００２５】
第１基本パルスＱ０は、第１バイナリカウンタ１８-1に入力される。第１バイナリカウンタ１８-1の出力はインバ−タ２０-1の入力に接続され、インバ−タ２０-1の出力はＮＡＮＤゲ−ト２２-1の第１の入力に接続されるとともに、ＮＯＲゲ−ト２４-1の第１入力、およびＮＯＲゲ−ト２４-2の第１入力に接続される。ＮＯＲゲ−ト２４-1の出力は第４パルス信号φ４となり、ＮＯＲゲ−ト２４-2の出力は第３パルス信号φ３となる。
【００２６】
第２基本パルスＱ１は、第２バイナリカウンタ１８-2に入力されるとともに、インバ−タ２０-2の入力、およびＮＡＮＤゲ−ト２２-2の第１入力に入力される。インバ−タ２０-2の出力は、ＮＡＮＤゲ−ト２２-1の第２入力に接続される。ＮＡＮＤゲ−ト２２-1の出力は、ＮＡＮＤゲ−ト２２-3の第１入力に接続されるとともに、ＮＡＮＤゲ−ト２２-4の第１入力に接続される。
【００２７】
第２バイナリカウンタ１８-2の出力はＮＡＮＤゲ−ト２２-2の第２入力に接続される。ＮＡＮＤゲ−ト２２-2の出力はインバ−タ２０-3の入力に接続され、インバ−タ２０-3の出力は第３バイナリカウンタ１８-3の入力に接続される。第３バイナリカウンタの出力はＮＡＮＤゲ−ト２２-3の第２入力に接続されるとともに、インバ−タ２０-4の入力に接続される。インバ−タ２０-4の出力はＮＡＮＤゲ−ト２２-4の第２入力に接続される。
【００２８】
ＮＡＮＤゲ−ト２２-3の出力は、第１パルス信号φ１となるとともに、ＮＯＲゲ−ト２４-1の第２入力に接続される。
また、ＮＡＮＤゲ−ト２２-4の出力は、第２パルス信号φ２となるとともに、ＮＯＲゲ−ト２４-2の第２入力に接続される。
【００２９】
次に、バイナリカウンタ１８-1〜１８-3の構成について説明する。
図２に示すように、バイナリカウンタは、入力信号INをクロック信号としてオン／オフするクロックドインバ−タ２６-1、２６-2、２６-3、および２６-4を含む。クロックドインバ−タ２６-1と２６-4は同相のクロックで駆動され、一方、クロックドインバ−タ２６-2と２６-3は逆相のクロックで駆動される。
【００３０】
クロックドインバ−タ２６-1の出力は、通常構成のインバ−タ２８-1の入力に接続されるとともに、クロックドインバ−タ２６-3の入力に接続される。インバ−タ２８-1の出力はクロックドインバ−タ２６-2の入力に接続され、クロックドインバ−タ２６-2の出力はクロックドインバ−タ２６-3の入力に接続される。
【００３１】
クロックドインバ−タ２６-3の出力は、通常構成のインバ−タ２８-2の入力に接続されるとともに、通常構成のインバ−タ２８-3の入力に接続される。インバ−タ２８-2の出力はクロックドインバ−タ２６-4の入力に接続されるともに、クロックドインバ−タ２６-1の入力に接続される。クロックドインバ−タ２６-4の出力は、通常構成のインバ−タ２８-3の入力に接続される。インバ−タ２８-3の出力は出力信号OUT となる。
【００３２】
図１に示される第１バイナリカウンタ１８-1では入力信号INが第１基本パルスＱ０であり、その出力信号OUT をインバ−タ２０-1に供給する。同様に第２バイナリカウンタ１８-2では入力信号INが第２基本パルスＱ１である。そして、その出力信号OUT をＮＡＮＤゲ−ト２２-2に供給する。第３バイナリカウンタ１８-3では入力信号INがインバ−タ２０-3の出力であり、その出力信号OUT をＮＡＮＤゲ−ト２２-3の第２入力に供給するとともに、インバ−タ２０-4に供給する。
【００３３】
尚、図２に示すバイナリカウンタには、その初期動作を与えるための回路を付加しても良い。
図２に示すバイナリカウンタの動作の概要は、入力信号INが立ち下がる時刻に、出力信号OUT が立ち下がる、あるいは立ち上がる。しかし、入力信号INが立ち上がる時刻には、出力信号OUT が変化しないものである。
【００３４】
次に、図１に示すパルス信号生成回路１６-1の動作について説明する。
図５は、図１に示す生成回路１６-1の入力波形、および出力波形を示す波形図である。
【００３５】
図５において、参照符号Ｔは、第１基本パルスＱ０、あるいは第２基本パルスＱ１の周期を表している。期間τ１は、第１パルス信号φ１の立ち上がりから第２パルス信号φ２の立ち下がりまで、および第２パルス信号φ２の立ち上がりから第１パルス信号φ１の立ち下がりまでの期間を示している。
【００３６】
同様に期間τ２は、第２パルス信号φ２の立ち下がりから第３パルス信号φ３の立ち上がりまで、および第３パルス信号φ３の立ち下がりから第２パルス信号φ２の立ち上がりまでの期間を示している。また、期間τ２は、第１パルス信号φ１の立ち下がりから第４パルス信号φ４の立ち上がりまで、および第４パルス信号φ４の立ち下がりから第１パルス信号φ１の立ち上がりまでの期間でもある。
【００３７】
期間τ３は、第３パルス信号φ３、および第４パルス信号φ４が“Ｈ”レベルとなっている期間を示している。
図１に示す生成回路１６-1の構成であると、期間τ１、期間τ２、及び期間τ３の比が（１）式のように設定される。
【００３８】
τ１ ： τ２ ： τ３ ＝ ２ ： １ ： ４ … （１）
図６（ａ）に、第１基本パルスＱ０および第２基本パルスＱ１の周期Ｔが長くなった（周波数が低くなった）例を示し、図６（ｂ）に、第１基本パルスＱ０および第２基本パルスＱ１の周期Ｔが短くなった（周波数が高くなった）例を示す。
【００３９】
この発明の第１の実施例に関わる半導体回路装置によれば、パルス信号φ１〜φ４を生成するために、生成回路１６ -1 内で使用される基本パルスとは周期の異なるパルスを、基本パルスをバイナリカウンタ回路１８ -1 〜１８ -3 によりカウントして発生させるようにした。このようにして発生させたパルスは、基本パルスのカウント数に応じて発生されるから、電源電圧ＶＣＣやトランジスタしきい値Ｖｔｈ、及び温度変化に対する依存性により、発振回路１４ -1 から発振される基本パルスの周波数が変化しても、その変化分と同じ比率で変化する。
【００４０】
従って、図６（ａ）、（ｂ）に示すように、基本パルスの周波数が変化しても、設定された期間τ１、期間τ２、及び期間τ３の比を、基本パルスの周波数の変化に係わらず、常に保つことができる。第１の実施例では、基本パルスＱ０およびＱ１の周波数変化に係わらず、τ１：τ２：τ３＝２：１：４の関係を保つことができる。
【００４１】
次に、チャ−ジポンプ回路について説明する。
図４は、四相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。
【００４２】
図４に示すチャ−ジポンプ回路１２-1は、昇圧の際に、ＭＯＳＦＥＴのしきい値電圧分の電圧降下をなくしたものである。
図４において、参照符号３０-1〜３０-4、参照符号３２-1〜３２-5はＮＭＯＳで、ＶＣＣは電源電圧、ＶＰＰは出力電圧である。また、参照符号３４-1〜３４-5、参照符号３６-1〜３６-4はキャパシタである。
【００４３】
図４に示すチャ−ジポンプ回路１２-1では、ＮＭＯＳ３８-1〜３８-4を加え、図５に示したような四相のパルス信号φ１〜φ４で駆動させることにより、電源電圧ＶＣＣが多少低下しても、所定の値の出力電圧を得られる。
【００４４】
四相のパルス信号φ１〜φ４のうち、第１パルス信号φ１と第２パルス信号φ２、第３パルス信号φ３と第４パルス信号φ４はそれぞれ、互いに半周期ずつずれるように発生されており、これらをチャ−ジポンプ回路１２-1の転送段の一段おきに入力する。このような動作タイミングを用いることにより、チャ−ジポンプ回路の転送効率が高くなり、昇圧時間の短縮を図ることができる。
【００４５】
また、この種のチャ−ジポンプ回路では、第１パルス信号φ１の“Ｈ”レベルと第４パルス信号φ４の“Ｈ”レベルとが重ならないことが望ましく、同様に第２パルス信号φ２の“Ｈ”レベルと第３パルス信号φ３の“Ｈ”レベルとが重ならないことが望ましい。
【００４６】
この点、第１の実施例では、上述したように、パルス信号生成回路１６ -1 内で使用される基本パルスとは周期の異なるパルスは、基本パルスの周波数が変化した場合に、その変化分と同じ比率で変化するから、パルス信号が上記のように重なることがなく、常に正常なパルス信号を発生できる。
【００４７】
次に、この発明の第２の実施例に関わる半導体回路装置について説明する。
図７は、この発明の第２の実施例に関わる半導体回路装置を示す図で、（ａ）図は概略的な構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の構成を示す回路図である。
【００４８】
図７（ａ）に示すように、駆動回路１０-2には初期動作を与えるリセット信号RESET が入力される。駆動回路１０-2はリセット信号RESET を受け、二相のパルス信号φ１、φ２を出力する。これらのパルス信号φ１、φ２は、チャ−ジポンプ回路１２-2に入力される。チャ−ジポンプ回路１２-2は、パルス信号φ１、φ２を受け、電源電圧ＶＣＣを、この電源電圧ＶＣＣよりも高いある電圧ＶＰＰに昇圧する。
【００４９】
次に、駆動回路１０-2について説明する。
図７（ｂ）に示すように、駆動回路１０-2は、基本パルス発振回路１４-2、パルス信号生成回路１６-2とから構成される。そして、生成回路１６-2は、複数のゲ−ト回路４０-1〜４０-5、並びにゲ−ト回路４２-1が直列に接続され、かつゲ−ト回路４２-1の出力をゲ−ト回路４０-1の入力に接続することによってカウンタ回路を構成している。
【００５０】
ゲ−ト回路４０-1〜４０-5、並びに４２-1のゲ−トにはそれぞれ、基本パルスＱ０が供給される。第１パルス信号φ１は、ゲ−ト回路４０-1の出力とゲ−ト回路４０-2の入力との相互接続点から抽出され、第２パルス信号φ２は、ゲ−ト回路４０-4の出力と４０-5の入力との相互接続点から抽出される。
【００５１】
図８は、図７（ｂ）に示すゲ−ト回路の回路図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回路図、（ｂ）図はゲ−ト回路４２の回路図である。
図８（ａ）に示すように、ゲ−ト回路４０-1〜４０-5は、その入力とその出力との間に、ＮＭＯＳとＰＭＯＳとから成るトランスファゲ−ト４４-1〜４４-4を、所定の数だけ直列接続することによって構成されている。基本パルスＱ０は、トランスファゲ−ト４４-1のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-2のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-3のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-4のＮＭＯＳのゲ−トに入力される。さらに基本パルスＱ０は、インバ−タの４６を介して、トランスファゲ−ト４４-1のＰＭＯＳのゲ−ト、トランスファゲ−ト４４-2のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-3のＮＭＯＳのゲ−ト、トランスファゲ−ト４４-4のＰＭＯＳのゲ−トに入力される。
【００５２】
第１出力信号OUT1はトランスファゲ−ト４４-4の出力から抽出され、第２出力信号OUT2はトランスファゲ−ト４４-2の出力から抽出される。
このような構成であると、パルス状の入力信号INに対し、タイミングが半周期遅れたパルス状の第１出力信号OUT1と、タイミングが一周期遅れたパルス状の第２出力信号OUT2とが得られる。
【００５３】
尚、パルス状の入力信号INおよび出力信号OUT1、OUT2のパルス幅（“Ｈ”レベルである期間）はそれぞれ、基本パルスＱ０の１周期となる。
ＮＡＮＤゲ−ト４８-1とインバ−タ５０-1とで構成される回路、およびＮＡＮＤゲ−ト４８-2とインバ−タ５０-2とで構成される回路はそれぞれ、ゲ−ト回路４０-1〜４０-5に初期動作を与える回路であり、この回路にはリセット信号RESET が供給される。
【００５４】
ゲ−ト回路４２-1は、図８（ｂ）に示すように、基本的にゲ−ト回路４０-1〜４０-5と同一の構成である。相違点は、ＮＡＮＤゲ−ト４８-1とインバ−タ５０-1とで構成される回路、およびＮＡＮＤゲ−ト４８-2とインバ−タ５０-2とで構成される回路の接続状態である。即ち、初期動作を与える回路が異なっている。
【００５５】
尚、図７（ｂ）に示す生成回路１６-2では、ゲ−ト回路４０-1〜４０-5、４２-1における出力は、いずれも第１出力OUT1であり、これを次段のゲ−ト回路に接続している。そして、第２出力OUT2は、この例では使用しない。
【００５６】
次に、図７（ｂ）に示すパルス信号生成回路１６-2の動作について説明する。
図９は、図７（ｂ）に示す生成回路１６-2の入力波形、および出力波形を示す図である。
【００５７】
図９に示す期間τ４は、第１パルス信号φ１の立ち下がりから第２パルス信号φ２の立ち上がりまでの期間、および第２パルス信号φ２の立ち下がりから第１パルス信号φ１の立ち上がりまでの期間（図示せず）を示している。
【００５８】
図７（ｂ）に示す生成回路１６-2の構成であると、期間τ４と期間τ５との比が（２）式のように設定される。
【００５９】
τ４ ： τ５ ＝ ２ ： １ … （２）
第２の実施例においても、第１の実施例と同様に、基本パルスＱ０の周期Ｔが変化しても、上記τ４：τ５＝２：１の関係を保つことができる。
【００６０】
また、電源電圧ＶＣＣやトランジスタしきい値Ｖｔｈ、および温度変化に対する依存性を、基本パルス発振回路１４-2と、パルス信号生成回路１６-2とで、ほぼ等しくすることができるため、第１パルス信号φ１と第２パルス信号φ２とが互いに重ならず、常にマッチングのとれたパルス信号を得ることができる。
【００６１】
次に、チャ−ジポンプ回路について説明する。
図10は、二相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。
【００６２】
図10において、参照符号５２-1〜５２-5はＮＭＯＳで、参照符号ＶＣＣは電源電圧、参照符号ＶＰＰは出力電圧である。また、参照符号５４-1〜５４-5はキャパシタである。
【００６３】
図10に示すチャ−ジポンプ回路１２-2では、ＮＭＯＳ５２-2、５２-4を第１パルス信号φ１で駆動させ、ＮＭＯＳ５２-3、５２-5を第２パルス信号φ２で駆動させることにより、電源電圧ＶＣＣを、電源電圧ＶＣＣよりも高い、正のある電圧ＶＰＰまで昇圧する。
【００６４】
次に、この発明の第３の実施例に関わる半導体回路装置について説明する。
第３の実施例においては、チャ−ジポンプ回路を駆動させ、接地電位ＶＳＳよりも低い、負のある電圧ＶＢＢを生成する例を挙げて説明することにする。図16には、そのような降圧するチャ−ジポンプ回路の一例が示されている。図16に示されるチャ−ジポンプ回路は、例えばセルフ・サブバイアス回路等に用いられる。
【００６５】
図11は、この発明の第３の実施例に関わる半導体回路装置を示す図で、（ａ）図は概略的な構成を示すブロック図、（ｂ）図は（ａ）図中の駆動回路の基本構成を示すブロック図である。
【００６６】
図11（ａ）に示すように、駆動回路１０-3には、初期動作を与えるリセット信号RESET および入力パルスＣＬＫが入力される。駆動回路１０-3はリセット信号RESET および入力パルスＣＬＫを受け、六相のパルス信号φ１〜φ６を出力する。パルス信号φ１〜φ６は、チャ−ジポンプ回路１２-3に入力される。チャ−ジポンプ回路１２-3は、パルス信号φ１〜φ６を受け、接地電位ＶＳＳを、負のある電圧ＶＢＢまで降圧する。
【００６７】
第３の実施例に関わる装置では、駆動回路１０-3の外部から入力パルスＣＬＫを取り込むようにしている。この場合の入力パルスＣＬＫは、例えばメモリ装置の動作タイミングを測るために生成される内部クロック等で代用することができる。また、入力パルスＣＬＫは、駆動回路中に、新たな発振回路を付加し、第１、第２の実施例のように駆動回路中で、独自に生成するようにしても良い。
【００６８】
次に、駆動回路１０-3について説明する。
図11（ｂ）に示すように、駆動回路１０-3は、基本パルス発振回路１４-3、パルス信号生成回路１６-3とから構成される。
【００６９】
次に、発振回路１４-3について説明する。
図12は、図11（ｂ）に示す発振回路１４-3の回路図である。
図12に示すように、発振回路１４-3は、ゲ−ト回路４０-6〜４０-14 、並びに４２-2が直列に接続され、かつゲ−ト回路４２-2の出力をゲ−ト回路４０-6の入力に接続されて構成されている。これによって、発振回路１４-3はカウンタ回路を構成している。
【００７０】
尚、ゲ−ト回路４０-6〜４０-14 の回路構成は、図８（ａ）に示したゲ−ト回路と同じであり、また、ゲ−ト回路４２-2の回路構成は、図８（ｂ）に示したゲ−ト回路と同じである。
【００７１】
ゲ−ト回路４０-6〜４０-14 、並びに４２-2のゲ−トにはそれぞれ、入力パルスＣＬＫが供給される。第１基本パルスＱ０は、ゲ−ト回路４０-6の第２出力OUT2より抽出され、第２基本パルスＱ１は、ゲ−ト回路４０-6の出力とゲ−ト４０-7の入力との相互接続点（ゲ−ト回路４０-6の第１出力OUT1）から抽出される。以下同様にして、第３基本パルスＱ２はゲ−ト回路４０-7の第２出力OUT2から、第４基本パルスＱ３はゲ−ト回路４０-7の第１出力OUT1から、第５基本パルスＱ４はゲ−ト回路４０-8の第２出力OUT2から、第６基本パルスＱ５はゲ−ト回路４０-8の第１出力OUT1から、…、第19基本パルスＱ18はゲ−ト回路４２-2の第２出力OUT2から、第20基本パルスＱ19はゲ−ト回路４２-2の第１出力OUT1からそれぞれ、抽出される。
【００７２】
次に、図12に示す発振回路の動作について説明する。
図14は、図12に示す発振回路１４-3の入力波形、および出力波形を示す図である。
【００７３】
図14に示すように、発振回路１４-3は、基本パルスＱ０〜Ｑ19をそれぞれ、入力パルスＣＬＫに対して半周期ずつ遅れるようにして発振する。
次に、生成回路１６-3について説明する。
【００７４】
図13は、図11（ｂ）に示す生成回路１６-3の回路図である。
図13に示すように、生成回路１６-3は、発振回路１４-3から発振された基本パルスＱ０〜Ｑ19のうち、Ｑ１、Ｑ２、Ｑ４、Ｑ５、Ｑ８、Ｑ９、Ｑ11、Ｑ12、Ｑ14、Ｑ15、Ｑ18、およびＱ19の１２本を受ける。
【００７５】
まず、第10基本パルスＱ９は、第１ＮＯＲゲ−ト５６-1の第１入力に入力される。第３基本パルスＱ２は、第２ＮＯＲゲ−ト５６-2の第１入力に入力される。第２ＮＯＲゲ−ト５６-2の出力は、第１ＮＯＲゲ−ト５６-1の第２入力に接続される。第１ＮＯＲゲ−ト５６-1の出力は第２ＮＯＲゲ−ト５６-2の第２入力に接続されるとともに、第１インバ−タ５８-1の入力に接続される。第１インバ−タ５８-1の出力は第１パルス信号φ１となる。
【００７６】
第５基本パルスＱ４は、第３ＮＯＲゲ−ト５６-3の第１入力に入力される。第６基本パルスＱ５は、第３ＮＯＲゲ−ト５６-3の第２入力に入力され、第３ＮＯＲゲ−ト５６-3の出力は第２パルス信号φ２となる。
【００７７】
第２基本パルスＱ１は、第４ＮＯＲゲ−ト５６-4の第１入力に入力される。第９基本パルスＱ８は、第４ＮＯＲゲ−ト５６-4の第２入力に入力され、第４ＮＯＲゲ−ト５６-3の出力は第３パルス信号φ３となる。
【００７８】
第20基本パルスＱ19は、第５ＮＯＲゲ−ト５６-5の第１入力に入力される。第13基本パルスＱ12は、第６ＮＯＲゲ−ト５６-6の第１入力に入力される。第６ＮＯＲゲ−ト５６-6の出力は、第５ＮＯＲゲ−ト５６-5の第２入力に接続される。第５ＮＯＲゲ−ト５６-5の出力は第６ＮＯＲゲ−ト５６-6の第２入力に接続されるとともに、第２インバ−タ５８-2の入力に接続される。第２インバ−タ５８-2の出力は第４パルス信号φ４となる。
【００７９】
第15基本パルスＱ14は、第７ＮＯＲゲ−ト５６-7の第１入力に入力される。第16基本パルスＱ15は、第７ＮＯＲゲ−ト５６-7の第２入力に入力され、第７ＮＯＲゲ−ト５６-7の出力は第５パルス信号φ５となる。
【００８０】
第12基本パルスＱ11は、第８ＮＯＲゲ−ト５６-8の第１入力に入力される。第19基本パルスＱ18は、第８ＮＯＲゲ−ト５６-8の第２入力に入力され、第８ＮＯＲゲ−ト５６-8の出力は第６パルス信号φ６となる。
【００８１】
次に、図13に示す生成回路の動作について説明する。
図15は、図13に示す生成回路１６-3の出力波形を示す図である。
図15に示す期間τ６は、第２パルスφ２が“Ｌ”レベルとなっている期間、あるいは第５パルスφ５が“Ｌ”レベルとなっている期間を示している。
【００８２】
また、期間τ７は、第３パルスφ３の立ち上がりから第２パルスφ２の立ち下がりまでの期間、および第２パルスφ２の立ち上がりから第３パルスφ３の立ち下がりまでの期間を示している。さらに期間τ７は、第６パルスφ６の立ち上がりから第５パルスφ５の立ち下がりまでの期間、および第５パルスφ５の立ち上がりから第６パルスφ６の立ち下がりまでの期間を示している。
【００８３】
また、期間τ８は、第１パルスφ１の立ち下がりから第３パルスφ３の立ち上がりまでの期間、および第３パルスφ２の立ち下がりから第１パルスφ１の立ち上がりまでの期間を示している。さらに期間τ８は、第４パルスφ４の立ち下がりから第６パルスφ６の立ち上がりまでの期間、および第６パルスφ６の立ち下がりから第４パルスφ４の立ち上がりまでの期間を示している。
【００８４】
また、期間τ９は、第１パルスφ１の立ち上がりから第３パルスφ３の立ち上がりまでの期間、および第３パルスφ３の立ち下がりから第１パルスφ１の立ち下がりまでの期間を示している。さらに期間τ９は、第６パルスφ６の立ち下がりから第４パルスφ４の立ち下がりまでの期間、および第４パルスφ４の立ち上がりから第６パルスφ６の立ち上りまでの期間を示している。
【００８５】
また、期間τ10は、第３パルスφ３の立ち上がりから第６パルスφ６の立ち下がりまでの期間、および第６パルスφ６の立ち上がりから第３パルスφ３の立ち下がりまでの期間を示している。
【００８６】
第３の実施例においても、第１、第２の実施例と同様に、基本パルスの周期が変化しても、図15に示したような期間τ６〜τ１０の比が変化しない。
【００８７】
次に、チャ−ジポンプ回路について説明する。
図16は、六相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図である。上述したように、図16に示されるチャ−ジポンプ回路は、負のある電圧ＶＢＢを生成するものである。
【００８８】
図16において、参照符号６０-1〜６０-10 はＰＭＯＳで、参照符号ＶＳＳは接地電位、参照符号ＶＢＢは負の出力電圧である。また、参照符号６２-1〜６２-6はキャパシタである。
【００８９】
尚、図16に示した回路状態で、接地電位ＶＳＳを、電源電圧ＶＣＣに置き換え、ＰＭＯＳ６０-1〜６０-10 を全てＮＭＯＳとし、図15に示したパルス信号φ１〜φ６の出力波形を全て逆相（“Ｈ”レベルの期間を全て“Ｌ”レベルの期間とし、一方、“Ｌ”レベルの期間を全て“Ｈ”レベルの期間とする）とすると、電源電圧ＶＣＣよりも高い、正のある出力電圧ＶＰＰが得られるチャ−ジポンプ回路となる。
【００９０】
次に、この発明の第４の実施例に関わる半導体回路装置について説明する。
第４の実施例は、基本的に、第３の実施例に準ずるもので、その概略的な構成を示すブロックは、図11（ａ）および（ｂ）により表すことができる。
【００９１】
まず、基本パルス発振回路について説明する。
図17は、発振回路の回路図である。図17に示す発振回路１４-4は、図11（ｂ）に示す発振回路１４-3のブロックに当てはめることができる。
【００９２】
図17に示すように、発振回路１４-4は、ゲ−ト回路４０-15 〜４０-18 、並びに４２-3が直列に接続され、かつゲ−ト回路４２-3の出力をゲ−ト回路４０-15 の入力に接続されて構成される。これによって、発振回路１４-4はカウンタ回路を構成する。
【００９３】
尚、ゲ−ト回路４０-15 〜４０-18 の回路構成は、図８（ａ）に示した回路と同じであり、また、ゲ−ト回路４２-3の回路構成は、図８（ｂ）に示した回路と同じである。
【００９４】
ゲ−ト回路４０-15 〜４０-18 、並びに４２-3のゲ−トにはそれぞれ、入力パルスＣＬＫが供給される。第１基本パルスＱ０は、ゲ−ト回路４０-15 の第２出力OUT2より抽出され、第２基本パルスＱ１は、ゲ−ト回路４０-15 の出力とゲ−ト回路４０-16 の入力との相互接続点（ゲ−ト回路４０-15 の第１出力OUT1）から抽出される。以下同様にして、第３基本パルスＱ２はゲ−ト回路４０-16 の第２出力OUT2から、第４基本パルスＱ３はゲ−ト回路４０-16 の第１出力OUT1から、第５基本パルスＱ４はゲ−ト回路４０-17 の第２出力OUT2から、第６基本パルスＱ５はゲ−ト回路４０-17 の第１出力OUT1から、…、第９基本パルスＱ８はゲ−ト回路４２-3の第２出力OUT2から、第10基本パルスＱ９はゲ−ト回路４２-3の第１出力OUT1からそれぞれ、抽出される。
【００９５】
次に、図17に示す発振回路１４-4の動作について説明する。
図19は、図17に示す発振回路１４-4の入力波形、および出力波形を示す図である。
【００９６】
図19に示すように、発振回路１４-4は、基本パルスＱ０〜Ｑ９をそれぞれ、入力パルスＣＬＫに対して半周期ずつ遅れるようにして発振する。
次に、パルス信号生成回路について説明する。
【００９７】
図18は、生成回路の回路図である。図18に示す生成回路１６-4は、図11（ｂ）に示す生成回路１６-3のブロックに当てはめることができる。
図18に示すように、生成回路１６-3は、発振回路１４-4から発振された基本パルスＱ０〜Ｑ９のうち、Ｑ０、Ｑ１、Ｑ４、Ｑ５、Ｑ８およびＱ９の６本を受ける。
【００９８】
まず、第１基本パルスＱ０は、第１ＮＯＲゲ−ト６４-1の第１入力に入力される。第10基本パルスＱ９は、第１ＮＯＲゲ−ト６４-1の第２入力に入力される。第１ＮＯＲゲ−ト６４-1の出力は、第１ＮＡＮＤゲ−ト６６-1の第１入力に接続されるとともに、第１バイナリカウンタ１８-4の入力、および第２ＮＡＮＤゲ−ト６６-2の第１入力に接続される。第１バイナリカウンタ１８-4の出力は第１インバ−タ６８-1の入力に接続されるとともに、第２ＮＡＮＤゲ−ト６６-2の第２入力に接続される。第１インバ−タ６８-1の出力は第１ＮＡＮＤゲ−ト６６-1の第２入力に接続される。第１ＮＡＮＤゲ−ト６６-1の出力は第１パルス信号φ１となるとともに、第３ＮＡＮＤゲ−ト６６-3の第１入力に接続される。また、第２ＮＡＮＤゲ−ト６６-2の出力は第４パルス信号φ４となるとともに、第４ＮＡＮＤゲ−ト６６-4の第１入力に接続される。
【００９９】
第５基本パルスＱ４は、第２ＮＯＲゲ−ト６４-2の第１入力に入力される。第６基本パルスＱ５は、第２ＮＯＲゲ−ト６４-2の第２入力に入力される。第２ＮＯＲゲ−ト６４-2の出力は第２インバ−タ６８-2の入力に接続される。第２インバ−タ６８-2の出力は第３ＮＡＮＤゲ−ト６６-3の第２入力に接続されるとともに、第４ＮＡＮＤゲ−ト６６-4の第２入力に接続される。第３ＮＡＮＤゲ−ト６６-3の出力は第５パルス信号φ５となる。また、第４ＮＡＮＤゲ−ト６６-4の出力は第２パルス信号φ２となる。
【０１００】
第２基本パルスＱ１は、第５ＮＡＮＤゲ−ト６６-5の第１入力に接続されるとともに、第２バイナリカウンタ１８-5の入力、および第６ＮＡＮＤゲ−ト６６-6の第１入力に接続される。第２バイナリカウンタ１８-5の出力は第３インバ−タ６８-3の入力に接続されるとともに、第６ＮＡＮＤゲ−ト６６-6の第２入力に接続される。第３インバ−タ６８-3の出力は第５ＮＡＮＤゲ−ト６６-5の第２入力に接続される。
【０１０１】
第９基本パルスＱ８は、第７ＮＡＮＤゲ−ト６６-7の第１入力に接続されるとともに、第３バイナリカウンタ１８-6の入力、および第８ＮＡＮＤゲ−ト６６-8の第１入力に接続される。第３バイナリカウンタ１８-6の出力は第４インバ−タ６８-4の入力に接続されるとともに、第８ＮＡＮＤゲ−ト６６-8の第２入力に接続される。第４インバ−タ６８-4の出力は第７ＮＡＮＤゲ−ト６６-7の第２入力に接続される。
【０１０２】
第５ＮＡＮＤゲ−ト６６-5の出力は、第９ＮＡＮＤゲ−ト６６-9の第１入力に接続される。第６ＮＡＮＤゲ−ト６６-6の出力は、第10ＮＡＮＤゲ−ト６６-10 の第１入力に接続される。第７ＮＡＮＤゲ−ト６６-7の出力は、第９ＮＡＮＤゲ−ト６６-9の第２入力に接続される。第８ＮＡＮＤゲ−ト６６-8の出力は、第10ＮＡＮＤゲ−ト６６-10 の第２入力に接続される。
【０１０３】
第９ＮＡＮＤゲ−ト６６-9の出力は、第５インバ−タ６８-5の入力に接続される。第５インバ−タ６８-5の出力は、第３パルス信号φ３となる。第10ＮＡＮＤゲ−ト６６-10 の出力は、第６インバ−タ６８-6の入力に接続される。第６インバ−タ６８-6の出力は、第６パルス信号φ６となる。
【０１０４】
尚、バイナリカウンタ１８-4〜１８-6の回路構成は、図２に示したバイナリカウンタと同じである。
次に、図18に示す生成回路の動作について説明する。
【０１０５】
図18に示す生成回路１６-4の出力波形は、基本的に、図13に示した生成回路１６-3と同じであり、その概略的な出力波形は、図15により表すことができる。
第４の実施例においても、第１〜第３の実施例と同様に、基本パルスの周期が変化しても、図15に示したような期間τ６〜τ１０の比が変化しない。
【０１０６】
従って、第１パルス信号φ１と第４パルス信号φ４、第２パルス信号φ２と第３パルス信号φ３、第５パルス信号φ５と第６パルス信号φ６とが互いに重ならず、マッチングのとれたパルス信号を得ることができる。
【０１０７】
次に、この発明に係わる半導体回路装置を、ＥＰＲＯＭ、ＥＥＰＲＯＭ、一括消去型ＥＥＰＲＯＭ、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体メモリに用いた例について説明する。
【０１０８】
図20は、この発明に係わる半導体回路装置を搭載した不揮発性半導体メモリの概略的な一構成を示すブロック図である。
図20に示すように、基本パルス発振回路１４およびパルス信号生成回路１６で構成された駆動回路１０は、駆動用パルス信号φ１〜φｎを、チャ−ジポンプ回路１２に供給する。また、メモリセルアレイ７０、カラムデコ−ダ７２およびロウデコ−ダ７４をそれぞれ主要な構成とするメモリ部が設けられている。チャ−ジポンプ回路１２はパルス信号φ１〜φｎを受けることにより駆動され、例えばロウデコ−ダ７４に、昇圧電圧ＶＰＰを供給する。
【０１０９】
尚、図20に示すブロックは一例であって、その他、様々なブロック構成が可能である。
次に、この発明の第５の実施例に関わる半導体回路装置について説明する。
【０１１０】
図21は、この発明の第５の実施例に関わる半導体回路装置の概略的な構成を示すブロック図である。
図21に示すように、第５の実施例に関わる半導体回路装置は、第１〜第４の実施例において説明したような駆動回路１０を備え、かつ昇圧電圧ＶＰＰのレベルを検知し、この検知内容に基づく検知信号Ｋを、基本パルス発振回路１４-5にフィ−ドバックする検知回路７６を、さらに備えたものである。
【０１１１】
ここで、検知信号Ｋは、昇圧電圧ＶＰＰのレベルが所定値よりも低い時、基本パルスＱ０〜Ｑｎの周波数を高め、昇圧電圧ＶＰＰのレベルが所定値に達した時、基本パルスＱ０〜Ｑｎの周波数を低める働きを持つ。
【０１１２】
次に、発振回路１４-5について説明する。
図22は、図21に示す発振回路１４-5の回路図である。
図22に示すように、発振回路１４-5は、第１入力にリセット信号RESET が入力されるＮＡＮＤゲ−ト７８、ＮＡＮＤゲ−ト７８の出力〜ＮＡＮＤゲ−ト７８の第２入力間に、インバ−タ８２-1〜８２-4とゲ−ト回路８０-1〜８０-5とを、交互に直列に接続した回路より構成されている。
【０１１３】
次に、ゲ−ト回路８０-1〜８０-5について説明する。
図23は、図22に示すゲ−ト回路８０-1〜８０-5の回路図である。
図23に示すように、ゲ−ト回路８０-1〜８０-5は、ＮＭＯＳとＰＭＯＳとでなるトランスファゲ−ト８４-1〜８４-3を含む。トランスファゲ−ト８４-1は、トランスファゲ−ト８４-2と直列に接続されるともに、これらトランスファゲ−ト８４-1と８４-2とは、入力と出力との間に直列に挿設される。トランスファゲ−ト８４-3は、入力と出力との間に、トランスファゲ−ト８４-1および８４-2に対して並列に挿設される。検知信号Ｋは、トランスファゲ−ト８４-1のＮＭＯＳのゲ−ト、トランスファゲ−ト８４-2のＮＭＯＳのゲ−ト、並びにトランスファゲ−ト８４-3のＰＭＯＳのゲ−トに入力される。また、検知信号Ｋは、インバ−タ８６-1を介してから、トランスファゲ−ト８４-1のＰＭＯＳのゲ−ト、トランスファゲ−ト８４-2のＰＭＯＳのゲ−ト、並びにトランスファゲ−ト８４-3のＮＭＯＳのゲ−トに入力される。
【０１１４】
図22に示されるゲ−ト回路８０-1では、その入力信号INがＮＡＮＤゲ−ト７８の出力であり、一方、その出力信号OUT をインバ−タ８２-1の入力に供給する。以下、同様にゲ−ト回路８０-2における入力信号INはインバ−タ８２-1の出力であり、その出力信号OUT をインバ−タ８２-2の入力に供給し、…、ゲ−ト回路８０-5における入力信号INはインバ−タ８２-4の出力であり、その出力信号OUT を基本パルスＱ０とするとともに、ＮＡＮＤゲ−ト７８の第２入力に供給する。
【０１１５】
上記の構成を有する発振回路１４-5であると、検知信号Ｋが“Ｌ”レベルの時、トランスファゲ−ト８４-3が導通するため、短周期（高周波数）で基本パルスＱ０を発振し、一方、検知信号Ｋが“Ｈ”レベルの時、トランスファゲ−ト８４-1および８４-2の二つが導通するため、長周期（低周波数）で基本パルスＱ０を発振する。
【０１１６】
次に、検知回路７６について説明する。
図24は、図21に示す検知回路７６の回路図である。
図24に示すように、ドレインとゲ−トとを短絡したＮＭＯＳ８８-1〜８８-4が直列に接続され、その一端となるＮＭＯＳ８８-1のドレインは、さらに電圧ＶＰＰが印加される昇圧線９０に接続される。また、その他端となるＮＭＯＳ８８-4のソ−スは、デプレッション型のＮＭＯＳ９２-1のドレインに接続される。ＮＭＯＳ９２-2のソ−スは、デプレッション型のＮＭＯＳ９２-2のドレインに接続される。ＮＭＯＳ９２-1とＮＭＯＳ９２-2との相互接続点は、インバ−タ９４-1の入力に接続され、その出力はインバ−タ９４-2の入力に接続される。インバ−タ９４-2の出力は、検知信号Ｋとなる。
【０１１７】
上記の構成を有する検知回路７６であると、昇圧線９０の電位が所定のレベル以下の時、“Ｌ”レベルの検知信号Ｋを出力する。そして、上記の発振回路１４-5から基本パルスＱ０を短周期（高周波数）で発振させる。
【０１１８】
また、昇圧線９０の電位が所定のレベルに達した時、検知回路７６は、“Ｈ”レベルの検知信号Ｋを出力する。そして、上記の発振回路１４-5から基本パルスＱ０を長周期（低周波数）で発振させる。
【０１１９】
次に、第５の実施例に関わる半導体回路装置の動作について説明する。
図25（ａ）は、第５の実施例に関わる半導体回路装置が具備する駆動回路の入力波形、出力波形を示す波形図である。
【０１２０】
図25（ａ）に示すように、検知信号Ｋが“Ｌ”レベルの間、基本パルスＱ０は高い周波数で出力される。基本パルスＱ０が高周波の間、パルス信号φ１、φ２も高い周波数で出力され、チャ−ジポンプ回路が高周波のパルス信号で駆動される。
【０１２１】
さらにチャ−ジポンプ回路の出力電圧ＶＰＰが所定の電位レベルに達すると、検知信号Ｋは“Ｈ”レベルとなり、そして、基本パルスＱ０の周波数が低くされる。基本パルスＱ０が低周波の間、パルス信号φ１、φ２が低い周波数で出力され、チャ−ジポンプ回路は低周波のパルス信号で駆動される。
【０１２２】
上記のように、この発明に係わる半導体回路装置では、基本パルスＱ０の周波数を変化させても、パルス信号φ１、φ２が、基本パルスＱ０の変化分と同じ比率で変化するようにできるから、基本パルスＱ０が高周波、あるいは低周波いずれの期間においても、チャージポンプ回路が誤動作することはない。
【０１２３】
尚、基本パルスＱ０の周波数を高め、駆動用のパルス信号φ１、φ２の周波数を高めることによる利点は、チャ−ジポンプ回路の昇圧能力が向上することである。即ち、チャ−ジポンプ回路を、高周波のパルス信号で駆動させることによって、出力電圧ＶＰＰが所定の電位レベルに達するまでの時間ｔを短縮でき、装置の動作の高速化に寄与する。
【０１２４】
さらに、出力電圧ＶＰＰが所定の電位レベルに達した後、基本パルスＱ０の周波数を低め、パルス信号φ１、φ２の周波数を低めることによる利点は、消費電力が低減することである。
【０１２５】
このようにパルス信号φ１、φ２の周波数を、上記のようなタイミングで適宜、調節することによって、動作の高速化と、消費電力の低減化とを、同時に達成することができる。
【０１２６】
尚、図25（ｂ）に、パルス信号φ１、φ２の周波数を変化させない場合の波形図を、比較例として示しておく。
上記各実施例により説明した、この発明によれば、チャ−ジポンプ回路１２を駆動するための複数のパルス信号φ１〜φｎを、カウンタ回路が用いられた駆動回路１０により生成する。
【０１２７】
例えば第１、第２の実施例により説明した回路装置では、パルス信号生成回路１６-1〜１６-2にカウンタ回路を用いる。そして、生成回路１６-1〜１６-2はそれぞれ、基本パルス発振回路１４により発せられた基本パルスＱ０をカウントし、カウントすることにより得られた信号を論理合成して、パルス信号φ１〜φｎを得る。このため、基本パルスＱ０の周波数が変化しても、パルス信号φ１〜φｎは、基本パルスＱ０の変化分と同じ比率で変化する。このため、パルス信号φ１〜φｎのマッチングがくずれ、チャージポンプ回路が正常に動作しなくなる、という事態を解消できる。
【０１２９】
また、例えば第３の実施例により説明した回路装置では、入力パルスＣＬＫの供給を受ける基本パルス発振回路１４-3にカウンタ回路を用いている。このようにしても、上記と同様な効果を得ることができる。
【０１３０】
さらに、例えば第４の実施例により説明した回路装置では、基本パルス発振回路１４-4、およびパルス信号生成回路１６-4にそれぞれ、カウンタ回路を用いている。このようにしても、上記と同様な効果を得ることができる。
【０１３１】
また、第１〜第４の実施例により説明した回路装置では、基本パルスＱ０〜Ｑｎや、入力パルスＣＬＫの周波数が変化しても誤動作しないことから、例えば第５の実施例のように出力電圧のレベルを検知し、検知した出力電圧のレベルに応じて駆動回路１０-5が発するパルス信号φ１〜φｎの周波数を変化させることが可能となる。
【０１３２】
そして、第５の実施例により説明した回路装置では、検知した出力電圧のレベルに応じて駆動回路１０-5が発するパルス信号φ１〜φｎの周波数を変化させることで、動作の高速化と、消費電力の低減化とを、同時に達成することができる。
【０１３３】
【発明の効果】
以上説明したように、この発明によれば、条件が変化しても、正常なパルス信号を生成できるパルス信号生成回路を備え、チャージポンプ回路を正常に動作させることができる半導体回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に関わる半導体回路装置が具備する駆動回路の回路図。
【図２】図２は図１に示すカウンタ回路の回路図。
【図３】図３はこの発明の第１の実施例に関わる半導体回路装置の概略構成を示すブロック図。
【図４】図４は四相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図５】図５は図１に示す生成回路の動作を表す波形図。
【図６】図６はこの発明の効果を説明するための図で、（ａ）は基本パルスが長周期となった場合の波形図、（ｂ）は基本パルスが短周期となった場合の波形図。
【図７】図７はこの発明の第２の実施例に関わる半導体回路装置を説明するための図で、（ａ）図はその概略構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の回路図。
【図８】図８は図７（ｂ）に示すゲ−ト回路を説明するための図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回路図、（ｂ）図はゲ−ト回路４２-1の回路図。
【図９】図９は図７（ｂ）に示す生成回路の動作を表す波形図。
【図１０】図10は二相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図１１】図11はこの発明の第３の実施例に関わる半導体回路装置を説明するための図で、（ａ）図はその概略構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回路の基本構成を示すブロック図。
【図１２】図12は図11（ｂ）に示す発振回路の回路図。
【図１３】図13は図11（ｂ）に示す生成回路の回路図。
【図１４】図14は図11（ｂ）に示す発振回路の動作を表す波形図。
【図１５】図15は図11（ｂ）に示す生成回路の動作を表す波形図。
【図１６】図16は六相パルスで駆動されるチャ−ジポンプ回路の一例を示す回路図。
【図１７】図17はこの発明の第４の実施例に関わる半導体回路装置が具備する発振回路の回路図。
【図１８】図18はこの発明の第４の実施例に関わる半導体回路装置が具備する生成回路の回路図。
【図１９】図19は図17に示す発振回路の動作を表す波形図。
【図２０】図20はこの発明に関わる半導体回路装置を搭載した不揮発性半導体メモリの一例を示すブロック図。
【図２１】図21はこの発明の第５の実施例に関わる半導体回路装置の概略構成を示すブロック図。
【図２２】図22は図21に示す発振回路の回路図。
【図２３】図23は図22に示すゲ−ト回路の回路図。
【図２４】図24は図21に示す検知回路の回路図。
【図２５】図25はこの発明の第５の実施例に関わる半導体回路装置の動作を説明するための図で、（ａ）図は第５の実施例に関わる半導体回路装置の波形図、（ｂ）は比較例で基本パルスの周波数を変化させない場合の波形図。
【図２６】図26は従来の半導体回路装置のブロック図。
【図２７】図27は図26に示す駆動回路の回路図。
【図２８】図28は図27に示す生成回路の動作を表す波形図。
【図２９】図29はパルス信号のマッチングのくずれの一例を示す図で、（ａ）は基本パルスが長周期となった場合の波形図、（ｂ）は基本パルスが短周期となった場合の波形図、（ｃ）は基本パルスが極短周期となった場合の波形図。
【符号の説明】
１０，１０-1〜１０-3…駆動回路、１２，１２-1〜１２-3…チャ−ジポンプ回路、１４，１４-1〜１４-5…基本パルス発振回路、１６，１６-1〜１６-5…パルス信号生成回路、１８-1〜１８-6…バイナリカウンタ、４０-1〜４０-18 …ゲ−ト回路、４２-1〜４２-3…ゲ−ト回路、７６…検知回路、８０-1〜８０-5…ゲ−ト回路。
Claims (4)
- 基本パルスを発振する基本パルス発振回路と、
前記基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、
前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路とを具備し、
前記チャージポンプ回路は、複数の転送段と、これら転送段各々に一方電極を接続し、前記互いに位相が異なる複数のパルス信号の一つを他方電極に直接に受ける複数のキャパシタを有し、前記互いに位相が異なる複数のパルス信号を用いて、前記複数の転送段に容量結合を生じさせながらチャージを転送し、前記ある電位を、このある電位とは異なる電位に変換し、
前記パルス信号生成回路は、論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成することを特徴とする半導体回路装置。 - インバータがリング状に多段接続されて構成され、異なるインバータの出力から互いに位相の異なる複数の基本パルスを発振する基本パルス発振回路と、
前記複数の基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、
前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路とを具備し、
前記チャージポンプ回路は、複数の転送段と、これら転送段各々に一方電極を接続し、前記互いに位相が異なる複数のパルス信号の一つを他方電極に直接に受ける複数のキャパシタを有し、前記互いに位相が異なる複数のパルス信号を用い て、前記複数の転送段に容量結合を生じさせながらチャージを転送し、前記ある電位を、このある電位とは異なる電位に変換し、
前記パルス信号生成回路は、論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成することを特徴とする半導体回路装置。 - 入力クロックを受けるゲート回路がリング状に多段接続されて構成され、異なるゲート回路の出力から互いに位相の異なる複数の基本パルスを発振する基本パルス発振回路と、
前記複数の基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、
前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路とを具備し、
前記チャージポンプ回路は、複数の転送段と、これら転送段各々に一方電極を接続し、前記互いに位相が異なる複数のパルス信号の一つを他方電極に直接に受ける複数のキャパシタを有し、前記互いに位相が異なる複数のパルス信号を用いて、前記複数の転送段に容量結合を生じさせながらチャージを転送し、前記ある電位を、このある電位とは異なる電位に変換し、
前記パルス信号生成回路は、論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成すことを特徴とする半導体回路装置。 - 基本パルスを発振する基本パルス発振回路と、
論理ゲート回路とカウンタ回路とを含んで構成され、前記カウンタ回路により、前記基本パルスをカウントして前記基本パルスとは周期の異なるパルスを発生させ、前記周期の異なるパルスと前記基本パルス、又は前記周期の異なるパルスどうしを論理ゲート回路により論理合成し、前記互いに位相が異なる複数のパルス信号を生成する前記基本パルスを受け、互いに位相の異なる複数のパルス信号を生成するパルス信号生成回路と、
前記互いに位相の異なる複数のパルス信号により直接駆動されるキャパシタを有し、ある電位を、このある電位とは異なる電位に変換するチャージポンプ回路と、
前記チャージポンプ回路により変換された電位の電位レベルを検知し、この検知内容に基づく検知信号を発生させる検知回路とを具備し、
前記基本パルス発振回路を、インバータと前記検知信号を受けるゲート回路とを交互にリング状に多段接続して構成し、前記ゲート回路に互いに遅延量の異なる第１、第２の信号経路を設け、前記検知信号に基づいて前記第１の信号経路を導通させるか、前記第２の信号経路を導通させるかによって前記基本パルス発振回路の発振周波数を変え、前記基本パルス発振回路の発振周波数を、前記変換された電位が所定の電位レベルに達するまで高周波数とし、前記変換された電位が所定の電位レベルに達した後、低周波数とすることを特徴とする半導体回路装置。
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