JP2503596B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2503596B2 JP2503596B2 JP63176617A JP17661788A JP2503596B2 JP 2503596 B2 JP2503596 B2 JP 2503596B2 JP 63176617 A JP63176617 A JP 63176617A JP 17661788 A JP17661788 A JP 17661788A JP 2503596 B2 JP2503596 B2 JP 2503596B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/076—Charge pumps of the Schenkel-type the clock signals being boosted to a value being higher than the input voltage value
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に昇圧回路を内蔵する
半導体装置に関する。
半導体装置に関する。
従来、この種の昇圧回路を内蔵する半導体装置は、ド
レインとゲートが共通接続された複数の絶縁ゲート型電
界効果トランジスタをドレイン・ソース方向に直列接続
した直列回路と、複数のトランジスタの各ドレイン・ゲ
ート接続点に一端を接続した複数の容量素子とを有し、
これら容量素子の他端に位相が逆になった二つの制御信
号を供給し、前記直列回路の一端より昇圧出力を得る構
成になっている。
レインとゲートが共通接続された複数の絶縁ゲート型電
界効果トランジスタをドレイン・ソース方向に直列接続
した直列回路と、複数のトランジスタの各ドレイン・ゲ
ート接続点に一端を接続した複数の容量素子とを有し、
これら容量素子の他端に位相が逆になった二つの制御信
号を供給し、前記直列回路の一端より昇圧出力を得る構
成になっている。
第４図はかかる従来の一例を説明するための昇圧回路
図である。
図である。
第４図に示すように、かかる昇圧回路は複数の絶縁ゲ
ート型電界効果トランジスタ（以下、IGFETと称す）M0
〜Mnからなる直列回路１と、この直列回路１の節点に一
端を接続した容量素子C1〜Cnとを有し、これら容量素子
の他端にφ，の制御クロックを供給することにより、
入力された電源電圧VccをVoutに昇圧して出力する構成
である。ここで、クロックφ，は接地電圧OVと電源電
圧Vccとの間を位相差をもち振幅する。
ート型電界効果トランジスタ（以下、IGFETと称す）M0
〜Mnからなる直列回路１と、この直列回路１の節点に一
端を接続した容量素子C1〜Cnとを有し、これら容量素子
の他端にφ，の制御クロックを供給することにより、
入力された電源電圧VccをVoutに昇圧して出力する構成
である。ここで、クロックφ，は接地電圧OVと電源電
圧Vccとの間を位相差をもち振幅する。
上述した従来の昇圧回路において、Vccが5V程度のと
きは、Voutが20〜30Vと充分高い電圧を発生することが
できるが、Vccを低電圧にするとVoutは急激に低下す
る。これは昇圧電圧VoutがIGFETの直列段数ｎと基本ク
ロックφ，の振幅電圧Ｖφ（ここではVccと等しい）
とIGFETのしきい値電圧VTとによって決定され、次の関
係式が成り立つためである。
きは、Voutが20〜30Vと充分高い電圧を発生することが
できるが、Vccを低電圧にするとVoutは急激に低下す
る。これは昇圧電圧VoutがIGFETの直列段数ｎと基本ク
ロックφ，の振幅電圧Ｖφ（ここではVccと等しい）
とIGFETのしきい値電圧VTとによって決定され、次の関
係式が成り立つためである。
Vout≒ｎ×（Ｖφ−VT） VT＝VTO＋Ｋ×Vout ここで、VTは半導体基板とソースとの電位差によって
生じるしいき値電圧の増加分を含む動作時のしきい値電
圧であり、VTOは半導体基板とソースとの電位差が零の
時のIGFETのしきい値電圧である。一般にVTO≒0.8V,V
out＝20Vの時のVT≒1.5Vであるため、上記関係式よりV
cc＝Ｖφが1.5V以下ではVout＝0Vであり、またVcc＝Ｖ
φ＝1.5〜3.0Vでは、Vcc＝5.0Vの時と同等のVoutを得る
にはｎを充分に大きくしなければならない。
生じるしいき値電圧の増加分を含む動作時のしきい値電
圧であり、VTOは半導体基板とソースとの電位差が零の
時のIGFETのしきい値電圧である。一般にVTO≒0.8V,V
out＝20Vの時のVT≒1.5Vであるため、上記関係式よりV
cc＝Ｖφが1.5V以下ではVout＝0Vであり、またVcc＝Ｖ
φ＝1.5〜3.0Vでは、Vcc＝5.0Vの時と同等のVoutを得る
にはｎを充分に大きくしなければならない。
例えば、昇圧回路を内蔵する半導体装置の一分野であ
る電気的に書込み・消去可能なROM（EEPROM）において
は、第４図に示す昇圧回路を用いて書込み・消去に必要
な25V程度の高電圧を発生させ書込み・消去を行なって
いるが、電源電圧は以上の理由により5V以下にすること
が困難である。従って、市場の要求である電池駆動1.5V
程度の低電圧化を計ろうとしても、実現できないという
欠点がある。
る電気的に書込み・消去可能なROM（EEPROM）において
は、第４図に示す昇圧回路を用いて書込み・消去に必要
な25V程度の高電圧を発生させ書込み・消去を行なって
いるが、電源電圧は以上の理由により5V以下にすること
が困難である。従って、市場の要求である電池駆動1.5V
程度の低電圧化を計ろうとしても、実現できないという
欠点がある。
本発明の目的は、かかる上記従来技術の問題点に鑑み
提案されたものであり、低電圧でも安定に動作するこ
と、すなわち高電圧を得ることのできる半導体装置を提
供することにある。
提案されたものであり、低電圧でも安定に動作するこ
と、すなわち高電圧を得ることのできる半導体装置を提
供することにある。
本発明の半導体装置は、ドレインとゲートが共通接続
された複数の絶縁ゲート型電界効果トランジスタをドレ
イン・ソース方向に直列接続した直列回路と前記複数の
トランジスタの各々のドレイン・ゲート接続点に一端を
接続した複数の容量素子とを半導体基板上に形成し、前
記各容量素子の他端に供給される制御信号が隣り合った
前記容量素子に対して位相を異ならしめ、前記直列回路
のソース端から昇圧出力を得る半導体装置において、ド
レインを電源端子に接続しゲートに基本反転クロックを
供給される第１の絶縁ゲート型電界効果トランジスタ
と，ドレインを前記第１の絶縁ゲート型電界効果トラン
ジスタのソースに且つソースを第１の制御信号出力端に
接続し、ゲートに第１の制御クロックを供給される第１
のデプレッション型絶縁ゲート型電界効果トランジスタ
と，ドレインを前記第１の制御信号出力端に接続し且つ
ソースを接地し、ゲートに前記基本反転クロックを供給
される第２の絶縁ゲート型電界効果トランジスタと，一
端を前記第１の制御信号出力端に接続するとともに他端
から第２の制御クロックを供給される第１の容量素子と
を備えた第１の制御信号作成回路と、ドレインを電源端
子に接続しゲートに基本クロックを供給される第３の絶
縁ゲート型電界効果トランジスタと，ドレインを前記第
３の絶縁ゲート型電界効果トランジスタのソースに且つ
ソースを第２の制御信号出力端に接続し、ゲートに第３
の制御クロックを供給される第２のデプレッション型絶
縁ゲート型電界効果トランジスタと，ドレインを前記第
２の制御信号出力端に接続し且つソースを接地し、ゲー
トに前記基本クロックを供給される第４の絶縁ゲート型
電界効果トランジスタと，一端を前記第２の制御信号出
力端に接続するとともに他端から第４の制御クロックを
供給される第２の容量素子とを備えた第２の制御信号作
成回路とを有し、前記第１および第２の制御信号作成回
路から前記直列回路に接続された前記複数の容量素子に
電源電圧以上に昇圧された電圧と接地電圧とを周期的に
それぞれ振幅する位相の反転した制御信号として供給す
るように構成される。
された複数の絶縁ゲート型電界効果トランジスタをドレ
イン・ソース方向に直列接続した直列回路と前記複数の
トランジスタの各々のドレイン・ゲート接続点に一端を
接続した複数の容量素子とを半導体基板上に形成し、前
記各容量素子の他端に供給される制御信号が隣り合った
前記容量素子に対して位相を異ならしめ、前記直列回路
のソース端から昇圧出力を得る半導体装置において、ド
レインを電源端子に接続しゲートに基本反転クロックを
供給される第１の絶縁ゲート型電界効果トランジスタ
と，ドレインを前記第１の絶縁ゲート型電界効果トラン
ジスタのソースに且つソースを第１の制御信号出力端に
接続し、ゲートに第１の制御クロックを供給される第１
のデプレッション型絶縁ゲート型電界効果トランジスタ
と，ドレインを前記第１の制御信号出力端に接続し且つ
ソースを接地し、ゲートに前記基本反転クロックを供給
される第２の絶縁ゲート型電界効果トランジスタと，一
端を前記第１の制御信号出力端に接続するとともに他端
から第２の制御クロックを供給される第１の容量素子と
を備えた第１の制御信号作成回路と、ドレインを電源端
子に接続しゲートに基本クロックを供給される第３の絶
縁ゲート型電界効果トランジスタと，ドレインを前記第
３の絶縁ゲート型電界効果トランジスタのソースに且つ
ソースを第２の制御信号出力端に接続し、ゲートに第３
の制御クロックを供給される第２のデプレッション型絶
縁ゲート型電界効果トランジスタと，ドレインを前記第
２の制御信号出力端に接続し且つソースを接地し、ゲー
トに前記基本クロックを供給される第４の絶縁ゲート型
電界効果トランジスタと，一端を前記第２の制御信号出
力端に接続するとともに他端から第４の制御クロックを
供給される第２の容量素子とを備えた第２の制御信号作
成回路とを有し、前記第１および第２の制御信号作成回
路から前記直列回路に接続された前記複数の容量素子に
電源電圧以上に昇圧された電圧と接地電圧とを周期的に
それぞれ振幅する位相の反転した制御信号として供給す
るように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための半導体装
置の昇圧回路図である。
置の昇圧回路図である。
第１図に示すように、本実施例はドレインとゲートが
共通接続された（ｎ＋１）個のIGFET M0〜Mnをドレイン
・ソース方向に直列接続し、電源電圧端子Vccと昇圧出
力端子Vout間に配置された直列回路１と、各ドレイン・
ゲート共通接続点に一端を接続したｎ個の容量素子C1〜
Cnと、これら容量素子C1〜Cnの他端に接続され且つ隣り
合った容量素子（例えば、C1とC2）に対して位相が異な
る二つの制御信号CL1，CL2を供給する二つの制御信号作
成回路2,2′と、この制御信号作成回路2,2′に複数位相
のクロック（φ，，φ1〜φ4）を供給するクロック信
号作成回路（第２図で後述）とを有し、直列回路１のソ
ース端より昇圧出力Voutを得るように構成される。
共通接続された（ｎ＋１）個のIGFET M0〜Mnをドレイン
・ソース方向に直列接続し、電源電圧端子Vccと昇圧出
力端子Vout間に配置された直列回路１と、各ドレイン・
ゲート共通接続点に一端を接続したｎ個の容量素子C1〜
Cnと、これら容量素子C1〜Cnの他端に接続され且つ隣り
合った容量素子（例えば、C1とC2）に対して位相が異な
る二つの制御信号CL1，CL2を供給する二つの制御信号作
成回路2,2′と、この制御信号作成回路2,2′に複数位相
のクロック（φ，，φ1〜φ4）を供給するクロック信
号作成回路（第２図で後述）とを有し、直列回路１のソ
ース端より昇圧出力Voutを得るように構成される。
上述した制御信号作成回路２は、ソースを電源電圧端
子Vccに，ゲートをクロックにそれぞれ接続し基板電
位をVccにするp-ch IGFET Mb1と、このMb1のドレインを
ソースに，ゲートをクロックφ3にそれぞれ接続しドレ
インから第一の制御信号CL1を出力するn-chデプレーシ
ョン型IGFET Mb2と、ドレインをCL1端子に，ゲートを
にそれぞれ接続しソースを接地したn-ch IGFET Mb3と、
一端をCL1端子に，他端をクロックφ4にそれぞれ接続す
る容量素子Cb1とによって構成される制御信号CL1発生回
路である。また、制御信号作成回路２′は、ソースを電
源電圧端子Vccに，ゲートをφにそれぞれ接続し基板電
位をVccにするp-ch IGFET Mb4と、このMb4のドレインを
ソースに，ゲートをクロックφ1にそれぞれ接続しドレ
インから第二の制御信号CL2を出力するn-chデプレーシ
ョン型IGFET Mb5と、ドレインをCL2端子に，ゲートをφ
にそれぞれ接続しソースを接地したn-ch IGFET Mb6と、
一端をCL2端子に，他端をクロックφ2にそれぞれ接続す
る容量素子Cb2とによって構成される制御信号CL2発生回
路である。
子Vccに，ゲートをクロックにそれぞれ接続し基板電
位をVccにするp-ch IGFET Mb1と、このMb1のドレインを
ソースに，ゲートをクロックφ3にそれぞれ接続しドレ
インから第一の制御信号CL1を出力するn-chデプレーシ
ョン型IGFET Mb2と、ドレインをCL1端子に，ゲートを
にそれぞれ接続しソースを接地したn-ch IGFET Mb3と、
一端をCL1端子に，他端をクロックφ4にそれぞれ接続す
る容量素子Cb1とによって構成される制御信号CL1発生回
路である。また、制御信号作成回路２′は、ソースを電
源電圧端子Vccに，ゲートをφにそれぞれ接続し基板電
位をVccにするp-ch IGFET Mb4と、このMb4のドレインを
ソースに，ゲートをクロックφ1にそれぞれ接続しドレ
インから第二の制御信号CL2を出力するn-chデプレーシ
ョン型IGFET Mb5と、ドレインをCL2端子に，ゲートをφ
にそれぞれ接続しソースを接地したn-ch IGFET Mb6と、
一端をCL2端子に，他端をクロックφ2にそれぞれ接続す
る容量素子Cb2とによって構成される制御信号CL2発生回
路である。
第２図は第１図に示すクロック信号の作成回路図であ
る。
る。
第２図に示すように、このクロック作成回路は、電源
電圧と0Vとを周期的に振幅する基本クロックφから反転
基本クロックφを作成する反転器I1と、を入力としφ
dを出力する反転遅延回路D1と、とφdを入力とする2N
AND回路NA1と、このNA1の出力を入力としφ1を出力する
反転器I2と、φ1を入力とし▲▼を出力する反転
遅延回路D2と、φ1と▲▼を入力とする2NOR回路N
O1と、このNO1の出力とφとを入力とする2NAND回路NA2
と、NA2の出力を入力としφ2を出力とする反転器I3とに
より、クロック，φ1，φ2を作り出す。また、このク
ロック作成回路は、φを入力として▲▼を出力する
反転遅延回路D3と、φ，▲▼を入力とする2NAND回
路NA3と、NA3の出力を入力としφ3を出力する反転器I4
と、φ3を入力とし▲▼を出力する反転遅延回路D
4と、φ3と▲▼を入力とする2NOR回路NO2と、こ
のNO2の出力とφとを入力とする2NAND回路NA4と、このN
A4の出力を入力としφ4を出力とする反転器I5とによ
り、クロックφ3，φ4を作り出す。
電圧と0Vとを周期的に振幅する基本クロックφから反転
基本クロックφを作成する反転器I1と、を入力としφ
dを出力する反転遅延回路D1と、とφdを入力とする2N
AND回路NA1と、このNA1の出力を入力としφ1を出力する
反転器I2と、φ1を入力とし▲▼を出力する反転
遅延回路D2と、φ1と▲▼を入力とする2NOR回路N
O1と、このNO1の出力とφとを入力とする2NAND回路NA2
と、NA2の出力を入力としφ2を出力とする反転器I3とに
より、クロック，φ1，φ2を作り出す。また、このク
ロック作成回路は、φを入力として▲▼を出力する
反転遅延回路D3と、φ，▲▼を入力とする2NAND回
路NA3と、NA3の出力を入力としφ3を出力する反転器I4
と、φ3を入力とし▲▼を出力する反転遅延回路D
4と、φ3と▲▼を入力とする2NOR回路NO2と、こ
のNO2の出力とφとを入力とする2NAND回路NA4と、このN
A4の出力を入力としφ4を出力とする反転器I5とによ
り、クロックφ3，φ4を作り出す。
次に、本実施例の昇圧回路動作について、第３図を用
いて説明する。
いて説明する。
第３図は第１図に示す昇圧回路の動作を説明するため
の各種信号電圧および節点電圧のタイミング図である。
尚、この場合、電源電圧Vcc＝1.5V程度のケースについ
て述べる。
の各種信号電圧および節点電圧のタイミング図である。
尚、この場合、電源電圧Vcc＝1.5V程度のケースについ
て述べる。
第３図に示すように、基本クロックφは0Vと1.5Vとの
振幅を周期ｔで繰り返し、1.5Vである時間t1、0Vである
時間はt2で表わされる。反転基本クロックは同じ周期
ｔを持ち、1.5Vである時間はt2、0Vである時間はt1で表
わされる。クロックφ3は周期ｔで繰り返し、基本クロ
ックφが0Vから1.5Vに変化するのに同期して0Vから1.5V
に変化し、1.5Vを保持する時間は反転遅延回路D3によっ
て設定されるt1′である。したがって、時間t1′後クロ
ックφ3は1.5Vから0Vに変化する。また、クロックφ4は
クロックφ3が1.5Vから0Vに変化すると同時に0Vから1.5
Vに変化し、基本クロックφが1.5Vから0Vに立下るまで
1.5Vを保持し、しかる後0Vに変化する。この時間はt1″
である。同様に、クロックφ1はt2′の期間1.5Vであ
り、その他の期間は0Vである。更に、クロックφ2は
t2″の期間1.5Vであり、その他の期間は0Vである。以上
のように、クロックφ1〜φ4は基本クロックφにより時
分割された信号として作成され、基本クロックφと同じ
周期をもって0Vと1.5Vとを振幅する。
振幅を周期ｔで繰り返し、1.5Vである時間t1、0Vである
時間はt2で表わされる。反転基本クロックは同じ周期
ｔを持ち、1.5Vである時間はt2、0Vである時間はt1で表
わされる。クロックφ3は周期ｔで繰り返し、基本クロ
ックφが0Vから1.5Vに変化するのに同期して0Vから1.5V
に変化し、1.5Vを保持する時間は反転遅延回路D3によっ
て設定されるt1′である。したがって、時間t1′後クロ
ックφ3は1.5Vから0Vに変化する。また、クロックφ4は
クロックφ3が1.5Vから0Vに変化すると同時に0Vから1.5
Vに変化し、基本クロックφが1.5Vから0Vに立下るまで
1.5Vを保持し、しかる後0Vに変化する。この時間はt1″
である。同様に、クロックφ1はt2′の期間1.5Vであ
り、その他の期間は0Vである。更に、クロックφ2は
t2″の期間1.5Vであり、その他の期間は0Vである。以上
のように、クロックφ1〜φ4は基本クロックφにより時
分割された信号として作成され、基本クロックφと同じ
周期をもって0Vと1.5Vとを振幅する。
次に、上述したクロック（φ，，φ1〜φ4が第１図
に示す制御信号作成回路に与えられたときの動作を第３
図を中心にして説明する。
に示す制御信号作成回路に与えられたときの動作を第３
図を中心にして説明する。
まず、制御信号CL1について述べる。t1′の期間、φ
＝φ3＝1.5Vで且つその他の信号は0Vであるため、IGFET
Mb1，Mb2はオン、Mb3はオフである。従って、CL1はVcc
電位（1.5V）になる。次に、t1″の期間、φ3が1.5Vか
ら0Vに下がるため、Mb2はオフとなり、またφ4が0Vから
1.5Vに立上がるため、CL1は容量素子Cb1を介して1.5Vか
ら3.0Vまで昇圧される。この時、制御信号端子CL1に接
続されているMb2，Mb3共にオフであるため、CL1は3.0V
をt1″の期間保持する。次に、t2′，t2の期間、すなわ
ちt2″の期間、が1.5V、φ3が0Vであるため、Mb1，M
b2はオフ、Mb3はオンになり、したがってCL1は0Vにな
る。
＝φ3＝1.5Vで且つその他の信号は0Vであるため、IGFET
Mb1，Mb2はオン、Mb3はオフである。従って、CL1はVcc
電位（1.5V）になる。次に、t1″の期間、φ3が1.5Vか
ら0Vに下がるため、Mb2はオフとなり、またφ4が0Vから
1.5Vに立上がるため、CL1は容量素子Cb1を介して1.5Vか
ら3.0Vまで昇圧される。この時、制御信号端子CL1に接
続されているMb2，Mb3共にオフであるため、CL1は3.0V
をt1″の期間保持する。次に、t2′，t2の期間、すなわ
ちt2″の期間、が1.5V、φ3が0Vであるため、Mb1，M
b2はオフ、Mb3はオンになり、したがってCL1は0Vにな
る。
一方、制御信号CL2についてみると、前述したCL1と同
様にt1の期間は0Vであり、t2′の期間は1.5V、t2″の期
間は3.0Vになる。尚、Naは第１図に示すトランジスタM0
とM1との節点の電圧波形である。
様にt1の期間は0Vであり、t2′の期間は1.5V、t2″の期
間は3.0Vになる。尚、Naは第１図に示すトランジスタM0
とM1との節点の電圧波形である。
このようにして、二つの位相の異なる昇圧された制御
信号CL1，CL2は0Vと3Vとの間を振幅する制御信号として
作り出され、これを第１図に示す直列回路１のC1〜Cnの
他端に供給する。これにより、CL1，CL2は3.0Vになり、
Vcc＝1.5Vのときでも昇圧出力Voutは高電圧を得ること
ができる。
信号CL1，CL2は0Vと3Vとの間を振幅する制御信号として
作り出され、これを第１図に示す直列回路１のC1〜Cnの
他端に供給する。これにより、CL1，CL2は3.0Vになり、
Vcc＝1.5Vのときでも昇圧出力Voutは高電圧を得ること
ができる。
以上説明したように、本発明の半導体装置は直列回路
に入力される２つの制御信号を昇圧する回路を用い、電
源電圧以上に昇圧した制御信号を作り出すことにより、
低電圧電源でも高電圧を得ることができ、安定な動作を
実現することができるという効果がある。
に入力される２つの制御信号を昇圧する回路を用い、電
源電圧以上に昇圧した制御信号を作り出すことにより、
低電圧電源でも高電圧を得ることができ、安定な動作を
実現することができるという効果がある。
第１図は本発明の一実施例を説明するための半導体装置
の昇圧回路図、第２図は第１図に示すクロック信号の作
成回路図、第３図は第１図に示す昇圧回路の動作を説明
するための各種信号電圧および節点電圧タイミング図、
第４図は従来の一例を説明するための昇圧回路図であ
る。 １……直列回路、2,2′……制御信号作成回路、M0〜Mn
……絶縁ゲート型電界効果トランジスタ（IGFET）、C1
〜Cn……容量素子、Mb1，Mb4……p-ch IGFET、Mb2，
Mb3，Mb5，Mb6……n-ch IGFET、CL1，CL2……制御信号
（端子）、φ，，φ1〜φ4……クロック、Na……節点
（電圧）、I1〜I5……反転器（インバータ）、D1〜D4…
…反転遅延回路、NA1〜NA4……NAND回路、NO1,NO2……N
OR回路。
の昇圧回路図、第２図は第１図に示すクロック信号の作
成回路図、第３図は第１図に示す昇圧回路の動作を説明
するための各種信号電圧および節点電圧タイミング図、
第４図は従来の一例を説明するための昇圧回路図であ
る。 １……直列回路、2,2′……制御信号作成回路、M0〜Mn
……絶縁ゲート型電界効果トランジスタ（IGFET）、C1
〜Cn……容量素子、Mb1，Mb4……p-ch IGFET、Mb2，
Mb3，Mb5，Mb6……n-ch IGFET、CL1，CL2……制御信号
（端子）、φ，，φ1〜φ4……クロック、Na……節点
（電圧）、I1〜I5……反転器（インバータ）、D1〜D4…
…反転遅延回路、NA1〜NA4……NAND回路、NO1,NO2……N
OR回路。
Claims (1)
- 【請求項１】ドレインとゲートが共通接続された複数の
絶縁ゲート型電界効果トランジスタをドレイン・ソース
方向に直列接続した直列回路と前記複数のトランジスタ
の各々のドレイン・ゲート接続点に一端を接続した複数
の容量素子と半導体基板上に形成し、前記各容量素子の
他端に供給される制御信号が隣り合った前記容量素子に
対して位相を異ならしめ、前記直列回路のソース端から
昇圧出力を得る半導体装置において、ドレインを電源端
子に接続しゲートに基本反転クロックを供給される第１
の絶縁ゲート型電界効果トランジスタと，ドレインを前
記第１の絶縁ゲート型電界効果トランジスタのソースに
且つソースを第１の制御信号出力端に接続し、ゲートに
第１の制御クロックを供給される第１のデプレッション
型絶縁ゲート型電界効果トランジスタと，ドレインを前
記第１の制御信号出力端に接続し且つソースを接地し、
ゲートに前記基本反転クロックを供給される第２の絶縁
ゲート型電界効果トランジスタと，一端を前記第１の制
御信号出力端に接続するとともに他端から第２の制御ク
ロックを供給される第１の容量素子とを備えた第１の制
御信号作成回路と、ドレインを電源端子に接続しゲート
に基本クロックを供給される第３の絶縁ゲート型電界効
果トランジスタと，ドレインを前記第３の絶縁ゲート型
電界効果トランジスタのソースに且つソースを第２の制
御信号出力端に接続し、ゲートに第３の制御クロックを
供給される第２のデプレッション型絶縁ゲート型電界効
果トランジスタと，ドレインを前記第２の制御信号出力
端に接続し且つソースを接地し、ゲートに前記基本クロ
ックを供給される第４の絶縁ゲート型電界効果トランジ
スタと，一端を前記第２の制御信号出力端に接続すると
ともに他端から第４の制御クロックを供給される第２の
容量素子とを備えた第２の制御信号作成回路とを有し、
前記第１および第２の制御信号作成回路から前記直列回
路に接続された前記複数の容量素子に電源電圧以上に昇
圧された電圧と接地電圧とを周期的にそれぞれ振幅する
位相の反転した制御信号として供給することを特徴とす
る半導体装置。
Priority Applications (2)
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| JP63176617A JP2503596B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP63176617A JP2503596B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (2)
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| JPH0226060A JPH0226060A (ja) | 1990-01-29 |
| JP2503596B2 true JP2503596B2 (ja) | 1996-06-05 |
Family
ID=16016704
Family Applications (1)
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| JP63176617A Expired - Lifetime JP2503596B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
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-
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-
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