JPS58151719A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPS58151719A JPS58151719A JP57034765A JP3476582A JPS58151719A JP S58151719 A JPS58151719 A JP S58151719A JP 57034765 A JP57034765 A JP 57034765A JP 3476582 A JP3476582 A JP 3476582A JP S58151719 A JPS58151719 A JP S58151719A
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- mos
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- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、固体撮像素子や液晶表示部材等の駆動回路部
を構成するに好適な、定められたタイミングで比較的大
振幅なパルス信号を発生することができるパルス発生回
路に関する。
を構成するに好適な、定められたタイミングで比較的大
振幅なパルス信号を発生することができるパルス発生回
路に関する。
光電変換素子が行列配置され、これら光電変換素子で得
られた電荷を電荷転送素子で転送して撮像出力信号を得
るようにした固体撮像素子や、平板状にされた液晶部の
所定の箇所に選択的′に電圧を印加して所望のパターン
表示を得るようにした液晶表示部材等は、通常、所定の
位相差を有して順次発生する一連のパルス電圧信号が供
給されて駆動される。そして、その場合のパルス電圧信
号の個々は、例えば、その振幅値が１Ｏ−１１０Ｖ程度
と比較的大振幅であることが要求されることがあり、こ
のような撮像素子や表示部材等の駆動回路部として、比
較的大振幅な駆動用パルス電圧信号を、低消費電力のも
とに、正確に発生せしめるものが必要とされる。
られた電荷を電荷転送素子で転送して撮像出力信号を得
るようにした固体撮像素子や、平板状にされた液晶部の
所定の箇所に選択的′に電圧を印加して所望のパターン
表示を得るようにした液晶表示部材等は、通常、所定の
位相差を有して順次発生する一連のパルス電圧信号が供
給されて駆動される。そして、その場合のパルス電圧信
号の個々は、例えば、その振幅値が１Ｏ−１１０Ｖ程度
と比較的大振幅であることが要求されることがあり、こ
のような撮像素子や表示部材等の駆動回路部として、比
較的大振幅な駆動用パルス電圧信号を、低消費電力のも
とに、正確に発生せしめるものが必要とされる。
本発明は、斯かる駆動回路部を構成すぺ〈用いるに適し
た新規なパルス発生回路を提供するものであり７、以下
、本発明の実施例について図面を参照して説明する１、 第１図は、本発明に係るパルス発生回路の一例を示す。
た新規なパルス発生回路を提供するものであり７、以下
、本発明の実施例について図面を参照して説明する１、 第１図は、本発明に係るパルス発生回路の一例を示す。
この例は、Ｎチャンネル形の絶縁ゲート形電界効果トラ
ンジスタ（以下、ＭＯＳ −ＦＥＴという）を用いて構
成されたもので、電源電圧Ｖ（１が供給される電源電圧
供給端子／と基準電圧ｖｓが供給される基準電圧供給端
子コとの間に、夫々、第−及び第二のスイッチング素子
として動作するＭＯＳ・ＦＥＴ ３及びグのトンイン・
ソース間が直列に接続される、これらＭＯＳ −ＦＥＴ
３及びグの接続中点と基準電圧供給端子−との間に、
容量素子左と第三のスイッチング素子として動作するＭ
ＯＳ −ＦＥＴ Ａのドレイン・ソース間とが直列接続
される。この容量素子Ｓの両端に、増幅素子として動作
するＭＯＳ −ＦＥＴ ？のゲート及びソースが夫々接
続さ□れ、このＭＯＳ −ＦＥＴ ７のドレインは電源
電圧供給端子／に接続される。さらに、 ＭＯＳ −Ｆ
ＥＴ ７のソースと基準電圧供給端子λとの間に、第四
のスイッチング素子として動作するＭＯＳ −ＦＥＴざ
のドレイン・ノース間が接続される。そして、 ＭＯＳ
−ＦＥＴ ３及び６のゲートが第一の入力端子９に接
続されるとともに、ＭＯＳ −ＦＥＴ ｔＩ及びｇのゲ
ートが第二の入力端子１０に接続され、また、ＭＯＳ
−ＦＥＴ ７のソースから出力端子／／が導出される。
ンジスタ（以下、ＭＯＳ −ＦＥＴという）を用いて構
成されたもので、電源電圧Ｖ（１が供給される電源電圧
供給端子／と基準電圧ｖｓが供給される基準電圧供給端
子コとの間に、夫々、第−及び第二のスイッチング素子
として動作するＭＯＳ・ＦＥＴ ３及びグのトンイン・
ソース間が直列に接続される、これらＭＯＳ −ＦＥＴ
３及びグの接続中点と基準電圧供給端子−との間に、
容量素子左と第三のスイッチング素子として動作するＭ
ＯＳ −ＦＥＴ Ａのドレイン・ソース間とが直列接続
される。この容量素子Ｓの両端に、増幅素子として動作
するＭＯＳ −ＦＥＴ ？のゲート及びソースが夫々接
続さ□れ、このＭＯＳ −ＦＥＴ ７のドレインは電源
電圧供給端子／に接続される。さらに、 ＭＯＳ −Ｆ
ＥＴ ７のソースと基準電圧供給端子λとの間に、第四
のスイッチング素子として動作するＭＯＳ −ＦＥＴざ
のドレイン・ノース間が接続される。そして、 ＭＯＳ
−ＦＥＴ ３及び６のゲートが第一の入力端子９に接
続されるとともに、ＭＯＳ −ＦＥＴ ｔＩ及びｇのゲ
ートが第二の入力端子１０に接続され、また、ＭＯＳ
−ＦＥＴ ７のソースから出力端子／／が導出される。
このように構成された回路の第−及び第二の入力端子９
及び１０には、第２図Ａ及びＢに示される如く、夫々時
点ｔ／及びｔ２でレベル変化を生ずる第−及び第二の入
力信号Ｖ／及びｖ２が、夫々、供給される１、ここで、
第一の入力信号Ｖ／は時点ｔ）で略電源電圧Ｖｄに等し
い高レベルＨから略基準電圧ｖ８に等しい低レベルＬへ
と立下り、また、第二の入力信号ｖ２は時点ｔ２で低レ
ベルＬから高レベルＨ′へと立上るものとされている。
及び１０には、第２図Ａ及びＢに示される如く、夫々時
点ｔ／及びｔ２でレベル変化を生ずる第−及び第二の入
力信号Ｖ／及びｖ２が、夫々、供給される１、ここで、
第一の入力信号Ｖ／は時点ｔ）で略電源電圧Ｖｄに等し
い高レベルＨから略基準電圧ｖ８に等しい低レベルＬへ
と立下り、また、第二の入力信号ｖ２は時点ｔ２で低レ
ベルＬから高レベルＨ′へと立上るものとされている。
そして、時点ｌｌ前では第一の入力信号Ｖ／は高レベル
Ｈになっておシ、第二の入力信号ｖ２は低レベルＬとな
っているので、ＭＯＳ −ＦＥＴ ３及び乙はオン状態
にあり、ＭＯＳ・ＦＥＴＩＩ及びｇはオフ状態にある。
Ｈになっておシ、第二の入力信号ｖ２は低レベルＬとな
っているので、ＭＯＳ −ＦＥＴ ３及び乙はオン状態
にあり、ＭＯＳ・ＦＥＴＩＩ及びｇはオフ状態にある。
このとき容量素子ＳはＭＯＳ −ＦＥＴ ３を介して電
源電圧Ｖｄで充電されておシ、容量素子ＳとＭＯＳ −
ＦＥＴ ７のゲートとの接続点Ｐの電圧Ｖｐは、第２図
Ｃに示される如く、略電源電圧ｖｐに等しい第一の高レ
ベルＨ７となっている。また、 ＭＯＳ −ＦＥＴ Ａ
がオン状態にあるので、出力端子／／の電圧Ｖμは、第
２図りに示される如く、略基準電圧Ｖ８に等しい低レベ
ルＬになっている３、時点ｔ／に於いて、第一の入力信
号Ｖ／が高レベルＨから低レベルＬへと立下り、この念
め、ＭＯＳ・ＦＥＴ ３及び乙がオフとなる。従って、
ＭＯ８＠ＦＥＴ Ａ及びざの両者がオフ状態となるので
、ＭＯＳ・ＦＥＴ ’７のソースの電圧レベル、即ち、
出力端子／／の電圧ｖｏが上昇し、これに伴って接続点
Ｐの電圧レベルも上昇する１、このとき、ＭＯＳ −Ｆ
ＥＴ ７のソースの電圧レベルの上昇ブ容量素子Ｓを介
して接続点Ｐの電圧／ペルの上昇→ＭＯ８−ＦＥＴ ７
のドレイン・ソース電流の増加→ＭＯ８−ＦＥＴ ７の
ソースの電モレベルの上昇という正帰還がかかり、ＭＯ
Ｓ ＠ＦＥＴ ７のソースの電圧７ペルは急速に上昇す
る。そして、接続点Ｐの電圧Ｖｐは、第２図Ｃに示され
る如く、時点１．直後の時点ｔｌ′で、略電源電圧の２
倍、２Ｖｄに等しい（詳細には、Ｖｄ−Ｖｔｈ＋ｃ＋ｃ
、・ｖ”但し、■ｔｈハＭＯ８−ＦＥＴ７ノスレツシヨ
ールド電圧、Ｃは容量素子Ｓの容量、ＣｓはＭＯＳ −
ＦＥＴ ７のソースに於ける寄生容量）第二の高レベル
Ｈ２へと立上り、 ＭＯＳ −ＦＥＴ ７のソースの電
圧レベルは急速に略電源電圧Ｖｄとなる。従って、出力
端子／／の電圧Ｖｏは、第２図りに示される如く、時点
ｔｌ′で急速に上昇して、略電源電圧Ｖｄと等しい高レ
ベルＨとなる。この場合、第一の入力信号Ｖ／がほぼ低
レベルＬにならないとＭＯＳ −ＦＥＴ乙がオフ状態に
ならないので、第一の入力信号Ｖ／の立下り部と出力端
子／ｌの電圧■。の立上り部のオーバーラツプ期間はほ
とんどないものとなる。
源電圧Ｖｄで充電されておシ、容量素子ＳとＭＯＳ −
ＦＥＴ ７のゲートとの接続点Ｐの電圧Ｖｐは、第２図
Ｃに示される如く、略電源電圧ｖｐに等しい第一の高レ
ベルＨ７となっている。また、 ＭＯＳ −ＦＥＴ Ａ
がオン状態にあるので、出力端子／／の電圧Ｖμは、第
２図りに示される如く、略基準電圧Ｖ８に等しい低レベ
ルＬになっている３、時点ｔ／に於いて、第一の入力信
号Ｖ／が高レベルＨから低レベルＬへと立下り、この念
め、ＭＯＳ・ＦＥＴ ３及び乙がオフとなる。従って、
ＭＯ８＠ＦＥＴ Ａ及びざの両者がオフ状態となるので
、ＭＯＳ・ＦＥＴ ’７のソースの電圧レベル、即ち、
出力端子／／の電圧ｖｏが上昇し、これに伴って接続点
Ｐの電圧レベルも上昇する１、このとき、ＭＯＳ −Ｆ
ＥＴ ７のソースの電圧レベルの上昇ブ容量素子Ｓを介
して接続点Ｐの電圧／ペルの上昇→ＭＯ８−ＦＥＴ ７
のドレイン・ソース電流の増加→ＭＯ８−ＦＥＴ ７の
ソースの電モレベルの上昇という正帰還がかかり、ＭＯ
Ｓ ＠ＦＥＴ ７のソースの電圧７ペルは急速に上昇す
る。そして、接続点Ｐの電圧Ｖｐは、第２図Ｃに示され
る如く、時点１．直後の時点ｔｌ′で、略電源電圧の２
倍、２Ｖｄに等しい（詳細には、Ｖｄ−Ｖｔｈ＋ｃ＋ｃ
、・ｖ”但し、■ｔｈハＭＯ８−ＦＥＴ７ノスレツシヨ
ールド電圧、Ｃは容量素子Ｓの容量、ＣｓはＭＯＳ −
ＦＥＴ ７のソースに於ける寄生容量）第二の高レベル
Ｈ２へと立上り、 ＭＯＳ −ＦＥＴ ７のソースの電
圧レベルは急速に略電源電圧Ｖｄとなる。従って、出力
端子／／の電圧Ｖｏは、第２図りに示される如く、時点
ｔｌ′で急速に上昇して、略電源電圧Ｖｄと等しい高レ
ベルＨとなる。この場合、第一の入力信号Ｖ／がほぼ低
レベルＬにならないとＭＯＳ −ＦＥＴ乙がオフ状態に
ならないので、第一の入力信号Ｖ／の立下り部と出力端
子／ｌの電圧■。の立上り部のオーバーラツプ期間はほ
とんどないものとなる。
次に時点ｔコになると、第二の入力信号Ｖコが低７ベル
Ｌから高レベルＨ′へと立上り、この次め、ＭＯＳ・Ｆ
ＥＴ ｌｌ及びｇがオンとなる。従って、接続点Ｐの電
圧ｖｐが、第２図Ｃに示される如く、第二の高７ベルＨ
２から低レベルＬへと立下り、また、 ＭＯＳ−ＦＥＴ
７のソースの電圧が低レベルＬへと降下スる。従って
、出力端子／／の電圧Ｖ。は、第一図りに示される如く
、高ＶペルＨから急速に立下って、時点１２／で低ノベ
ルＬになる。この場合、接続点Ｐの電圧ｖｐとＭＯＳ−
ＦＥＴ７ノ７−、（）電圧ｔ！［、容量素子Ｓを過じて
互いに低め合ってその立下りは急しゅんになシ、時点ｔ
２と１２／との間は極めて短時間である。なお、その後
、第−及び第二の入力信号Ｖ／及びｖ２は、夫々、高レ
ベルＨ及び低ンペルＬに戻る。
Ｌから高レベルＨ′へと立上り、この次め、ＭＯＳ・Ｆ
ＥＴ ｌｌ及びｇがオンとなる。従って、接続点Ｐの電
圧ｖｐが、第２図Ｃに示される如く、第二の高７ベルＨ
２から低レベルＬへと立下り、また、 ＭＯＳ−ＦＥＴ
７のソースの電圧が低レベルＬへと降下スる。従って
、出力端子／／の電圧Ｖ。は、第一図りに示される如く
、高ＶペルＨから急速に立下って、時点１２／で低ノベ
ルＬになる。この場合、接続点Ｐの電圧ｖｐとＭＯＳ−
ＦＥＴ７ノ７−、（）電圧ｔ！［、容量素子Ｓを過じて
互いに低め合ってその立下りは急しゅんになシ、時点ｔ
２と１２／との間は極めて短時間である。なお、その後
、第−及び第二の入力信号Ｖ／及びｖ２は、夫々、高レ
ベルＨ及び低ンペルＬに戻る。
このようにして、出力端子／／には、第２図りに示され
る如くの、第一の入力信号Ｖ／のレベル変化に対応しそ
立上り、第二の入力信号ｖ２のレベル変化に対応して立
下るパルス電圧Ｑが得られるのである。このパルス電圧
Ｑは、そのタイミングと幅が第−及び第二の入力信号に
よって規定されるものであるとともに、その振幅を略Ｖ
ｄ−Ｖｓとするもの、換言すれば、電源電圧Ｖｄを最大
限に利用した大振幅のものとなろう即ち、第一図に示さ
れるｉ、ｉｐｌ路は、容量素子Ｓの昇圧動作を巧みに用
いることにより、電源電圧Ｖｄを最大限に利用した比較
的大振幅のパルス電圧を、入力信号のレベル変化に対応
して得ることができるものである。そして、その動作中
に於いて、電源電圧供給端子／から基準電圧供給端子コ
への貫通電流は、常時流れているのではなく、比較的短
時間流れるだけであるので、消費室、力が極めて低減さ
れたものとなる。なお、第二の入力信号ｖ、２は、ＭＯ
Ｓ −ＦＥＴ ４及びｇをオン・オフ制御できればよい
ものであるので、その高レベルＨ′は比較的低いもので
あってもよい。
る如くの、第一の入力信号Ｖ／のレベル変化に対応しそ
立上り、第二の入力信号ｖ２のレベル変化に対応して立
下るパルス電圧Ｑが得られるのである。このパルス電圧
Ｑは、そのタイミングと幅が第−及び第二の入力信号に
よって規定されるものであるとともに、その振幅を略Ｖ
ｄ−Ｖｓとするもの、換言すれば、電源電圧Ｖｄを最大
限に利用した大振幅のものとなろう即ち、第一図に示さ
れるｉ、ｉｐｌ路は、容量素子Ｓの昇圧動作を巧みに用
いることにより、電源電圧Ｖｄを最大限に利用した比較
的大振幅のパルス電圧を、入力信号のレベル変化に対応
して得ることができるものである。そして、その動作中
に於いて、電源電圧供給端子／から基準電圧供給端子コ
への貫通電流は、常時流れているのではなく、比較的短
時間流れるだけであるので、消費室、力が極めて低減さ
れたものとなる。なお、第二の入力信号ｖ、２は、ＭＯ
Ｓ −ＦＥＴ ４及びｇをオン・オフ制御できればよい
ものであるので、その高レベルＨ′は比較的低いもので
あってもよい。
第３図は、上述の本発明に係るパルス発生回路の一例の
複数個がシフトレジスタ回路と組合されて、位相が順次
具なっていく複数のパルス電圧を発生する駆動回路が形
成された例について、その一部分を示す。第３図に於い
て、２０は通常のシフトレジスタ回路であり、複数段の
単位ブロック＝２／ ｎ＋ −２’ｎ 十／ ＋・・・
・が電源電圧供給端子２２と基準電圧供給端子２３との
間に縦続接続されて構成されている。そして、各単位ブ
ロック２ ／ ｎ、 ２Ｉ ｎ十ｌ。
複数個がシフトレジスタ回路と組合されて、位相が順次
具なっていく複数のパルス電圧を発生する駆動回路が形
成された例について、その一部分を示す。第３図に於い
て、２０は通常のシフトレジスタ回路であり、複数段の
単位ブロック＝２／ ｎ＋ −２’ｎ 十／ ＋・・・
・が電源電圧供給端子２２と基準電圧供給端子２３との
間に縦続接続されて構成されている。そして、各単位ブ
ロック２ ／ ｎ、 ２Ｉ ｎ十ｌ。
・°°°には、クロック供給端子２Ｓ及び２弘から、第
ｑ図Ａに示される如くの、位相を異にするクロックパル
スφ／及びφコが交互に供給されて、夫々の出力端子２
６ｎ、２乙ｎ＋／＋・・・・か缶、第ｑ図Ｂに示される
如くの出力パルスＶφ。、Ｖφ。十ｌ、パ°・が順次得
られる。
ｑ図Ａに示される如くの、位相を異にするクロックパル
スφ／及びφコが交互に供給されて、夫々の出力端子２
６ｎ、２乙ｎ＋／＋・・・・か缶、第ｑ図Ｂに示される
如くの出力パルスＶφ。、Ｖφ。十ｌ、パ°・が順次得
られる。
斯かるシフトレジスタ回路、２０に対して、複数の上述
した本発明に係るパルス発生回路３０ｎ。
した本発明に係るパルス発生回路３０ｎ。
３０ｎ−４−ｔ ＋’・°°が縦続配置され、前段のも
のの出力端子、例えば、／／ｎと後段のものの第一の入
力端子、例えば、９ｎ＋７とが順次接続されている。な
お、この例では、各パルス発生回路３０ ｎ 、 ３（
７ｎ−４−ｔ 、・・・・は、共通の電源電圧供給端子
／及び基準電圧供給端子コを有すものとなっている、７
また、シフトレジスタ回路２０の出力端子λ乙ｎ、２乙
Ｈ＋／ ｒ ” ”がパルス発生回路３０ｎ、３θ。十
ｌ、・°°゛の第二の入力端子１０ｎ、１０ｎ＋ｌ、・
・・°に接続されているっ従って、この場合、パルス発
生回路３０ｎ、 ３０ｎ＋ｉ 。
のの出力端子、例えば、／／ｎと後段のものの第一の入
力端子、例えば、９ｎ＋７とが順次接続されている。な
お、この例では、各パルス発生回路３０ ｎ 、 ３（
７ｎ−４−ｔ 、・・・・は、共通の電源電圧供給端子
／及び基準電圧供給端子コを有すものとなっている、７
また、シフトレジスタ回路２０の出力端子λ乙ｎ、２乙
Ｈ＋／ ｒ ” ”がパルス発生回路３０ｎ、３θ。十
ｌ、・°°゛の第二の入力端子１０ｎ、１０ｎ＋ｌ、・
・・°に接続されているっ従って、この場合、パルス発
生回路３０ｎ、 ３０ｎ＋ｉ 。
・・・°の夫々は、前段のものの出力・（ルス電圧を第
一の入力信号とし、また、シフトレジスタ回路２０の各
単位ブロックから得られる出力］（ルスを第二の入力信
号として、前述の如くのパルス発生動作を行うものとな
っている１、よって、シフトレジスタ回路２０の単位ブ
ロック２Ｉｎ、 ２Ｉｎ＋ｔ 、”・の出力端子、２Ａ
ｎ ＋ ２Ａｎ−４−ｔ ＋・・・・から第ｑ図Ｂに示
される如くの出力パルスＶφ。、Ｖφ。＋／ ＋””が
得られるのに伴って、各パルス発生回路３０ｎ、 ３０
叶ｌ。
一の入力信号とし、また、シフトレジスタ回路２０の各
単位ブロックから得られる出力］（ルスを第二の入力信
号として、前述の如くのパルス発生動作を行うものとな
っている１、よって、シフトレジスタ回路２０の単位ブ
ロック２Ｉｎ、 ２Ｉｎ＋ｔ 、”・の出力端子、２Ａ
ｎ ＋ ２Ａｎ−４−ｔ ＋・・・・から第ｑ図Ｂに示
される如くの出力パルスＶφ。、Ｖφ。＋／ ＋””が
得られるのに伴って、各パルス発生回路３０ｎ、 ３０
叶ｌ。
°・・の出力端子／ ／ ｎ＋ ／ ／ ｎ＋ ／ ＋
’・・・からは、第ｑ図Ｃに示される如くの、その前
段のものの出力パルス電圧の立下りに対応して立上り、
シフトレジスタ回路２０からの出力パルスＶφｎ、ｖφ
ｎ＋１ ＋”。
’・・・からは、第ｑ図Ｃに示される如くの、その前
段のものの出力パルス電圧の立下りに対応して立上り、
シフトレジスタ回路２０からの出力パルスＶφｎ、ｖφ
ｎ＋１ ＋”。
・・の立上りに対応して立下るパルス電圧Ｑｎ ＋ Ｑ
ｎ十ｉ 。
ｎ十ｉ 。
°°°“が得られる。この場合、シフトレジスタ回路２
０の出力パルスＶφｎ＋Ｖφｎ＋／＋””は、各パルス
発生回路３０ｎ、 ３０ｎ＋ｔ Ｈ・・・・のＭＯＳ
＠ＦＥＴ４ｎｒ ’Ｉｎ＋ｙ ｒ・・°°及びｇｎ ｙ
ｇｎ＋７＋ ”・・をオン・オフ制御できればよいも
のであるから、その振幅は比較的小なるものでよい。
０の出力パルスＶφｎ＋Ｖφｎ＋／＋””は、各パルス
発生回路３０ｎ、 ３０ｎ＋ｔ Ｈ・・・・のＭＯＳ
＠ＦＥＴ４ｎｒ ’Ｉｎ＋ｙ ｒ・・°°及びｇｎ ｙ
ｇｎ＋７＋ ”・・をオン・オフ制御できればよいも
のであるから、その振幅は比較的小なるものでよい。
なお、上述の如くのパルス発生回路３０ｎ、 ３０ｎ＋
／。
／。
・・・・の縦続接続に於いて、初段のもの、即ち、パル
ス発生回路３０／の第一の入力端子？／への第一の入力
信号は、別途に供給される必要がある、第Ｓ図は、斯か
る初段のパルス発生回路３０／に対する第一の入力信号
を供給する回路の一例を示す。この例では、初段のパル
ス発生回路３０１のさらに前段に於いて、電源電圧供給
端子／と基準電圧供給端子Ωとの間に、セットアツプ回
路Ｉ１０が接続される５、このセットアツプ回路ｌ１０
は、ＭＯＳ ＠ＦＥＴ’ＩＩ、１１２及び４ｔ３で図示
の如くに構成されており、ＭＯＳ ＠ＦＥＴ ４ ／の
ソースとＭＯＳ −ＦＥＴ Ｉｌ、２及びｌＩ３のドレ
インとの接続点Ｓが初段のパルス発生回路３０ｔの第一
の入力端子９１に接続され、また、ＭＯＳ −ＦＥＴ
４２のゲートがシフトレジスタ回路２０の零番目の単位
ブロック２１０の出力端子コ乙０に接続され、さらに、
ＭＯＳ −ＦＥＴ ４ｔ３のゲートがシフ）ｌ／ジスタ
回路２０の／番目の単位ブロック２／／の出力端子２１
ｙに接続されている。
ス発生回路３０／の第一の入力端子？／への第一の入力
信号は、別途に供給される必要がある、第Ｓ図は、斯か
る初段のパルス発生回路３０／に対する第一の入力信号
を供給する回路の一例を示す。この例では、初段のパル
ス発生回路３０１のさらに前段に於いて、電源電圧供給
端子／と基準電圧供給端子Ωとの間に、セットアツプ回
路Ｉ１０が接続される５、このセットアツプ回路ｌ１０
は、ＭＯＳ ＠ＦＥＴ’ＩＩ、１１２及び４ｔ３で図示
の如くに構成されており、ＭＯＳ ＠ＦＥＴ ４ ／の
ソースとＭＯＳ −ＦＥＴ Ｉｌ、２及びｌＩ３のドレ
インとの接続点Ｓが初段のパルス発生回路３０ｔの第一
の入力端子９１に接続され、また、ＭＯＳ −ＦＥＴ
４２のゲートがシフトレジスタ回路２０の零番目の単位
ブロック２１０の出力端子コ乙０に接続され、さらに、
ＭＯＳ −ＦＥＴ ４ｔ３のゲートがシフ）ｌ／ジスタ
回路２０の／番目の単位ブロック２／／の出力端子２１
ｙに接続されている。
斯かる構成に於いて、シフトレジスタ回路λθの出力端
子２乙０及びλ乙ｌに得られる、第ｑ図Ｂに示される出
力パルスＶφ。及びＶφ。＋ｌと同様な、出力パルスＶ
φ０及びＶφｌがオーバーラツプして出力端子２ＡＯ及
びコ乙ｌの電圧が共に低レベルとなる期間に、ＭＯＳ
−ＦＥＴ ＩＩｕ及びｌＩ３が両者オフ状態となって接
続点Ｓの電圧は略電源電圧Ｖ（Ｈに等しい高ＶベルＨと
なシ、その後、シフトレジスタ回路コθの出力端子２６
ｏに得られる出力パルスＶφＯの後縁の時点となってこ
の出力端子２Ａｏの電圧が高Ｖペルになると、 ＭＯ８
ΦＦＥＴｌＩ２がオンとなって、接続点Ｓの電圧は略基
準電圧Ｖ８に等しい低レベルＬとなる。そして、この接
続点Ｓに得られる高レベルＨから低レベルＬへと変化す
る電圧が、初段のパルス発生回路３０）の第一の入力端
子ｑ／に、第一の入力信号として供給されるのである。
子２乙０及びλ乙ｌに得られる、第ｑ図Ｂに示される出
力パルスＶφ。及びＶφ。＋ｌと同様な、出力パルスＶ
φ０及びＶφｌがオーバーラツプして出力端子２ＡＯ及
びコ乙ｌの電圧が共に低レベルとなる期間に、ＭＯＳ
−ＦＥＴ ＩＩｕ及びｌＩ３が両者オフ状態となって接
続点Ｓの電圧は略電源電圧Ｖ（Ｈに等しい高ＶベルＨと
なシ、その後、シフトレジスタ回路コθの出力端子２６
ｏに得られる出力パルスＶφＯの後縁の時点となってこ
の出力端子２Ａｏの電圧が高Ｖペルになると、 ＭＯ８
ΦＦＥＴｌＩ２がオンとなって、接続点Ｓの電圧は略基
準電圧Ｖ８に等しい低レベルＬとなる。そして、この接
続点Ｓに得られる高レベルＨから低レベルＬへと変化す
る電圧が、初段のパルス発生回路３０）の第一の入力端
子ｑ／に、第一の入力信号として供給されるのである。
第６図は、第１図に示される本発明に係るパルス発生回
路の一例に於ける容量素子Ｓが、具体的に、トンインと
ソースが共通接続されたディプリーション形のＭＯＳ
−ＦＥＴ ／ Ｊのゲート・チャンネル間の容量で構成
された例を示す。この場合、ＭＯＳ −ＦＥＴ ／ ２
のゲート側を接続点Ｐに接続することにより、効率の良
い昇圧を行うことができる。
路の一例に於ける容量素子Ｓが、具体的に、トンインと
ソースが共通接続されたディプリーション形のＭＯＳ
−ＦＥＴ ／ Ｊのゲート・チャンネル間の容量で構成
された例を示す。この場合、ＭＯＳ −ＦＥＴ ／ ２
のゲート側を接続点Ｐに接続することにより、効率の良
い昇圧を行うことができる。
さらに、第７図は本発明に係るパルス発生回路の他の例
を示し、この第７図でも、第１図に示される例の各部に
対応する部分には第１図と共通の符号が付されている１
、この例では、第１図に示されるし１１に於けるＭＯＳ
−ＦＥＴ ３に代えて、トンインとゲートが共通接続
されたＭＯＳ −ＦＥＴ ／ ３が用いられており、そ
のトンイン及びゲートが第一の入力端子９に接続され、
また、ソースがＭＯＳ・ＦＥＴグのトンインに接続され
ている。っこの場合にも、第一の入力端子９に供給され
る第一の入力信号ｖノが略電源電圧Ｖｄに等しい高７ベ
ルＨをとる場合には、第１図に示される列と同様の動作
をする。
を示し、この第７図でも、第１図に示される例の各部に
対応する部分には第１図と共通の符号が付されている１
、この例では、第１図に示されるし１１に於けるＭＯＳ
−ＦＥＴ ３に代えて、トンインとゲートが共通接続
されたＭＯＳ −ＦＥＴ ／ ３が用いられており、そ
のトンイン及びゲートが第一の入力端子９に接続され、
また、ソースがＭＯＳ・ＦＥＴグのトンインに接続され
ている。っこの場合にも、第一の入力端子９に供給され
る第一の入力信号ｖノが略電源電圧Ｖｄに等しい高７ベ
ルＨをとる場合には、第１図に示される列と同様の動作
をする。
以上説明した如く、本発明に係るパルス発生回路によれ
ば、その電源電圧を最大限に利用した比較的大振幅のパ
ルス電圧を、入力信号により規定されるタイミング及び
幅をもって確実に発生でき、しかも、パルス電圧発生動
作中の消費電力を極めて低減せしめることができる。ま
九、本発明に係るパルス発生回路を複数個縦続接続して
用いることにより、順次位相が異っていく複数のパルス
電圧を得ることができ、このとき、各パルス電圧間のオ
ーバーラツプ時間を極めて小とする、ことができる１、
さらに、斯かる場合、比較的大振幅の各パルス電圧を発
生させるに、入力信号の振幅を小なるものとすることが
できる。従って、本発明に係るパルス発生回路は、固体
撮像素子や液晶表示部材等の比較的大振幅の駆動パルス
を必要とするものの駆動回路部を構成すべく用いるに好
適である。
ば、その電源電圧を最大限に利用した比較的大振幅のパ
ルス電圧を、入力信号により規定されるタイミング及び
幅をもって確実に発生でき、しかも、パルス電圧発生動
作中の消費電力を極めて低減せしめることができる。ま
九、本発明に係るパルス発生回路を複数個縦続接続して
用いることにより、順次位相が異っていく複数のパルス
電圧を得ることができ、このとき、各パルス電圧間のオ
ーバーラツプ時間を極めて小とする、ことができる１、
さらに、斯かる場合、比較的大振幅の各パルス電圧を発
生させるに、入力信号の振幅を小なるものとすることが
できる。従って、本発明に係るパルス発生回路は、固体
撮像素子や液晶表示部材等の比較的大振幅の駆動パルス
を必要とするものの駆動回路部を構成すべく用いるに好
適である。
第１図は本発明に係るパルス発生回路の一例を示す回路
接続図、第２図は第１図に示される例の動作説明に供さ
れる波形図、第３図は第１図に示される例の複数がシフ
トレジスタ回路とともに用いられて構成された駆動回路
の例の一部分を示す回路接続図、第９図は第３図に示さ
れる駆動回路の動作説明に供される波形図、第Ｓ図は第
３図に示される駆動回路の例の他の一部分を示す回路接
続図、第６図は第１図に示される例の一部分をより具体
的構成をもって示した回路接続図、第７図は本発明に係
るパルス発生回路の他の列を示す回路接続図でおる。 図中、／は電源電圧供給端子、コは基準電圧供給端子、
３．’１，１．．ｇ及び／３はスイッチング素子として
動作するＭＯＳ −ＦＥＴ、 ｊは容量素子、７は増幅
素子として動作するＭＯＳ −ＦＥＴ、 ／ 、２は
ディプリーション形のＭＯＳ−ＦＥＴ、９，９／、９ｎ
及び９ｎ十ｌは第一の入力端子、／θ、／θｌ、１０ｎ
及び１０ｎ十ｌは第二の入力端子、／ ／ 、／／、、
／／ｎ及び／／ｎ＋ｌは出力端子である。 第１図
接続図、第２図は第１図に示される例の動作説明に供さ
れる波形図、第３図は第１図に示される例の複数がシフ
トレジスタ回路とともに用いられて構成された駆動回路
の例の一部分を示す回路接続図、第９図は第３図に示さ
れる駆動回路の動作説明に供される波形図、第Ｓ図は第
３図に示される駆動回路の例の他の一部分を示す回路接
続図、第６図は第１図に示される例の一部分をより具体
的構成をもって示した回路接続図、第７図は本発明に係
るパルス発生回路の他の列を示す回路接続図でおる。 図中、／は電源電圧供給端子、コは基準電圧供給端子、
３．’１，１．．ｇ及び／３はスイッチング素子として
動作するＭＯＳ −ＦＥＴ、 ｊは容量素子、７は増幅
素子として動作するＭＯＳ −ＦＥＴ、 ／ 、２は
ディプリーション形のＭＯＳ−ＦＥＴ、９，９／、９ｎ
及び９ｎ十ｌは第一の入力端子、／θ、／θｌ、１０ｎ
及び１０ｎ十ｌは第二の入力端子、／ ／ 、／／、、
／／ｎ及び／／ｎ＋ｌは出力端子である。 第１図
Claims (1)
- 第一のスイッチング素子と第二のスイッチング素子が直
列接続され、該第−及び第二のスイッチング素子の接続
中点に容量素子と第三のスイッチング素子とが直列接続
され、上記容量素子の両端に増幅素子の入力端及び出力
端が接続され、さらに、上記増幅素子の出力端に第四の
スイッチング素子が接続され、また、上記第−及び第三
のスイッチング素子の夫々の制御端に第一の入力信号が
供給されるようになされるとともに、上記第二及び第四
のスイッチング素子の夫々の制御端に第二の入力信号が
供給されるようになされて、上記増幅素子の出力端に、
上記第一の入力信号のレベル変化から上記第二の入力信
号のレベル変化までの時間に対応する幅を有するパルス
信号が得られるようにされたパルス発生回路、。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034765A JPS58151719A (ja) | 1982-03-05 | 1982-03-05 | パルス発生回路 |
| EP19830900804 EP0103645A4 (en) | 1982-03-05 | 1983-03-05 | CIRCUIT FOR GENERATING PULSES. |
| US06/552,036 US4578597A (en) | 1982-03-05 | 1983-03-05 | Large amplitude pulse generating circuits |
| PCT/JP1983/000068 WO1983003174A1 (en) | 1982-03-05 | 1983-03-05 | Pulse generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034765A JPS58151719A (ja) | 1982-03-05 | 1982-03-05 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151719A true JPS58151719A (ja) | 1983-09-09 |
Family
ID=12423397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57034765A Pending JPS58151719A (ja) | 1982-03-05 | 1982-03-05 | パルス発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4578597A (ja) |
| EP (1) | EP0103645A4 (ja) |
| JP (1) | JPS58151719A (ja) |
| WO (1) | WO1983003174A1 (ja) |
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| JP2003101406A (ja) * | 2001-09-20 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置 |
| JP2005017937A (ja) * | 2003-06-27 | 2005-01-20 | Sanyo Electric Co Ltd | 表示装置 |
| JP2005017973A (ja) * | 2003-06-30 | 2005-01-20 | Sanyo Electric Co Ltd | 表示装置 |
| JP2005143068A (ja) * | 2003-10-16 | 2005-06-02 | Sony Corp | インバータ回路および表示装置 |
| JP2009232480A (ja) * | 2002-12-25 | 2009-10-08 | Semiconductor Energy Lab Co Ltd | 半導体装置および表示装置 |
| WO2010097986A1 (ja) * | 2009-02-25 | 2010-09-02 | シャープ株式会社 | シフトレジスタおよび表示装置 |
| JP2012048807A (ja) * | 2010-07-29 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の駆動方法 |
| JP2012095303A (ja) * | 2011-11-02 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその駆動方法 |
| US8743044B2 (en) | 2006-09-29 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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|---|---|---|---|---|
| JPS62130018A (ja) * | 1985-12-02 | 1987-06-12 | Hitachi Ltd | 半導体電子回路 |
| US4823796A (en) * | 1987-04-03 | 1989-04-25 | Laerdal Manufacturing Corp. | Defibrillator circuit for producing a trapezoidal defibrillation pulse |
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| DE69502093T2 (de) * | 1995-06-30 | 1998-10-08 | Sgs Thomson Microelectronics | Versorgungsspannungsregler für Bootstrapleitung ohne Filterkondensator |
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| KR20000003558A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 펄스발생장치 |
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| TWI783356B (zh) | 2009-09-10 | 2022-11-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置和顯示裝置 |
| WO2011070929A1 (en) | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| CN103929155B (zh) * | 2014-04-30 | 2017-01-11 | 广州视源电子科技股份有限公司 | 脉冲宽度拓宽电路 |
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| US3912948A (en) * | 1971-08-30 | 1975-10-14 | Nat Semiconductor Corp | Mos bootstrap inverter circuit |
| JPS48101846A (ja) * | 1972-04-03 | 1973-12-21 | ||
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| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
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| US4256976A (en) * | 1978-12-07 | 1981-03-17 | Texas Instruments Incorporated | Four clock phase N-channel MOS gate |
| DE3026951A1 (de) * | 1980-07-16 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Treiberstufe in integrierter mos-schaltkreistechnik mit grossem ausgangssignalverhaeltnis |
| DE4102210A1 (de) * | 1991-01-25 | 1992-07-30 | Licencia Holding Sa | Vefahren und vorrichtung zum kompostieren von organischen abfaellen oder klaerschlaemmen |
-
1982
- 1982-03-05 JP JP57034765A patent/JPS58151719A/ja active Pending
-
1983
- 1983-03-05 WO PCT/JP1983/000068 patent/WO1983003174A1/ja not_active Application Discontinuation
- 1983-03-05 EP EP19830900804 patent/EP0103645A4/en not_active Withdrawn
- 1983-03-05 US US06/552,036 patent/US4578597A/en not_active Expired - Fee Related
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| US9640135B2 (en) | 2002-12-25 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
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| US8456402B2 (en) | 2002-12-25 | 2013-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
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| EP0103645A4 (en) | 1986-09-22 |
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