JP2005143068A - インバータ回路および表示装置 - Google Patents

Abstract

【課題】入力信号ＩＮがＶＳＳレベルのとき、貫通電流が流れると、当該貫通電流による電位降下分だけ出力信号の電位が引き下げられる。
【解決手段】ブートストラップ型インバータ回路１０において、ＭＯＳトランジスタＱｐ１２のゲート電位を、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化したときにＶＤＤ電位にリセットするＭＯＳトランジスタＱｐ１４を設け、入力信号ＩＮのレベルがＶＳＳ電位の状態では、ＭＯＳトランジスタＱｐ１２を完全にオフ状態にし、貫通電流が流れないようにする。また、ＭＯＳトランジスタＱｐ１２のゲート電位を、ＶＳＳ電位にプリチャージするＭＯＳトランジスタＱｐ１３を設け、プリチャージ状態から入力信号ＩＮのレベルがＶＤＤ電位に変化した際に、ＭＯＳトランジスタＱｐ１２を完全にオン状態にし、出力信号ＯＵＴのレベルとしてＶＳＳ電位を取り出す。
【選択図】図１

Description

本発明は、インバータ回路および表示装置に関し、特に絶縁性基板上に形成されて用いられるインバータ回路および当該インバータ回路を駆動回路の一部に用いた表示装置に関する。

インバータ回路を、単一チャネルのＭＯＳトランジスタ、即ちＰチャネルのＭＯＳトランジスタのみあるいはＮチャネルのＭＯＳトランジスタのみを用いて構成すると、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを１つのチップ内で組み合わせて構成する場合よりもプロセス数を削減できるため、生産性や歩留まりの向上を図る上で有利である。

また、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを比較すると、ＮチャネルのＭＯＳトランジスタは、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減するように構成されているため、性能の面では、ＰチャネルのＭＯＳトランジスタよりも優れている。しかし、逆に、ＮチャネルのＭＯＳトランジスタの場合、ＬＤＤ構造を採る分だけプロセス数が増えるため、生産性や歩留まりの面では、ＰチャネルのＭＯＳトランジスタの方がＮチャネルのＭＯＳトランジスタよりも優れている。

図２５は、ＰチャネルのＭＯＳトランジスタのみによって構成されたインバータ回路の基本構成を示す回路図である。本例に係るインバータ回路は、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)からなる２つのＰチャネルＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２によって構成されている。一方のＭＯＳトランジスタＱｐ１０１は、ソースが正側電源ＶＤＤに接続されており、ゲートに入力信号ＩＮが与えられる。他方のＭＯＳトランジスタＱｐ１０２は、ゲートとドレインが接続されたダイオード接続となっており、ソースがＭＯＳトランジスタＱｐ１０１のドレインに、ゲート・ドレインが負側電源ＶＳＳにそれぞれ接続されて負荷抵抗としての機能を持つ。そして、ＭＯＳトランジスタＱｐ１０１，Ｑ１０２のソース・ドレインの接続ノードから出力信号ＯＵＴが導出される。

かかる構成のインバータ回路において、ＭＯＳトランジスタＱｐ１０１，Ｑｐ１０２がリークもなく、また閾値電圧Ｖｔｈも零であるような理想状態の場合、入力信号ＩＮのレベルがＶＤＤ電位のとき、ＭＯＳトランジスタＱｐ１０１がオフ状態になるため、出力信号ＯＵＴのレベルとしてＶＳＳ電位が得られる。また、入力信号ＩＮのレベルがＶＳＳ電位のとき、ＭＯＳトランジスタＱｐ１０１がオン状態になるため、出力信号ＯＵＴのレベルとしてＶＤＤ電位が得られる。

しかし、絶縁性基板上に形成されるＴＦＴのポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてトランジスタのオフ電流Ｉｏｆｆも無視できないため、上述したような動作にはならない。すなわち、入力信号ＩＮのレベルがＶＤＤ電位のとき、ＭＯＳトランジスタＱｐ１０１がオフ状態になり、ＭＯＳトランジスタＱｐ１０２のゲート電位はソースの電位、即ちＶＳＳ電位と等しく同電位になっているが、出力信号ＯＵＴのレベルはＶＳＳ電位とならず、図２６に示すように、ＭＯＳトランジスタＱｐ１０２の閾値電圧Ｖｔｈ分だけ高い電位となる。

因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたＰチャネルＴＦＴでは、閾値電圧Ｖｔｈが−１［Ｖ］〜−３［Ｖ］程度、移動度μが１０〜１００［ｃｍ² ／Ｖ・ｓｅｃ］程度、またオフ電流Ｉｏｆｆが１［ｐＡ］〜１００［ｎＡ］程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。

従来、この閾値電圧Ｖｔｈに起因する不具合を解消し、入力信号ＩＮのレベルがＶＤＤ電位のときの出力信号ＯＵＴのレベルをＶＳＳ電位にすることを可能にしたインバータ回路として、いわゆるブートストラップ型インバータ回路がある（例えば、非特許文献１参照）。このタイプＡのブートストラップ型インバータ回路は、図２７に示すように、ＭＯＳトランジスタＱｐ１０２のゲートとドレインとの間に、ゲートとドレインが接続されたダイオード接続のＰチャネルＭＯＳトランジスタＱｐ１０３を接続するとともに、ＭＯＳトランジスタＱｐ１０２のソースとゲートとの間に、キャパシタＣａｐを接続した構成となっている（以下、これをＡタイプと呼ぶ）。

また、別タイプ（タイプＢ）のブートストラップ型インバータ回路として、図２９に示すように、ＭＯＳトランジスタＱｐ１０１のゲートとソースに、ゲートとソースがそれぞれ接続されたＭＯＳトランジスタＱｐ１０４と、ＭＯＳトランジスタＱｐ１０２のゲートとドレインに、ゲートとドレインがそれぞれ接続されたＭＯＳトランジスタＱｐ１０５とを設け、ブートストラップ部分と出力部分とを分けた構成のものもある。

上記タイプＡ，Ｂのブートストラップ型インバータ回路において、図中、破線で囲った領域部分がブートストラップ回路Ｘである。これらタイプＡ，Ｂのいずれのブートストラップ型インバータ回路においても、出力信号ＯＵＴのレベルの低下に伴い、ＶＳＳ電位よりもＶｔｈ分だけ高かったノードＮの電位がキャパシタＣａｐによる容量結合によってＶＳＳ電位よりも下がるため（ノードＮがブートストラップするため）、ＭＯＳトランジスタＱｐ１０２が完全にオン状態となる。その結果、図２８および図３０から明らかなように、入力信号ＩＮのレベルがＶＤＤ電位時の出力信号ＯＵＴのレベルとしてＶＳＳ電位を出力することが可能になる。

原央著，「ＭＯＳ集積回路の基礎」，近代科学社，ｐ．９４−９６

しかしながら、上述したタイプＡ，Ｂのブートストラップ型インバータ回路ではいずれも、入力信号ＩＮのレベルがＶＳＳ電位のときに、ＭＯＳトランジスタＱｐ１０１がオン状態になり、出力信号ＯＵＴのレベルとしてＶＤＤ電位が得られる筈である。ところが、ＭＯＳトランジスタＱｐ１０３がダイオード接続となっていることにより、ノードＮの電位がＶＳＳ電位＋閾値電圧Ｖｔｈとなるため、ＭＯＳトランジスタＱｐ１０２が完全にオフ状態になり得なく、よってＭＯＳトランジスタＱｐ１０１およびＭＯＳトランジスタＱｐ１０２のドレイン−ソース間で貫通電流が流れる。その結果、図２８および図３０に示すように、貫通電流による電位降下分ΔＶだけ出力信号ＯＵＴのレベルが引き下げられるとともに、貫通電流が流れることによって消費電力が大きくなる。この課題については、先述した図２５の基本構成のインバータ回路においても同様のことが言える。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けにくく、かつ負荷抵抗に流れる貫通電流を抑えて低消費電力化を可能にしたインバータ回路および当該インバータ回路を用いた表示装置を提供することにある。

本発明によるインバータ回路は、第１電源にソースが接続され、ゲートに入力信号が与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、前記入力信号のレベルが前記第２電源の電位から前記第１電源の電位に変化する前に、前記第２のトランジスタのゲート電位を前記第２電源の電位にプリチャージする第３のトランジスタと、前記入力信号のレベルが前記第１電源の電位から前記第２電源の電位に変化したときに、前記第２のトランジスタのゲート電位を前記第１電源の電位にリセットする第４のトランジスタとを備え、前記第１〜第４のトランジスタが絶縁性基板上に単一チャネルのトランジスタによって構成されたことを特徴としている。

上記構成のインバータ回路において、第４のトランジスタは、入力信号のレベルが第１電源の電位から第２電源の電位に変化したときに、第２のトランジスタのゲート電位を第１電源の電位まで引き上げる。この状態では、第２のトランジスタが完全にオフ状態になるため、負荷抵抗としての機能を持つ第２のトランジスタに貫通電流が流れない。したがって、出力信号のレベルが第１電源の電位となる。

一方、第３のトランジスタは、入力信号のレベルが第２電源の電位から第１電源の電位に変化する前に、換言すれば入力信号のレベルが第２電源の電位の状態の終わり近くで、第２のトランジスタのゲート電位を第２電源の電位の近傍まで引き下げる（または、引き上げる）。この状態から、入力信号のレベルが第１電源の電位に変化すると、第１のトランジスタのドレイン電位が第２電源の電位に変化することに伴い、第２のトランジスタおよびキャパシタからなるブートストラップ回路は、キャパシタによる容量結合によって第２のトランジスタのゲート電位を第２電源の電位よりも低い電位（または、高い電位）まで変化させる。これにより、第２のトランジスタが完全にオン状態になるため、出力信号のレベルが第２電源の電位となる。

本発明によれば、入力信号のレベルが第２電源の電位の状態では、第２のトランジスタが完全にオフ状態になり、当該第２のトランジスタには貫通電流が流れないため、消費電力を低減できるとともに、出力信号のレベルとして第１電源の電位を取り出すことができる。また、プリチャージ状態から入力信号のレベルが第１電源の電位に変化した際に、第２のトランジスタが完全にオン状態になるため、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、出力信号のレベルとして第２電源の電位を取り出すことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
第１実施形態に係るインバータ回路は、絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されたブートストラップ型インバータ回路であり、第１電源にソースが接続され、ゲートに入力信号が与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、この第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、この第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、入力信号のレベルが第２電源の電位から第１電源の電位に変化する前に、第２のトランジスタのゲート電位を第２電源の電位にプリチャージする第３のトランジスタと、入力信号のレベルが第１電源の電位から第２電源の電位に変化したときに、第２のトランジスタのゲート電位を第１電源の電位にリセットする第４のトランジスタとを備えたことを特徴としている。

（実施例１）
図１は、第１実施形態の実施例１に係るインバータ回路の構成を示す回路図である。本実施例に係るインバータ回路は、ガラス基板等の絶縁性基板上にＰチャネルのみのＭＯＳトランジスタによって構成されたブートストラップ型インバータ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。

図１に示すように、本実施例に係るブートストラップ型インバータ回路１０は、第１〜第４のＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１４およびキャパシタＣａｐを有する構成となっている。ＭＯＳトランジスタＱｐ１１は、ソースがＶＤＤ電源に接続され、ゲートに回路入力端子１１を通して入力信号ＩＮが与えられるとともに、ドレインから回路出力端子１２を通して出力信号ＯＵＴが導出される。ＭＯＳトランジスタＱｐ１２は、ソースがＭＯＳトランジスタＱｐ１１のドレインに、ドレインがＶＳＳ電源に接続されて負荷抵抗としての機能を持つ。

キャパシタＣａｐは、ＭＯＳトランジスタＱｐ１２のゲートとソースとの間に接続されており、ＭＯＳトランジスタＱｐ１２と共にブートストラップ回路１３を構成している。ＭＯＳトランジスタＱｐ１３は、ソースがＭＯＳトランジスタＱｐ１２のゲートに、ドレインがＶＳＳ電源にそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ１が与えられる。このＭＯＳトランジスタＱｐ１３のソースとＭＯＳトランジスタＱｐ１２のゲートの接続点をノードＮと呼ぶこととする。ＭＯＳトランジスタＱｐ１４は、ソースがＶＤＤ電源に、ドレインがノードＮにそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ２が与えられる。

図２に、入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示す。リファレンス信号ＲＥＦ１は、入力信号ＩＮのレベルがＶＳＳ電位からＶＤＤ電位に変化する前、換言すれば入力信号ＩＮのレベルがＶＳＳ電位の終わり近くで一定期間だけＶＳＳレベルとなる。この一定期間をプリチャージ期間と呼ぶこととする。リファレンス信号ＲＥＦ２は、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化したときに、一定期間だけＶＳＳレベルとなる。この一定期間をリセット期間と呼ぶこととする。

上記構成のブートストラップ型インバータ回路１０において、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１４は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴ（薄膜トランジスタ）である。ＰチャネルＴＦＴには、ゲート電極がゲート絶縁膜（酸化膜）の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。

図３は、ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図３に示すように、ボトムゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板２１の上にゲート電極（Ｍｏゲート）２２が形成され、その上にゲート絶縁膜２３を介してポリシリコン層（または、アモルファスシリコン層）２４が形成され、さらにその上に層間絶縁膜２５，２６が形成されている。また、ゲート電極２２の側方のゲート絶縁膜２３上には、Ｐ⁺拡散層からなるソース領域２７およびドレイン領域２８が形成され、これら領域２７，２８にはＡｌ（アルミニウム）電極２９，３０が接続されている。

図４は、トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図４に示すように、トップゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板３１の上にポリシリコン層（または、アモルファスシリコン層）３２が形成され、その上にゲート絶縁膜３３を介してゲート電極（Ｍｏゲート）３４が形成され、さらにその上に層間絶縁膜３５が形成されている。また、ポリシリコン層３２の側方の絶縁性基板３１上には、Ｐ⁺拡散層からなるソース領域３６およびドレイン領域３７が形成され、これら領域３６，３７にはＡｌ電極３８，３９が接続されている。

続いて、上記構成の実施例１に係るブートストラップ型インバータ回路１０の回路動作について、図２のタイミングチャートを用いて説明する。

入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化すると、リファレンス信号ＲＥＦ２がＶＳＳレベルとなり、リセット期間に入る。このリセット期間では、ＶＳＳレベルのリファレンス信号ＲＥＦ２がゲートに与えられることで、ＭＯＳトランジスタＱｐ１４がオン状態となる。これにより、ノードＮの電位、即ちＭＯＳトランジスタＱｐ１２のゲート電位がＶＤＤ電位の近傍まで引き上げられる。すなわち、ＭＯＳトランジスタＱｐ１４は、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化したときに、ノードＮの電位をＶＤＤ電位にリセットするリセットスイッチとしての機能を持つ。ノードＮの電位がＶＤＤ電位まで引き上げられると、ＭＯＳトランジスタＱｐ１２が完全にオフ状態になる。

このように、入力信号ＩＮのレベルがＶＳＳ電位のときに、ＭＯＳトランジスタＱｐ１４によるリセット期間では、ＭＯＳトランジスタＱｐ１２が完全にオフ状態になるため、負荷抵抗としての機能を持つＭＯＳトランジスタＱｐ１１に貫通電流が流れない。したがって、本インバータ回路の消費電力を、貫通電流が流れない分だけ低減できる。また、ＭＯＳトランジスタＱｐ１２に貫通電流が流れないことにより、ＭＯＳトランジスタＱｐ１１のドレイン電位が引き下げられることがないため、出力信号ＯＵＴのレベルとしてＶＤＤ電位を取り出すことができる。

次に、入力信号ＩＮのレベルがＶＳＳ電位の終わり近くになると、リファレンス信号ＲＥＦ１がＶＳＳレベルとなり、プリチャージ期間に入る。このプリチャージ期間では、ＶＳＳレベルのリファレンス信号ＲＥＦ１がゲートに与えられることで、ＭＯＳトランジスタＱｐ１３がオン状態となる。これにより、ノードＮの電位がＶＳＳ電位の近傍まで引き下げられる。すなわち、ＭＯＳトランジスタＱｐ１３は、入力信号ＩＮのレベルがＶＳＳ電位からＶＤＤ電位に変化する前に、ノードＮの電位をＶＳＳ電位にプリチャージするプリチャージスイッチとしての機能を持つ。

このプリチャージ状態から、入力信号ＩＮのレベルがＶＤＤ電位に変化すると、ＭＯＳトランジスタＱｐ１１のドレイン電位がＶＳＳ電位に変化することに伴い、ブートストラップ回路１３はキャパシタＣａｐによる容量結合によってノードＮ、即ちＭＯＳトランジスタＱｐ１２のゲート電位をＶＳＳ電位よりもさらに負側の電位まで下げる。このブートストラップ効果により、ＭＯＳトランジスタＱｐ１２が完全にオン状態になるため、出力信号ＯＵＴのレベルとしてＶＳＳ電位を取り出すことができる。

（実施例２）
図５は、第１実施形態の実施例２に係るインバータ回路の構成を示す回路図である。本実施例に係るインバータ回路は、ガラス基板等の絶縁性基板上にＮチャネルのみのＭＯＳトランジスタによって構成されたブートストラップ型インバータ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源としている。

図５に示すように、本実施例に係るブートストラップ型インバータ回路４０は、第１〜第４のＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１４およびキャパシタＣａｐを有する構成となっている。ＭＯＳトランジスタＱｎ１１は、ソースがＶＳＳ電源に接続され、ゲートに回路入力端子４１を通して入力信号ＩＮが与えられるとともに、ドレインから回路出力端子４２を通して出力信号ＯＵＴが導出される。ＭＯＳトランジスタＱｎ１２は、ソースがＭＯＳトランジスタＱｎ１１のドレインに、ドレインがＶＤＤ電源に接続されて負荷抵抗としての機能を持つ。

キャパシタＣａｐは、ＭＯＳトランジスタＱｎ１２のゲートとソースとの間に接続されており、ＭＯＳトランジスタＱｎ１２と共にブートストラップ回路４３を構成している。ＭＯＳトランジスタＱｎ１３は、ソースがＭＯＳトランジスタＱｎ１２のゲートに、ドレインがＶＤＤ電源にそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ１が与えられる。このＭＯＳトランジスタＱｎ１３のソースとＭＯＳトランジスタＱｎ１２のゲートの接続点をノードＮと呼ぶこととする。ＭＯＳトランジスタＱｎ１４は、ソースがＶＳＳ電源に、ドレインがノードＮにそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ２が与えられる。

図６に、入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示す。リファレンス信号ＲＥＦ１は、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化する前、換言すれば入力信号ＩＮのレベルがＶＤＤ電位の終わり近くで一定期間だけＶＤＤレベルとなる。リファレンス信号ＲＥＦ２は、入力信号ＩＮのレベルがＶＳＳ電位からＶＤＤ電位に変化したときに、一定期間だけＶＤＤレベルとなる。

上記構成のブートストラップ型インバータ回路４０において、ＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１４は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。ＮチャネルＴＦＴにもＰチャネルＴＦＴと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、ＰチャネルＴＦＴの構造を示す図３および図４において、ソース領域２７，３６およびドレイン領域２８，３７のＰ⁺ 拡散層をＮ⁺ 拡散層にしたものがＮチャネルＴＦＴの構造となる。

実施例２に係るブートストラップ型インバータ回路４０は、実施例１に係るブートストラップ型インバータ回路１０とは、図５と図１の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

上述したように、ブートストラップ型インバータ回路１０／４０において、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位（ノードＮの電位）を、入力信号ＩＮのレベルが第１電源（ＶＤＤ／ＶＳＳ）の電位から第２電源（ＶＳＳ／ＶＤＤ）の電位に変化したときに第１電源の電位にリセットするＭＯＳトランジスタＱｐ１４／Ｑｎ１４を設けたことにより、入力信号ＩＮのレベルが第２電源の電位の状態では、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２が完全にオフ状態になり、当該トランジスタＱｐ１２／Ｑｎ１２に貫通電流が流れないため、本インバータ回路１０／４０の消費電力を低減できる。また、出力信号ＯＵＴの電位が貫通電流によって引き下げられることもないため、出力信号ＯＵＴのレベルとして第１電源の電位を取り出すことができる。

また、入力信号ＩＮのレベルが第２電源の電位から第１電源の電位に変化する前に、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位（ノードＮの電位）を、第２電源の電位にプリチャージするＭＯＳトランジスタＱｐ１３／Ｑｎ１３を設けたことにより、このＭＯＳトランジスタＱｐ１３／Ｑｎ１３によるプリチャージ状態から、入力信号ＩＮのレベルが第１電源の電位に変化した際に、キャパシタＣａｐによる容量結合によってＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位が第２電源の電位よりもさらに負側の電位まで下げられるため（または、第２電源の電位よりもさらに正側の電位まで上げられるため）、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２が完全にオン状態になる。その結果、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、出力信号ＯＵＴのレベルとして第２電源の電位を取り出すことができる。

しかも、ブートストラップ型インバータ回路１０／４０は、４つのＭＯＳトランジスタＱｐ１１／Ｑｎ１１〜Ｑｐ１４／Ｑｎ１４として同じ導電型のトランジスタを用いた単一チャネルによる回路構成であるため、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとを１つのチップ内で組み合わせた回路構成を採る場合よりもプロセス数を削減できるため、生産性や歩留まりの向上を図る上で有利である。

ただし、第１実施形態に係るブートストラップ型インバータ回路１０／４０では、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３によってＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位を第２電源の電位にプリチャージする動作が行われると、そのプリチャージ期間においてＭＯＳトランジスタＱｐ１２／Ｑｎ１２に貫通電流が流れるため、図２／図６に示すように、出力信号ＯＵＴの電位が当該貫通電流による電位降下分ΔＶだけ引き下げられる／引き上げられる現象が発生する。

［第２実施形態］
第２実施形態に係るインバータ回路は、上記プリチャージ期間における電圧低下／電圧上昇を防ぐために為されたものであり、第１実施形態に係るインバータ回路の構成要素に加えて、同じ絶縁性基板上に第１〜第４のトランジスタと同じ導電型で形成され、第３のトランジスタによるプリチャージ時に、第１電源の電位を第１のトランジスタのドレインに供給する第５のトランジスタをさらに備えたことを特徴としている。

（実施例１）
図７は、第２実施形態の実施例１に係るインバータ回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。本実施例に係るインバータ回路は、図１に示したインバータ回路と同様に、ガラス基板等の絶縁性基板上にＰチャネルのみのＭＯＳトランジスタによって構成されたブートストラップ型インバータ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。

図７に示すように、本実施例に係るブートストラップ型インバータ回路５０は、第１〜第４のＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１４およびキャパシタＣａｐに加えて、第５のＰチャネルＭＯＳトランジスタＱｐ１５を備えた構成となっている。ＭＯＳトランジスタＱｐ１５は、ソースがＶＤＤ電源に、ドレインが回路出力端子１２（ＭＯＳトランジスタＱｐ１１のドレイン）にそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ１が与えられる。このＭＯＳトランジスタＱｐ１５も、ＭＯＳトランジスタＱｐ１１〜Ｑｐ１４と同様に、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。

図８に、入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示す。リファレンス信号ＲＥＦ１は、入力信号ＩＮのレベルがＶＳＳ電位からＶＤＤ電位に変化する前、換言すれば入力信号ＩＮのレベルがＶＳＳ電位の終わり近くで一定期間だけＶＳＳレベルとなる。リファレンス信号ＲＥＦ２は、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化したときに、一定期間だけＶＳＳレベルとなる。

続いて、上記構成の実施例１に係るブートストラップ型インバータ回路５０の回路動作について、図８のタイミングチャートを用いて説明する。なお、リセット期間での動作は第１実施形態の場合と同じであるので、ここではその動作および作用効果の説明については省略する。

入力信号ＩＮのレベルがＶＳＳ電位の終わり近くになると、リファレンス信号ＲＥＦ１がＶＳＳレベルとなり、プリチャージ期間に入る。このプリチャージ期間では、ＭＯＳトランジスタＱｐ１３がゲートにＶＳＳレベルのリファレンス信号ＲＥＦ１が与えられることによってオン状態となる。このとき同時に、ＭＯＳトランジスタＱｐ１５もゲートにＶＳＳレベルのリファレンス信号ＲＥＦ１が与えられることによってオン状態となる。これにより、プリチャージ期間では、ＭＯＳトランジスタＱｐ１５を通してＶＤＤ電源から回路出力端子１２（ＭＯＳトランジスタＱｐ１１のドレイン）に電源供給が行われる。

このように、ＶＤＤ電源と回路出力端子１２との間にＭＯＳトランジスタＱｐ１５を接続し、プリチャージ期間で当該ＭＯＳトランジスタＱｐ１５をオン状態にし、ＶＤＤ電源から回路出力端子１２に電源供給を行うことにより、ＭＯＳトランジスタＱｐ１３によるプリチャージ動作が出力信号ＯＵＴのレベルに及ぼす影響を相殺することができるため、プリチャージ期間においても出力信号ＯＵＴのレベルとしてＶＤＤ電位を取り出すことができる。

このプリチャージ状態から、入力信号ＩＮのレベルがＶＤＤ電位に変化すると、ＭＯＳトランジスタＱｐ１１のドレイン電位がＶＳＳ電位に変化することに伴い、ブートストラップ回路１３はキャパシタＣａｐによる容量結合によってノードＮ、即ちＭＯＳトランジスタＱｐ１２のゲート電位をＶＳＳ電位よりもさらに負側の電位まで下げる。このブートストラップ効果により、ＭＯＳトランジスタＱｐ１２が完全にオン状態になるため、出力信号ＯＵＴのレベルとしてＶＳＳ電位を取り出すことができる。

（実施例２）
図９は、第２実施形態の実施例２に係るインバータ回路の構成を示す回路図であり、図中、図５と同等部分には同一符号を付して示している。本実施例に係るインバータ回路は、図５に示したインバータ回路と同様に、ガラス基板等の絶縁性基板上にＮチャネルのみのＭＯＳトランジスタによって構成されたブートストラップ型インバータ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源としている。

図９に示すように、本実施例に係るブートストラップ型インバータ回路６０は、第１〜第４のＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１４およびキャパシタＣａｐに加えて、第５のＮチャネルＭＯＳトランジスタＱｎ１５を備えた構成となっている。ＭＯＳトランジスタＱｎ１５は、ソースがＶＳＳ電源に、ドレインが回路出力端子４２（ＭＯＳトランジスタＱｎ１１のドレイン）にそれぞれ接続されており、ゲートにリファレンス信号ＲＥＦ１が与えられる。このＭＯＳトランジスタＱｎ１５も、ＭＯＳトランジスタＱｎ１１〜Ｑｎ１４と同様に、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。

図１０に、入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示す。リファレンス信号ＲＥＦ１は、入力信号ＩＮのレベルがＶＤＤ電位からＶＳＳ電位に変化する前、換言すれば入力信号ＩＮのレベルがＶＤＤ電位の終わり近くで一定期間だけＶＤＤレベルとなる。リファレンス信号ＲＥＦ２は、入力信号ＩＮのレベルがＶＳＳ電位からＶＤＤ電位に変化したときに、一定期間だけＶＤＤレベルとなる。

上記構成の実施例２に係るブートストラップ型インバータ回路６０は、実施例１に係るブートストラップ型インバータ回路５０とは、図９と図７の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

上述したように、入力信号ＩＮのレベルが第２電源の電位から第１電源の電位に変化する前に、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位（ノードＮの電位）を、第２電源の電位にプリチャージする構成のブートストラップ型インバータ回路５０／６０において、そのプリチャージ期間に第１電源の電位をＭＯＳトランジスタＱｐ１１／Ｑｎ１１のドレインに供給するＭＯＳトランジスタＱｐ１５／Ｑｎ１５を設けたことにより、ＭＯＳトランジスタＱｐ１３／Ｑｎ１３によるプリチャージ動作が出力信号ＯＵＴのレベルに及ぼす影響を相殺することができるため、プリチャージ期間においても出力信号ＯＵＴのレベルとして第１電源の電位を取り出すことができる。

ここで、インバータ回路に流れる貫通電流について、図１９の従来例に係るブートストラップ型インバータ回路の場合と、第２実施形態（実施例１）に係るブートストラップ型インバータ回路の場合とを比較する。

従来例に係るブートストラップ型インバータ回路では、図１１に示すように、入力信号ＩＮのレベルがＶＳＳ電位の期間（ハッチングで示す期間）に常に貫通電流が流れる。これに対して、第２実施形態に係るブートストラップ型インバータ回路では、サンプリング信号ＲＥＦ２に同期したリセット動作によりノードＮの電位をＶＤＤ電位まで上げることができるので、図１２に示すように、プリチャージ期間（ハッチングで示す期間）を除いて貫通電流をカットすることができる。インバータ回路の消費電力は貫通電流に依存するので、貫通電流の少ない第２実施形態に係るブートストラップ型インバータ回路の方が、従来例に係るブートストラップ型インバータ回路よりも低消費電力であることがわかる。

貫通電流が流れるプリチャージ期間では、出力信号ＯＵＴのレベルをＶＤＤ電位まで引き上げることはできない。ＭＯＳトランジスタＱｐ１１，Ｑｐ１２のチャネル幅Ｗが同じであるとするならば、ＭＯＳトランジスタＱｐ１１のチャネル長Ｌ１１に対してＭＯＳトランジスタＱｐ１２のチャネル長Ｌ１２を大きくすることで、出力信号ＯＵＴのレベルを限りなくＶＤＤ電位に近づけることはできる。しかし、ＭＯＳトランジスタＱｐ１２のチャネル長Ｌ１２を大きくしすぎるとＶＳＳレベルの出力時の性能が悪化する。これを解決するためには、第２実施形態に係るブートストラップ型インバータ回路のように、貫通電流が流れるプリチャージ期間にのみ動作し、ＶＤＤ電位を回路出力端子１２に供給するＭＯＳトランジスタＱｐ１５が必要となる。

次に、インバータ回路の消費電力について、図１９の従来例に係るブートストラップ型インバータ回路の場合と、第２実施形態（実施例１）に係るブートストラップ型インバータ回路の場合とを比較する。

ここでは、入力条件として、入力信号ＩＮの高レベルであるＶＤＤ電位を１０Ｖ、低レベルであるＶＳＳ電位を−５Ｖ、高レベル状態のパルス持続時間を１５μｓ、周期を４０μｓとする。また、リファレンス信号ＲＥＦ１，ＲＥＦ２の低レベル状態のパルス持続時間を５μｓ、高レベル状態のパルス持続時間を５０μｓとする。ただし、入力信号ＩＮに対するリファレンス信号ＲＥＦ１，ＲＥＦ２のタイミングは、図１３に示すような関係にあるものとする。

共通するトランジスタのサイズと入力信号ＩＮの波形が全て同じ条件とすると、従来例に係るブートストラップ型インバータ回路と第２実施形態に係るブートストラップ型インバータ回路の消費電力の比は、貫通電流が流れる期間の比で表すことができ、２５μｓ：５μｓであるため１：０.２となる。したがって、第２実施形態に係るブートストラップ型インバータ回路の方が、従来例に係るブートストラップ型インバータ回路よりも消費電力が少ないことが分かる。

（応用例）
図１４は、本発明の応用例に係るブートストラップ型インバータ回路の構成を示す回路図であり、図７と同等部分には同一符号を付して示している。図１４に示すように、本応用例に係るブートストラップ型インバータ回路は、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１４およびキャパシタＣａｐからなるブートストラップ部分に加えて、ＰチャネルＭＯＳトランジスタＱｐ１６，Ｑｐ１７からなる出力部分を備えた構成、換言すればブートストラップ部分と出力部分とを分けた構成となっている。

ＭＯＳトランジスタＱｐ１６は、ソースおよびゲートがＭＯＳトランジスタＱｐ１１のソースおよびゲートにそれぞれ接続され、ドレインから回路出力端子１２を通して出力信号ＯＵＴが導出される。ＭＯＳトランジスタＱｐ１７は、ゲートおよびドレインがＭＯＳトランジスタＱｐ１１のゲートおよびドレインにそれぞれ接続されている。これらＭＯＳトランジスタＱｐ１６，Ｑｐ１７からなる出力部分において、ＭＯＳトランジスタＱｐ１５は、ＶＤＤ電源と回路出力端子１２（ＭＯＳトランジスタＱｐ１６のドレイン）との間に接続されている。

上記構成の応用例に係るブートストラップ型インバータ回路において、ＭＯＳトランジスタＱｐ１６，Ｑｐ１７も、ＭＯＳトランジスタＱｐ１１〜Ｑｐ１５と同様に、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。

図１５に、入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示す。このタイミング関係から明らかなように、本応用例に係るブートストラップ型インバータ回路は、ブートストラップ部分と出力部分とを分けた構成を採っているものの、基本的な回路動作は第２実施形態に係るブートストラップ型インバータ回路の場合と同じであり、同様の作用効果を奏することができる。

なお、本応用例に係るブートストラップ型インバータ回路では、ＰチャネルのみのＭＯＳトランジスタＱｐ１１〜Ｑｐ１７を用いて構成した場合を例に挙げて説明したが、第２実施形態の実施例２に係るブートストラップ型インバータ回路の場合と同様にして、ＰチャネルのみのＭＯＳトランジスタＱｎ１１〜Ｑｎ１７を用いて構成することも可能であることは勿論である。

［適用例］
以上説明した第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路は、例えば、液晶表示装置やＥＬ(electro luminescence) あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置に、その駆動回路の一部として用いることができる。ただし、この適用例は一例に過ぎず、本発明は絶縁性基板上に形成されて用いられるインバータ回路全般に対して適用可能である。

図１６は、本発明の適用例に係る表示装置、例えば画素の表示エレメントとして液晶セルを用いてなるアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。

図１６に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素７１が行列状に多数配置されてなる画素アレイ部７２と、この画素アレイ部７２の各画素７１を行単位で順次選択する垂直駆動回路７３と、この垂直駆動回路７３によって選択された行の各画素に映像信号を書き込む水平駆動回路７４とを少なくとも有する構成となっている。垂直駆動回路７３および水平駆動回路７４は、画素アレイ部７２と共に表示パネル７５上に集積されて当該画素アレイ部７２を駆動する駆動回路を構成している。これら周辺の駆動回路は、画素アレイ部７２の画素トランジスタと共に、低温ポリシリコンプロセスあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンプロセスを用いて作製される。

表示パネル７５には、垂直スタートパルスＶＳＴ，ｘＶＳＴ、第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１、第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２、水平スタートパルスＨＳＴ，ｘＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫ、第１のリファレンス信号ＲＥＦ１，ｘＲＥＦ１および第２のリファレンス信号ＲＥＦ２，ｘＲＥＦ２が表示パネル７５の外部（以下、「パネル外部」と記す場合もある）から入力される。これら各種のパルスは、各々、互いに逆相のパルス信号である。このように、互いに逆相のパルス信号を入力するようにしているのは、後述するように、これらパルス信号をレベルシフトするレベルシフト回路が互いに逆相のパルス信号に基づいて動作する回路構成を採っているからである。

垂直スタートパルスＶＳＴ，ｘＶＳＴおよび水平スタートパルスＨＳＴ，ｘＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群７６およびインバータ回路群７７を経た後、垂直駆動回路７３および水平駆動回路７４に与えられる。第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１、第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２および水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群７６およびインバータ回路群７７を経た後、バッファ回路７８，７９およびバッファ回路８０を介して直接垂直駆動回路７３および水平駆動回路７４に与えられる。

レベルシフト回路群７６は、例えば論理レベルの低電圧振幅のパルス信号、即ち垂直スタートパルスＶＳＴ，ｘＶＳＴ、第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１、第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２、水平スタートパルスＨＳＴ，ｘＨＳＴおよび水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、ＴＦＴの駆動に必要な高電圧振幅のパルス信号にレベルシフト（レベル変換）する。このレベルシフト回路群７６、インバータ回路群７７およびバッファ回路７８〜８０も、垂直駆動回路７３および水平駆動回路７４と共に、画素アレイ部７２を駆動する駆動回路を構成している。

なお、本例では、垂直スタートパルスＶＳＴ，ｘＶＳＴ、第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１、第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２、水平スタートパルスＨＳＴ，ｘＨＳＴおよび水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル７５の外部から入力する構成を採っているが、これら各種のタイミングパルスを生成するタイミングジェネレータを表示パネル７５上に集積し、垂直スタートパルスＶＳＴ，ｘＶＳＴおよび水平スタートパルスＨＳＴ，ｘＨＳＴについては当該タイミングジェネレータから垂直駆動回路７３および水平駆動回路７４に直接に与え、第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１、第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２および水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路７８〜８０を介して垂直駆動回路７３および水平駆動回路７４に与える構成を採ることも可能である。

表示パネル７５は、画素アレイ部７２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部７２の行数ｍ分の走査線８１（８１−１〜８１−ｍ）と列数ｎ分の信号線８２（８２−１〜８２−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線８１とゲート線８２との交点部分に画素７１が配されることになる。

画素７１は、図１６から明らかなように、ゲートが走査線８１に接続され、ソースが信号線８２に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線８３に接続されている。

垂直駆動回路７３は、シフトレジスタ回路などによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫ１，ＶＣＫ２に同期して順次シフトし、画素アレイ部７２の各画素７１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。水平駆動回路７４も、少なくともシフトレジスタ回路を有する構成となっている。この水平駆動回路７４において、シフトレジスタ回路は水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路７４では、このサンプリングパルスを用いて表示パネル７５の外部から供給される映像信号をサンプリングし、垂直駆動回路７３によって選択された行の各画素７１に対して点順次で、あるいは線順次で書き込む動作が行われる。

上記構成の液晶表示装置において、インバータ回路群７７は、前段のインバータ回路群７７Ａと後段のインバータ回路群７７Ｂからなる２段構成となっている。そして、前段のインバータ回路群７７Ａの各インバータ回路として、先述した第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路が用いられる。これらブートストラップ型インバータ回路は、先述したように、第１，第２の２つのリファレンス信号ＲＥＦ１，ＲＥＦ２に基づいて動作する回路構成となっている。これらリファレンス信号ＲＥＦ１，ＲＥＦ２としては、互いに逆相のリファレンス信号ＲＥＦ１，ｘＲＥＦ１およびＲＥＦ２，ｘＲＥＦ２がパネル外部から入力される。これらリファレンス信号ＲＥＦ１，ｘＲＥＦ１およびＲＥＦ２，ｘＲＥＦ２は、信号処理回路８４でレベルシフト等の処理が行われた後、前段のインバータ回路群７７Ａに供給される。

図１７は、垂直スタートパルスＶＳＴ、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２および第１，第２のリファレンス信号ＲＥＦ１，ＲＥＦ２の各信号処理系、ならびに垂直駆動回路７３の具体的な構成の一例を示すブロック図であり、図中、図１６と同等部分には同一符号を付して示している。

パネル外部から入力される互いに逆相の垂直スタートパルスＶＳＴ，ｘＶＳＴは、レベルシフト回路群７６のレベルシフト回路７６１で低電圧振幅のパルス信号から高電圧振幅のパルス信号にレベルシフトされた後、インバータ回路群７７Ａ，７７Ｂの各インバータ回路７７１，７７２を経由して垂直駆動回路７３にその垂直スタートパルスＶＳＴとして供給される。同様に、パネル外部から入力される互いに逆相の第１の垂直クロックパルスＶＣＫ１，ｘＶＣＫ１および第２の垂直クロックパルスＶＣＫ２，ｘＶＣＫ２は、レベルシフト回路群７６のレベルシフト回路７６２，７６３でレベルシフトされた後、インバータ回路群７７Ａ，７７Ｂの各インバータ回路７７３，７７４および７７５，７７６を経由して垂直駆動回路７３にその第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２として供給される。

ここで、インバータ回路群７７Ａ，７７Ｂにおいて、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２用の各前段のインバータ回路７７３，７７５として、先述した第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路が用いられ、垂直スタートパルスＶＳＴ用のインバータ回路７７１，７７２および第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２用の後段のインバータ回路７７４，７７６として、通常のインバータ回路、例えば従来例として挙げたタイプＡあるいはタイプＢのブートストラップ型インバータ回路が用いられる。

第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路は、先述したように、出力するパルス信号の高レベル、低レベルとしてＶＤＤ電位、ＶＳＳ電位（最大振幅）を出力できるとともに低消費電力のインバータ回路である。したがって、これら低消費電力のブートストラップ型インバータ回路を、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２用の各前段のインバータ回路７７３，７７５として用いることにより、垂直駆動回路７３を構成する各シフトレジスタ回路の各シフト動作を確実に行うことができるとともに、本液晶表示装置の低消費電力化を図ることができる。

（垂直駆動回路）
図１８は、垂直駆動回路７３に用いるシフトレジスタ回路の構成の一例を示すブロック図である。図１８に示すように、本例に係るシフトレジスタ回路は、Ｎ段のレジスタ（Ｓ／Ｒ）８６−１〜８６−Ｎと、２つのトランスファーゲート回路８７，８８とを有し、いくつかのデータを並列に記憶しておき、定められた順番で直列に出力し、レジスタ８６−１〜８６−Ｎの各々に格納されたデータを最下位桁から１ビットずつ加算処理する機能を持っている。

本シフトレジスタ回路には、垂直スタートパルスＶＳＴと第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２が入力される。図１９に、垂直スタートパルスＶＳＴ、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２およびレジスタ８６−１〜８６−Ｎの各入出力ＩＮ１（１），ＩＮ１（Ｎ），ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示す。図１９から明らかなように、垂直スタートパルスＶＳＴは１フィールド期間に２回、具体的には１フィールド期間の開始部分と終了部分でアクティブな状態となる。ここでは便宜上、１フィールド期間の開始部分でアクティブとなる垂直スタートパルスＶＳＴをＶＳＴ１、１フィールド期間の終了部分でアクティブとなる垂直スタートパルスＶＳＴをＶＳＴ２とする。

Ｎ段のレジスタ８６−１〜８６−Ｎにおいて、あるｎ段目のレジスタ８６−ｎを基準にして説明すると、レジスタ８６−ｎは前段のレジスタ８６−ｎ-1の出力ＯＵＴ（ｎ−１）を第１の入力ＩＮ１とするとともに、後段のレジスタ８６−ｎ+1の出力ＯＵＴ（ｎ＋１）を第２の入力ＩＮ２とする。そして、前段の出力ＯＵＴ（ｎ−１）の入力によって第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２に同期して転送（シフト）動作を行い、後段の出力ＯＵＴ（ｎ＋１）の入力によって初期化を行う。

正側の電源電圧をＶＤＤ、負側の電源電圧をＶＳＳとすると、垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫ１，ＶＣＫ２のパルス振幅はＶＤＤ〜ＶＳＳであり、トランスファーゲート回路８７は、垂直スタートパルスＶＳＴと第１の垂直クロックパルスＶＣＫ１の立ち下がりでアクティブになることによって１つ目の垂直スタートパルスＶＳＴ１を選択し、当該パルスＶＳＴ１を初段のレジスタ８６−１に第１の入力ＩＮ１として与える。トランスファーゲート回路８８は、垂直スタートパルスＶＳＴと第２の垂直クロックパルスＶＣＫ２の立ち下がりでアクティブになることによって２つ目の垂直スタートパルスＶＳＴ２を選択し、当該パルスＶＳＴ２を最終段のレジスタ８６−Ｎに第２の入力ＩＮ２として与える。この入出力関係を実現するためには、本シフトレジスタ回路の総段数Ｎは偶数である必要がある。

なお、ここでは、トランスファーゲート回路８７で生成したパルスＶＳＴ１を初段のレジスタ８６−１に第１の入力ＩＮ１として与え、トランスファーゲート回路８８で生成したパルスＶＳＴ２を最終段のレジスタ８６−Ｎに第２の入力ＩＮ２として与える構成を採っているが、これらパルスＶＳＴ１，ＶＳＴ２を外部から与える構成を採る場合には、トランスファーゲート回路８７，８８を設ける必要がない。また、シフトレジスタの総段数Ｎも偶数である必要がなくなる。

このように、本例に係るシフトレジスタ回路は、前段、後段のレジスタ（転送段）の各出力を第１，第２の入力ＩＮ１，ＩＮ２とすることによって転送動作を行うことになる。また、レジスタ８６−１〜８６−Ｎとしてブートストラップ型レジスタを用い、トランスファーゲート回路８７，８８としてブートストラップ型トランスファーゲートを用いている。以下に、ブートストラップ型レジスタの構成および動作について具体例を挙げて説明する。

図２０は、シフトレジスタ回路の基本回路（レジスタ）の構成の一例を示す回路図である。本例に係るシフトレジスタ回路は、例えばＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レジスタ回路である。ただし、ＰチャネルのＭＯＳトランジスタのみの回路構成に限られるものではなく、ＮチャネルのＭＯＳトランジスタのみを用いた回路構成を採ることも可能である。

図２０に示すように、本例に係るシフトレジスタ回路の基本回路９０は、初期状態確定回路９１、ブートストラップ状態確定回路９２、出力回路９３、ブートストラップ回路９４、リーク緩和対策スイッチ回路９５、ブートストラップ電位安定化回路９６、ブートストラップ性能向上対策スイッチ回路９７、初期状態電圧安定化回路９８およびリセット回路９９を備えるとともに、回路入力端子Ｐ１１，Ｐ１２、クロック端子Ｐ１３，Ｐ１４、リセット端子Ｐ１５および回路出力端子Ｐ１６を有する構成となっている。

初期状態確定回路９１は、ゲートおよびドレインが回路入力端子Ｐ１１に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ２１と、ゲートがＭＯＳトランジスタＱｐ２１のソースに接続され、ソースがＶＤＤ電源に接続されたＰチャネルＭＯＳトランジスタＱｐ２２とから構成されている。ブートストラップ状態確定回路９２は、ソースがＶＤＤ電源に接続され、ドレインがＭＯＳトランジスタＱｐ２１のソースに接続されたＰチャネルＭＯＳトランジスタＱｐ２３と、ゲートおよびドレインがＭＯＳトランジスタＱｐ２３のゲートと共に、回路入力端子Ｐ１２に共通に接続され、ソースがＭＯＳトランジスタＱｐ２２のドレインと共通に接続されたＰチャネルＭＯＳトランジスタＱｐ２４とから構成されている。

出力回路３は、ソースがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｐ２１のソース、ＭＯＳトランジスタＱｐ２２のゲートおよびＭＯＳトランジスタＱｐ２３のドレインの共通接続ノード（以下、ノードＮ２１と記す）に、ドレインが回路出力端子Ｐ１６にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２５と、ソースが回路出力端子Ｐ１６に、ゲートがＭＯＳトランジスタＱｐ２２のドレインおよびＭＯＳトランジスタＱｐ２４のソースの共通接続ノード（以下、ノードＮ２２と記す）に、ドレインがクロック端子Ｐ１３（図１におけるＣＫｉｎＡ端子）にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２６とから構成されている。クロック端子Ｐ１３には、垂直クロックパルスＶＣＫ２（または、ＶＣＫ１）が与えられる。

ブートストラップ回路９４は、出力回路９３の一部を構成するＭＯＳトランジスタＱｐ２６と、このＭＯＳトランジスタＱｐ２６のゲートとドレインとの間に接続されるキャパシタ（図示せず）とから構成されている。なお、ブートストラップ回路９４では、ＭＯＳトランジスタＱｐ２６のゲート容量のみによってブートストラップ動作を行うことが可能である。したがって、ＭＯＳトランジスタＱｐ２６のゲートとドレインとの間に接続されるキャパシタは必須のものではなく、より安定したブートストラップ動作を行うための補助用の容量となる。

リーク緩和対策スイッチ回路９５は、ソースがＭＯＳトランジスタＱｐ２２のドレインとＭＯＳトランジスタＱｐ２４のソースの共通接続ノード（以下、ノードＮ２３と記す）に、ドレインがＶＳＳ電源にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２７によって構成されている。ブートストラップ電位安定化回路９６は、ソースがＶＤＤ電源に、ドレインがノードＮ２１に、ゲートがノードＮ２３にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２８によって構成されている。ブートストラップ性能向上対策スイッチ回路９７は、ノードＮ２２とノードＮ２３の間に接続され、ゲートがＶＳＳ電源に接続されたＰチャネルＭＯＳトランジスタＱｐ２９によって構成されている。

初期状態電圧安定化回路９８は、ドレインがノードＮ２１に、ゲートがクロック端子Ｐ１４（図１におけるＣＫｉｎＢ端子）にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ３０と、ゲートとドレインがＭＯＳトランジスタＱｐ２６のドレインに共通に接続され、ソースがＭＯＳトランジスタＱｐ３０のソースに接続されたＰチャネルＭＯＳトランジスタＱｐ３１と、ＭＯＳトランジスタＱｐ３０，Ｑｐ３１の各ソースの共通接続ノード（以下、ノードＮ２４と記す）とＶＤＤ電源の間に接続されたキャパシタＣａｐとから構成されている。なお、クロック端子Ｐ１４には垂直クロックパルスＶＣＫ１（または、ＶＣＫ２）が与えられる。

リセット回路９９は、ソースがノードＮ２１に、ドレインがＶＳＳ電源に、ゲートがリセット端子Ｐ１５にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ３２と、ソースがノードＮ２４、ドレインがＶＳＳ電源に、ゲートがリセット端子Ｐ１５にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ３３とから構成されている。リセット端子Ｐ１５にはリセットパルスｒｓｔが与えられる。

続いて、上記構成の基本回路９０の回路動作について、図２１のタイミングチャートを用いて説明する。ここでは、本基本回路９０が図１８に示すシフトレジスタ回路のｎ段目のレジスタ８６−ｎである場合を例に採って説明するものとする。

本基本回路９０が回路動作を開始するに先立って、リセットパルスｒｓｔが“Ｌ”レベル（ＶＳＳレベル）になると、これに応答してＭＯＳトランジスタＱｐ３２，Ｑｐ３３はオン状態となることでノードＮ２１，Ｎ２２の電位を“Ｌ”レベルにリセットする。このリセット動作が終了すると、本基本回路９０の回路動作が開始される。本基本回路９０が動作状態にある期間では、リセットパルスｒｓｔは常時“Ｈ”レベル（ＶＤＤレベル）となっている。

回路動作が開始すると、初期状態確定回路９１において、後段（ｎ＋１段目）の出力ＯＵＴ（ｎ＋１）が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ２１がオン状態となるためにノードＮ２１の電位が“Ｌ”レベルとなる。また、後段の出力ＯＵＴ（ｎ＋１）が“Ｈ”レベルのときは、ＭＯＳトランジスタＱｐ２１がオフ状態となる。ＭＯＳトランジスタＱｐ２２は、ノードＮ２１の電位が“Ｌ”レベルのとき、即ち初期状態でオン状態になる。したがって、初期状態ではノードＮ２２の電位が“Ｈ”レベルとなる。

次に、ブートストラップ状態確定回路９２において、前段（ｎ−１段目）の出力ＯＵＴ（ｎ−１）が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ２３，Ｑｐ２４が共にオン状態になるため、ノードＮ２１の電位が“Ｈ”レベル、ノードＮ２２の電位が“Ｌ”レベルとなる。これに対して、前段の出力ＯＵＴ（ｎ−１）が“Ｈ”レベルのときは、ＭＯＳトランジスタＱｐ２３，Ｑｐ２４が共にオフ状態になる。

初期状態確定回路９１およびブートストラップ状態確定回路９２の各動作から明らかなように、ノードＮ２１の電位とノードＮ２２の電位が互いに逆極性になる。これにより、出力回路９３において、ノードＮ２１，Ｎ２２の各電位をゲート入力とするＭＯＳトランジスタＱｐ２５，Ｑｐ２６は、一方がオン状態のとき他方がオフ状態となる相補動作を行うことになる。したがって、ＭＯＳトランジスタＱｐ２５（Ｑｐ２６）がオン状態のときに、ＭＯＳトランジスタＱｐ２６（Ｑｐ２５）が完全にオフ状態になるため、当該ＭＯＳトランジスタＱｐ２６（Ｑｐ２５）に貫通電流が流れることはない。

ノードＮ２２の電位が“Ｌ”レベルの状態で垂直クロックパルスＶＣＫ２が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ブートストラップ回路９４において、ＭＯＳトランジスタＱｐ２６のゲート容量（または、ＭＯＳトランジスタＱｐ２６のゲート−ドレイン間に接続されるキャパシタ容量）による容量結合によってノードＮ２２の電位を下げるブートストラップ動作が開始され、このブートストラップ動作によって、ノードＮ２２の電位がＶＳＳ電位よりもさらに下がる。このことにより、ＭＯＳトランジスタＱｐ２６が完全にオン状態になるため、出力ＯＵＴ（ｎ）としてＶＳＳレベルが取り出される。

次に、ブートストラップ電位安定化回路９６において、ノードＮ２３の電位が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ２８がオン状態になるため、常にノードＮ２１の電位が“Ｈ”レベルとなる。ノードＮ２１の電位は、前段の出力ＯＵＴ（ｎ−１）が入力されたときから、後段の出力ＯＵＴ（ｎ＋１）が入力されるまでの期間に亘って“Ｈ”レベルの状態にある。したがって、出力ＯＵＴ（ｎ−１）が入力されてから出力ＯＵＴ（ｎ＋１）が入力されるまでの期間において、出力ＯＵＴ（ｎ−１）が“Ｌ”レベル以外の期間でノードＮ２１の電位がフローティング状態になるのを防ぐことができるため（ブートストラップ可能状態に亘ってノードＮ２１を“Ｈ”レベルに固定できるため）、ブートストラップ動作を行う電位を安定化することができる。

ＭＯＳトランジスタＱｐ２３，Ｑｐ２８はＯＵＴ（ｎ−１）が“Ｌ”レベルのときは共にオン状態であり、ＭＯＳトランジスタＱｐ２８はＭＯＳトランジスタＱｐ２３の働きを含んでいる。したがって、ＭＯＳトランジスタＱｐ２８があれば、ＭＯＳトランジスタＱｐ２３は配置しなくても良いが、ノードＮ２３（ＭＯＳトランジスタＱｐ２８のゲート電位）の“Ｌ”レベルはＭＯＳトランジスタＱｐ２４の閾値電圧Ｖｔｈの影響でＶＳＳ電位よりもＶｔｈ分高くなっていることや、ＭＯＳトランジスタＱｐ２４のオン抵抗の影響を考えると、回路の動作信頼性（最低駆動電圧等）・高速動作の面からＭＯＳトランジスタＱｐ２３を配置しておいた方が良い。

ＭＯＳトランジスタＱｐ２９は、ブートストラップ動作時に、ブートストラップによってノードＮ２２の電位がＶＳＳ電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にＭＯＳトランジスタＱｐ２６のゲート側をブートストラップ状態確定回路９２側から回路的に切り離す。これにより、ＭＯＳトランジスタＱｐ２６のゲートとＭＯＳトランジスタＱｐ２４のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。

ＭＯＳトランジスタＱｐ２７は、ノードＮ２２の電位がＶＳＳ以下のときにオン状態となってブートストラップ状態確定回路９２側の電位、即ちノードＮ２３の電位をＶＳＳ電位にする。ノードＮ２３の“Ｌ”レベルは、ＭＯＳトランジスタＱｐ２４の閾値電圧Ｖｔｈの影響でＶＳＳ電位よりもＶｔｈ分高い電位にある。このノードＮ２３の電位をＭＯＳトランジスタＱｐ２９におけるリーク電流が問題となるブートストラップ駆動時にＶＳＳ電位にすることにより、ノードＮ２３とノードＮ２２の間の電位差を最小にすることができるため、当該リークを緩和することができる。

次に、初期状態電圧安定化回路９８において、ＭＯＳトランジスタＱｐ３１は、第２の垂直クロックパルスＶＣＫ２に同期して、即ち当該垂直クロックパルスＶＣＫ２が“Ｌ”レベルのときにオン状態になることで、キャパシタＣａｐを“Ｌ”レベルの電位、即ちＶＳＳ電位に充電する。ＭＯＳトランジスタＱｐ３０は、第１の垂直クロックパルスＶＣＫ１に同期して、即ち当該垂直クロックパルスＶＣＫ１が“Ｌ”レベルのときにオン状態になることで、キャパシタＣａｐの電位、即ちノードＮ２４の電位をＭＯＳトランジスタＱｐ２５のゲート電位、即ちノードＮ２１とする。ここで、キャパシタＣａｐの容量については、ノードＮ２１における寄生容量に対して十分に大きく設定する必要がある。このように、キャパシタＣａｐに定期的に“Ｌ”レベルを充電し、当該キャパシタＣａｐの電位をノードＮ２１の電位とすることにより、ノードＮ２１の電位が“Ｌ”レベルとなる状態の安定化を図ることができる。

上述したように、本例に係るシフトレジスタ回路の基本回路（ブートストラップ型レジスタ）９０では、前段、後段のレジスタ（転送段）の各出力を入力ＩＮ１，ＩＮ２とすることによって転送動作を行うシフトレジスタ回路において、入力ＩＮ１として前段（ｎ−１）の出力ＯＵＴ（ｎ−１）が与えられると、ブートストラップ状態確定回路９２がＭＯＳトランジスタＱｐ２５のゲート電位をＶＤＤの電位に設定し、ＭＯＳトランジスタＱｐ２６のゲート電位をＶＳＳ電位に設定することにより、ブートストラップ動作を行うための電位の状態が確定し、クロックパルスＣＫ１／ＣＫ２に同期してブートストラップ動作が行われる。このブートストラップ動作により、ＭＯＳトランジスタＱｐ２６のゲート電位がＶＳＳ電位よりもさらに下げられ、当該ＭＯＳトランジスタＱｐ２６が完全にオン状態になるため、出力ＯＵＴ（ｎ）としてＶＳＳ電位を取り出すことができる。このとき、ＭＯＳトランジスタＱｐ２５は完全にオフ状態であるため、当該ＭＯＳトランジスタＱｐ２５に貫通電流が流れることはない。

また、ブートストラップ動作が行えるブートストラップ可能状態以外では、入力ＩＮ２として後段（ｎ＋１）の出力ＯＵＴ（ｎ＋１）が与えられることで、初期状態確定回路９１が、ＭＯＳトランジスタＱｐ２５のゲート電位をＶＳＳ電位に設定し、ＭＯＳトランジスタＱｐ２６のゲート電位をＶＤＤ電位に設定することにより、ＭＯＳトランジスタＱｐ２６が完全にオフ状態になるため、当該ＭＯＳトランジスタＱｐ２６に貫通電流が流れることはない。この動作は、基本回路（１つのレジスタ）ごとに行われることになる。したがって、本シフトレジスタ回路の消費電力を大幅に低減できる。

以上により、特にＰチャネルＭＯＳトランジスタのみを用いた場合であっても、閾値電圧Ｖｔｈや移動度μのバラツキに強い回路構成を実現できる。また、ＮチャネルＭＯＳトランジスタのみを用いた回路構成のブートストラップ型レジスタ回路では、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減する構成を採ることになるが、ＰチャネルＭＯＳトランジスタのみを用いた本例に係るブートストラップ型レジスタ回路９０ではその必要がなく、その分だけプロセス数を削減できため、生産性や歩留まりの面で有利となる。

また、ＭＯＳトランジスタＱｐ２６のゲート電位がＶＳＳの電位のときに、ＭＯＳトランジスタＱｐ２５のゲート電位をＶＤＤ電位にするブートストラップ電位安定化回路９６の作用により、ブートストラップ動作が行われる期間ではノードＮ２１の電位がフローティング状態にならないために、ブートストラップの正常な動作を保証できる。さらに、ブートストラップ動作時に、ＭＯＳトランジスタＱｐ２６のゲート側を他の回路部分から回路的に切り離すブートストラップ性能向上対策スイッチ回路９７の作用により、ＭＯＳトランジスタＱｐ２６のゲートとＭＯＳトランジスタＱｐ２４のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。

また、ＭＯＳトランジスタＱｐ２６のゲート電位がＶＳＳ電位以下のときに、ブートストラップ状態確定回路９２側の電位をＶＳＳ電位にするリーク緩和対策スイッチ回路９５の作用により、ブートストラップ動作時において、ＭＯＳトランジスタＱｐ２９のリークが問題となる場合に、ノードＮ２３とノードＮ２２の間の電位差を最小にすることができるため、当該リークを緩和することができる。さらに、第２の垂直クロックパルスＶＣＫ２に同期してキャパシタＣａｐにＶＳＳの電位を充電し、第１の垂直クロックパルスＶＣＫ１に同期してキャパシタＣａｐの電位をＭＯＳトランジスタＱｐ２５のゲート電位とする初期状態電圧安定化回路９８の作用により、ノードＮ２１の電位が“Ｌ”レベルとなる状態の安定化を図ることができる。

（レベルシフト回路）
図２２は、レベルシフト回路の構成の一例を示す回路図である。本例に係るレベルシフト回路は、例えばＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レベルシフト回路である。ただし、ＰチャネルのＭＯＳトランジスタのみの回路構成に限られるものではなく、ＮチャネルのＭＯＳトランジスタのみを用いた回路構成を採ることも可能である。

本例に係るレベルシフト回路は、図１７のレベルシフト回路７６１〜７６３やレベルシフト回路８４１，８４２として用いられる。ここでは、一例として、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２（以下、ＶＣＫ１，ＶＣＫ２を総称して「ＶＣＫ」と記す）をレベルシフト（レベル変換）する場合を例に挙げて説明するものとする。

図２２に示すように、本例に係るレベル変換回路１００は、パルス入力部１０１，１０２、第１，第２の電源供給回路１０３，１０４および出力回路１０５を備えるとともに、２つのクロック入力端子Ｐ２１，Ｐ２２およびパルス出力端子Ｐ２３を有する構成となっている。パルス入力端子Ｐ２１，Ｐ２２には互いに逆相の垂直クロックパルスｘＶＣＫ，ＶＣＫがそれぞれ入力される。

パルス入力部１０１は、ドレインとゲートがパルス入力端子Ｐ２１に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ４１によって構成されている。パルス入力部１０２は、ドレインとゲートがパルス入力端子Ｐ２２に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ４２によって構成されている。第１の電源供給回路１０３は、ソースがＶＤＤ電源に、ドレインがＭＯＳトランジスタＱｐ４１のソースに、ゲートがＭＯＳトランジスタＱｐ４２のゲート・ドレインにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ４３によって構成されている。

第２の電源供給回路１０４は、４つのＰチャネルＭＯＳトランジスタＱｐ４４〜Ｑｐ４７によって構成されている。ＭＯＳトランジスタＱｐ４４は、ソースがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｐ４２のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ４５は、ソースがＭＯＳトランジスタＱｐ４４のドレインに、ゲートがＭＯＳトランジスタＱｐ４１のゲート・ドレインにそれぞれ接続されている。ＭＯＳトランジスタＱｐ４６は、ソースがＶＤＤ電源に接続され、ゲートとドレインが共通に接続されたダイオード接続構成となっている。ＭＯＳトランジスタＱｐ４７は、ソースがＭＯＳトランジスタＱｐ４６のゲート・ドレインに、ドレインがＭＯＳトランジスタＱｐ４２のソースに、ゲートがＭＯＳトランジスタＱｐ４４，Ｑｐ４５の共通接続ノードにそれぞれ接続されている。

出力回路１０５は、ソースがＶＤＤ電源に、ドレインがパルス出力端子Ｐ２３に、ゲートがＭＯＳトランジスタＱｐ４１のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ４８と、ソースがパルス出力端子Ｐ２３に、ドレインがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｐ４２のソースにそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ４９とによって構成されている。ＭＯＳトランジスタＱｐ４９は、ゲートとソースの間に接続されたキャパシタＣａｐと共に、ゲート電位をＶＳＳ電源の電位よりも引き下げるブートストラップ回路１０６を構成している。

さらに、ブートストラップ回路１０６のブートストラップ動作の安定化を図るために、ＭＯＳトランジスタＱｐ４９のゲートと、垂直クロックパルスＶＣＫを伝送する信号経路Ｌとの間には、ＰチャネルＭＯＳトランジスタＱｐ５０が接続されている。このＭＯＳトランジスタＱｐ５０のゲートには、ＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）が与えられる。このＶＳＳ電位よりも高い電位は、ＭＯＳトランジスタＱｐ４５のドレインにも与えられる。

続いて、上記構成のレベルシフト回路の回路動作について、図２３のタイミングチャートを用いて説明する。図２３には、互いに逆相のクロックパルスＶＣＫ，ｘＶＣＫ、ＭＯＳトランジスタＱｐ４８のゲート電位Ａ、ＭＯＳトランジスタＱｐ４７のゲート電位Ｂ、信号経路Ｌの電位Ｃ、ＭＯＳトランジスタＱｐ４９のゲート電位Ｄおよび出力信号ＯＵＴの各波形およびタイミング関係を示している。

最初に、垂直クロックパルスｘＶＣＫが“Ｌ”レベル（例えば、０［Ｖ］）、垂直クロックパルスＶＣＫが“Ｈ”レベル（例えば、３［Ｖ］）のときの回路動作について説明する。垂直クロックパルスｘＶＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ４１がオン状態になる。すると、垂直クロックパルスｘＶＣＫがＭＯＳトランジスタＱｐ４１によりダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ４８のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ４８のゲート電位Ａが約５［Ｖ］程度まで上昇する。これにより、ＭＯＳトランジスタＱｐ４８がオン状態となるため、当該ＭＯＳトランジスタＱｐ４８を介してＶＤＤ電位が出力信号ＯＵＴの高レベルとして取り出される。

また、垂直クロックパルスＶＣＫが“Ｈ”レベルであることによりＭＯＳトランジスタＱｐ４２，Ｑｐ４３，Ｑｐ４４がオフ状態になり、垂直クロックパルスｘＶＣＫが“Ｌ”レベルであることによりＭＯＳトランジスタＱｐ４５がオン状態になる。ＭＯＳトランジスタＱｐ４５がオン状態になることで、当該ＭＯＳトランジスタＱｐ４５を介してＶＳＳ電位がＭＯＳトランジスタＱｐ４７のゲートに与えられる。これにより、ＭＯＳトランジスタＱｐ４７およびＭＯＳトランジスタＱｐ４６がオン状態となるため、ＶＤＤ電位がＭＯＳトランジスタＱｐ４６，Ｑｐ４７を介してＭＯＳトランジスタＱｐ４９のゲートに与えられる。

このとき、ＶＤＤ電位はＭＯＳトランジスタＱｐ４６によってダイオードの順方向電圧分だけレベルシフト（電圧降下）されてＭＯＳトランジスタＱｐ４９のゲートに与えられることになるため、ＭＯＳトランジスタＱｐ４９のゲート電位Ｃが約７［Ｖ］程度まで引き下げられるが、ＭＯＳトランジスタＱｐ４９の閾値電圧Ｖｔｈを割り込まない電位であるため、ＭＯＳトランジスタＱｐ４９は完全にオフ状態になる。したがって、ＭＯＳトランジスタＱｐ４９に貫通電流が流れることはなく、また出力信号ＯＵＴの高レベル（１０［Ｖ］）の貫通電流に起因する電位の引き下げも発生しない。

続いて、垂直クロックパルスｘＶＣＫが“Ｈ”レベル、垂直クロックパルスＶＣＫが“Ｌ”レベルのときの回路動作について説明する。垂直クロックパルスｘＶＣＫが“Ｈ”レベルであることで、ＭＯＳトランジスタＱｐ４１がオフ状態となる。このとき、垂直クロックパルスＶＣＫが“Ｌ”レベルであることによって、ＭＯＳトランジスタＱｐ４３がオン状態となるため、当該ＭＯＳトランジスタＱｐ４３を介してＭＯＳトランジスタＱｐ４８のゲートにＶＤＤ電位が供給される。これにより、ＭＯＳトランジスタＱｐ４８のゲート電位ＡがＶＤＤ電位近くの電位、例えば約９［Ｖ］程度まで上昇するため、ＭＯＳトランジスタＱｐ４８はオフ状態となる。したがって、ＭＯＳトランジスタＱｐ４８に貫通電流が流れることはない。

このとき、垂直クロックパルスＶＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ４４がオン状態となるため、ＭＯＳトランジスタＱｐ４７およびＭＯＳトランジスタＱｐ４６がオフ状態になる。また、垂直クロックパルスＶＣＫが“Ｌ”レベルであることで、ＭＯＳトランジスタＱｐ４２がオン状態となる。すると、垂直クロックパルスＶＣＫがＭＯＳトランジスタＱｐ４２によってダイオードの順方向電圧分だけレベルシフトされてＭＯＳトランジスタＱｐ４９のゲートに与えられる。このとき、ＭＯＳトランジスタＱｐ４９のゲート電位Ｃは、ＭＯＳトランジスタＱｐ４６によってＶＤＤ電位よりも下げられた状態にある。

したがって、ブートストラップ回路１０６のブートストラップ動作により、ＭＯＳトランジスタＱｐ４９のゲート電位Ｃは、当該ＭＯＳトランジスタＱｐ４９が完全にオン状態になる電位、具体的にはＶＳＳ電位よりも低い約−８［Ｖ］程度まで引き下げられる。これにより、ＭＯＳトランジスタＱｐ４９は完全にオン状態になるため、当該ＭＯＳトランジスタＱｐ４９を介してＶＳＳ電位が出力信号ＯＵＴの低レベルとして取り出される。その結果、０［Ｖ］〜３［Ｖ］の垂直クロックパルスＶＣＫ，ｘＶＣＫを、最大振幅（ＶＳＳ電位−ＶＤＤ電位）の垂直クロックパルスＶＣＫにレベル変換（レベルシフト）することができる。

また、ＭＯＳトランジスタＱｐ５０は、ブートストラップ回路１０６のブートストラップ動作時に、ブートストラップによってゲート電位ＤがＶＳＳ１電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にＭＯＳトランジスタＱｐ４９のゲート側を信号経路Ｌから回路的に切り離す。これにより、信号経路Ｌの配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。

ここで、ＭＯＳトランジスタＱｐ５０のゲートに対して、ＶＳＳ電位（−５［Ｖ］）よりも高い電位（例えば、０［Ｖ］）を与えるようにしているのは、ブートストラップによってＭＯＳトランジスタＱｐ４９のゲート電位ＤがＶＳＳ１電位よりも下がったときに、ＭＯＳトランジスタＱｐ５０を完全にオフ状態にするためである。ただし、この電位の上限については、ブートストラップ動作状態以外ではＭＯＳトランジスタＱｐ５０を常時オン状態にすることができる電位、具体的には垂直クロックパルスＶＣＫのＬｏｗ電位（０［Ｖ］）となる。

上述したように、ＭＯＳトランジスタＱｐ４８，Ｑｐ４９が互いに逆相の垂直クロックパルスｘＶＣＫ，ＶＣＫにそれぞれ同期して相補的な動作を行うとともに、ＭＯＳトランジスタＱｐ４９がブートストラップ動作を行う出力回路１０５を備えたブートストラップ型レベルシフト回路１００において、ＭＯＳトランジスタＱｐ４８がオン状態のときは、第２の電源供給回路１０４によってＭＯＳトランジスタＱｐ４９のゲートにＶＤＤ電位を与えることで、当該ゲートの電位をＶＤＤ電位近くまで、即ちＭＯＳトランジスタＱｐ４９の閾値電圧Ｖｔｈを割り込まない電位まで昇圧でき、またＭＯＳトランジスタＱｐ４９がオン状態のときは、第１の電源供給回路１０３によってＭＯＳトランジスタＱｐ４８のゲートにＶＤＤ電位を与えることで、当該ゲートの電位をＶＤＤの電位近くまで、即ちＭＯＳトランジスタＱｐ４８の閾値電圧Ｖｔｈを割り込まない電位まで昇圧できる。これにより、ＭＯＳトランジスタＱｐ４８がオン状態のときは、ＭＯＳトランジスタＱｐ４９を完全にオフ状態にさせることができ、またＭＯＳトランジスタＱｐ４９がオン状態のときは、ＭＯＳトランジスタＱｐ４８を完全にオフ状態にさせることができるため、ＭＯＳトランジスタＱｐ４８，Ｑｐ４９に貫通電流が流れることはない。

ただし、ＭＯＳトランジスタＱｐ４３，Ｑｐ４４，Ｑｐ４５において貫通電流が流れることになるが、これらＭＯＳトランジスタＱｐ４３，Ｑｐ４４，Ｑｐ４５は出力信号ＯＵＴに直接関係しないトランジスタであるため、チャネル長を大きくしても出力性能が悪化することはない。したがって、これらＭＯＳトランジスタＱｐ４３，Ｑｐ４４，Ｑｐ４５に対しては、チャネル長を大きく設定することで貫通電流に対する対策を施すことができる。その結果、回路に流れる貫通電流を最小限に抑えた回路構成を実現できる。

このように、ブートストラップ型レベル変換回路１００において、回路に流れる貫通電流を最小限に抑えた回路構成を採ることにより、貫通電流による電圧降下によって出力信号ＯＵＴのレベルが引き下げられるようなことがないため、最大振幅（本例では、−５［Ｖ］〜１０［Ｖ］）の出力信号ＯＵＴを取り出すことができる。また、出力回路１０５を構成するＭＯＳトランジスタＱｐ４８，Ｑｐ４９のチャネル幅を大きく設定することができるため、ＴＦＴの閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキに強く、最大振幅の出力信号ＯＵＴを取り出すことができる。

また、ＭＯＳトランジスタＱｐ４９のゲートと、垂直クロックパルスＶＣＫを伝送する信号経路Ｌとの間にＭＯＳトランジスタＱｐ５０を接続し、当該ＭＯＳトランジスタＱｐ５０をブートストラップ動作時にオフ状態にすることにより、信号経路Ｌの配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ回路１０６のブートストラップ動作の安定化を図ることができる。

以上説明した本発明に係るアクティブマトリクス型液晶表示装置において、垂直駆動回路７３を構成するシフトレジスタ回路の基本回路として用いられる図２０に示したブートストラップ型レジスタ回路９０では、ノードＮ２１の電位が“Ｌ”レベルとなる初期状態電圧の安定化を図るために、垂直クロックパルスとして、互いにデューティ比が異なる２種類の垂直クロックパルス、即ち第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２を用いている。そのために、先述したように、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２を別々の信号処理系でレベルシフトしかつバッファリングして垂直駆動回路７３に供給する構成（図１６参照）が採られている。

ここで、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２をそれぞれバッファリングする前段のインバータ回路群７７Ａのインバータ回路７７３，７７５（図１７参照）として、先述した第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路が用いられている。そして、これらブートストラップ型インバータ回路では２つのリファレンス信号ＲＥＦ１，ＲＥＦ２に基づいて動作する回路構成を採っているため、本来ならば、垂直クロックパルスＶＣＫ１，ＶＣＫ２用のブートストラップ型インバータ回路の各々につき２つずつ、計４つのリファレンス信号ＲＥＦを用意する必要がある。

これに対し、本発明に係るアクティブマトリクス型液晶表示装置では、垂直クロックパルスＶＣＫ１，ＶＣＫ２が共に同じ論理レベルになる期間にアクティブとなる２つのリファレンス信号ＲＥＦ１，ＲＥＦ２を生成し、これらリファレンス信号ＲＥＦ１，ＲＥＦ２を垂直クロックパルスＶＣＫ１，ＶＣＫ２用のブートストラップ型インバータ回路に対して共用することにより、使用するパルス信号数の削減を図るようにしたことを特徴としている。このことについて、以下に具体的に説明する。

図２４は、垂直スタートパルス、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２および第１，第２のリファレンス信号ＲＥＦ１，ＲＥＦ２のタイミング関係を示すタイミングチャートである。ここでは、ＰチャネルＭＯＳトランジスタのみによって構成されたブートストラップ型インバータ回路に対応した論理レベルで示している。図２４から明らかなように、デューティ比が５０％を越える第１の垂直クロックパルスＶＣＫ１に対し、第２の垂直クロックパルスＶＣＫ２はパルス幅、パルス間隔（周期）が同じ、即ち同じデューティであるが、位相が半周期（半クロック）分ずれた波形となっている。

第１のリファレンス信号ＲＥＦ１は、第１の垂直クロックパルスＶＣＫ１が“Ｈ”レベルで、第２の垂直クロックパルスＶＣＫ２が“Ｈ”レベルに立ち上がるとき又は立ち上がる直前に立ち下がって“Ｌ”レベルになり、第２の垂直クロックパルスＶＣＫ２が“Ｈ”レベルで、第１の垂直クロックパルスＶＣＫ１が立ち下がって“Ｌ”レベルになるとき又は立ち下がる直前に立ち上がって“Ｈ”レベルになるような波形である。同様に、第２のリファレンス信号ＲＥＦ２は、第２の垂直クロックパルスＶＣＫ２が“Ｈ”レベルで、第１の垂直クロックパルスＶＣＫ１が“Ｈ”レベルに立ち上がるとき又は立ち上がる直前に立ち下がって“Ｌ”レベルになり、第１の垂直クロックパルスＶＣＫ１が“Ｈ”レベルで、第２の垂直クロックパルスＶＣＫ２が立ち下がって“Ｌ”レベルになるとき又は立ち下がる直前に立ち上がって“Ｈ”レベルになるような波形である。

すなわち、第１，第２のリファレンスＲＥＦ１，ＲＥＦ２は共に、垂直クロックパルスＶＣＫ１，ＶＣＫ２が共に同じ論理レベルのときにアクティブとなるパルス波形、ここでは、垂直クロックパルスＶＣＫ１，ＶＣＫ２が共に“Ｈ”レベルになる期間で“Ｌ”レベルに立ち下がり、また“Ｈ”レベルに立ち上がるようなパルス波形となる。

図１７に示す構成において、第１のリファレンス信号ＲＥＦ１は互いに逆相の信号ＲＥＦ１，ｘＲＥＦ１として入力され、レベルシフト回路８４１でレベルシフト（昇圧）された後、インバータ回路４４２，８４３を経由してブートストラップ型インバータ回路７７３にリセット信号Ｒとして、ブートストラップ型インバータ回路７７４にプリチャージ信号Ｐとして供給される。また、第２のリファレンス信号ＲＥＦ２は互いに逆相の信号ＲＥＦ２，ｘＲＥＦ２として入力され、レベルシフト回路８４４でレベルシフトされた後、インバータ回路４４５，８４６を経由してブートストラップ型インバータ回路７７３にプリチャージ信号Ｐとして、ブートストラップ型インバータ回路７７４にリセット信号Ｒとして供給される。

すなわち、ブートストラップ型インバータ回路７７３，７７４の各々として、例えば第１実施形態に係るブートストラップ型インバータ回路（図１、図５参照）を用いた場合において、第１のリファレンス信号ＲＥＦ１は、インバータ回路７７３を構成するＭＯＳトランジスタＱｐ１４／Ｑｎ１４のゲートにリセット信号（図１、図５のリファレンス信号ＲＥＦ２に相当）として供給され、インバータ回路７７５を構成するＭＯＳトランジスタＱｐ１３／Ｑｎ１３のゲートにプリチャージ信号（図１、図５のリファレンス信号ＲＥＦ１に相当）として供給される。また、第２のリファレンス信号ＲＥＦ２は、インバータ回路７７３を構成するＭＯＳトランジスタＱｐ１３／Ｑｎ１３のゲートにプリチャージ信号（図１、図５のリファレンス信号ＲＥＦ１に相当）として供給され、インバータ回路７７５を構成するＭＯＳトランジスタＱｐ１４／Ｑｎ１４のゲートにリセット信号（図１、図５のリファレンス信号ＲＥＦ２に相当）として供給される。

すると、ブートストラップ型インバータ回路７７３では、第１のリファレンス信号ＲＥＦ１に同期してノードＮの電位（即ち、ＭＯＳトランジスタＱｐ１２／Ｑｎ１２のゲート電位）をＶＤＤ電位/ＶＳＳ電位にリセットする動作が行われるとともに、第２のリファレンス信号ＲＥＦ２に同期してノードＮの電位をＶＳＳ電位／ＶＤＤ電位の近傍までプリチャージする動作が行われる。一方、ブートストラップ型インバータ回路７７５では、第２のリファレンス信号ＲＥＦ２に同期してノードＮの電位をＶＤＤ電位/ＶＳＳ電位にリセットする動作が行われるとともに、第１のリファレンス信号ＲＥＦ１に同期してノードＮの電位をＶＳＳ電位／ＶＤＤ電位の近傍までプリチャージする動作が行われる。ブートストラップ型インバータ回路７７３，７７４の各々として、先述した第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路を用いた場合にも同様である。

このように、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２をそれぞれバッファリングする前段のインバータ回路群７７Ａのインバータ回路７７３，７７５として、２つのリファレンス信号ＲＥＦ１，ＲＥＦ２に基づいて動作するブートストラップ型インバータ回路を用いた場合において、垂直クロックパルスＶＣＫ１，ＶＣＫ２が共に同じ論理レベルになる期間にアクティブとなる第１，第２のリファレンス信号ＲＥＦ１，ＲＥＦ２を生成し、これらリファレンス信号ＲＥＦ１，ＲＥＦ２を垂直クロックパルスＶＣＫ１，ＶＣＫ２用のブートストラップ型インバータ回路に対して共用することにより、本来計４つのリファレンス信号ＲＥＦを必要とされるところを、２つのリファレンス信号ＲＥＦ１，ＲＥＦ２で済ませることができるため、使用するパルス信号数の削減できるとともに、表示パネル内にパルス信号を取り込むための端子数を削減できる。

特に、本発明に係る液晶表示装置では、図１７に示す構成において、垂直駆動回路７３を構成するシフトレジスタ回路（図１８参照）、レベルシフト回路群７６の各レベルシフト回路７６１〜７６３、前段のインバータ回路群７７Ａの各インバータ回路７７１，７７３，７７５、信号処理回路８４の各レベルシフト回路８４１，８４４として、低消費電力のブートストラップ型の回路を用いているため、画素アレイ部７２を駆動する周辺の駆動回路で消費する電力を大幅に低減でき、よって極めて低消費電力の表示パネルを実現できることになる。

なお、本適用例では、第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路を、垂直駆動回路７３で使用する垂直クロックパルスＶＣＫの信号処理系に用いるインバータ回路として用いる場合を例に挙げて説明したが、この使用例は一例に過ぎず、水平駆動回路７４で使用する水平クロックパルスＨＣＫの信号処理系に用いるインバータ回路として用いたり、さらには表示パネル７６上に画素アレイ部７２と共に集積される駆動回路がその一部にインバータ回路を含む場合に、当該インバータ回路として用いることが可能である。

また、本適用例では、画素７１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素７１の表示エレメントとして例えばＥＬ素子を用いたＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。

本発明の第１，第２実施形態あるいはその応用例に係るブートストラップ型インバータ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、ＰＤＡ（Personal Digital Assistants）、ノートＰＣ(Personal Computer)などの画面表示部として搭載して用いることができる。

第１実施形態の実施例１に係るインバータ回路の構成を示す回路図である。 第１実施形態の実施例１に係るインバータ回路の入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示すタイミングチャートである。 ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。 トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。 第１実施形態の実施例２に係るインバータ回路の構成を示す回路図である。 第１実施形態の実施例２に係るインバータ回路の入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示すタイミングチャートである。 第２実施形態の実施例１に係るインバータ回路の構成を示す回路図である。 第２実施形態の実施例１に係るインバータ回路の入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示すタイミングチャートである。 第２実施形態の実施例２に係るインバータ回路の構成を示す回路図である。 第２実施形態の実施例２に係るインバータ回路の入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示すタイミングチャートである。 従来例に係るインバータ回路に貫通電流が流れる期間を示すタイミングチャートである。 第２実施形態に係るインバータ回路に貫通電流が流れる期間を示すタイミングチャートである。 従来例に係るインバータ回路と第２実施形態に係るインバータ回路の消費電力の比較説明に供する波形図である。 応用例に係るインバータ回路の構成を示す回路図である。 応用例に係るインバータ回路の入力信号ＩＮ、リファレンス信号ＲＥＦ１，ＲＥＦ２、ノードＮの電位および出力信号ＯＵＴの各レベルおよびタイミング関係を示すタイミングチャートである。 適用例に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。 垂直スタートパルスＶＳＴ、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２および第１，第２のリファレンス信号ＲＥＦ１，ＲＥＦ２の各信号処理系、ならびに垂直駆動回路７３の具体的な構成の一例を示すブロック図である。 垂直駆動回路に用いるシフトレジスタ回路の構成の一例を示すブロック図である。 垂直スタートパルスＶＳＴ、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２およびレジスタの各入出力ＩＮ１（１），ＩＮ１（Ｎ），ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示すタイミングチャートである。 シフトレジスタ回路の基本回路の構成の一例を示す回路図である。 シフトレジスタ回路の基本回路の回路動作の説明に供するタイミングチャートである。 レベルシフト回路の構成の一例を示す回路図である。 互いに逆相のクロックパルスＶＣＫ，ｘＶＣＫ、ゲート電位Ａ、ゲート電位Ｂ、信号経路の電位Ｃ、ゲート電位Ｄおよび出力信号ＯＵＴの各波形およびタイミング関係を示すタイミングチャートである。 垂直スタートパルス、第１，第２の垂直クロックパルスＶＣＫ１，ＶＣＫ２および第１，第２のリファレンス信号ＲＥＦ１，ＲＥＦ２のタイミング関係を示すタイミングチャートである。 ＰチャネルのＭＯＳトランジスタのみによって構成されたインバータ回路の基本構成を示す回路図である。 基本構成のインバータ回路の動作説明に供する波形図である。 タイプＡのブートストラップ型インバータ回路の構成例を示す回路図である。 タイプＡのブートストラップ型インバータ回路の動作説明に供する波形図である。 タイプＢのブートストラップ型インバータ回路の構成例を示す回路図である。 タイプＢのブートストラップ型インバータ回路の動作説明に供する波形図である。

符号の説明

１０，４０，５０，６０…ブートストラップ型インバータ回路、１１，４１…回路入力端子、１２，４２…回路出力端子、１３，４３…ブートストラップ回路、７１…画素、７２…画素アレイ部、７３…垂直駆動回路、７４…水平駆動回路、７５…表示パネル、７６…レベルシフト回路群、７７…インバータ回路群、７７Ａ…前段のインバータ回路群、７７Ｂ…後段のインバータ回路群

Claims (19)

1. 絶縁性基板上に単一チャネルのトランジスタによって構成されてなるインバータ回路であって、
   第１電源にソースが接続され、ゲートに入力信号が与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、
   前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、
   前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、
   前記入力信号のレベルが前記第２電源の電位から前記第１電源の電位に変化する前に、前記第２のトランジスタのゲート電位を前記第２電源の電位にプリチャージする第３のトランジスタと、
   前記入力信号のレベルが前記第１電源の電位から前記第２電源の電位に変化したときに、前記第２のトランジスタのゲート電位を前記第１電源の電位にリセットする第４のトランジスタと
   を備えたことを特徴とするインバータ回路。
2. 前記第１〜第４のトランジスタが薄膜トランジスタである
   ことを特徴とする請求項１記載のインバータ回路。
3. 前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第１のトランジスタのドレインに供給する第５のトランジスタをさらに備えた
   ことを特徴とする請求項１記載のインバータ回路。
4. 前記第５のトランジスタが薄膜トランジスタである
   ことを特徴とする請求項３記載のインバータ回路。
5. 前記第１のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第６のトランジスタと、
   前記第６のトランジスタのドレインにソースが接続されるとともに、前記第２のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第７のトランジスタと、
   前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第６のトランジスタのドレインに供給する第５のトランジスタとをさらに備えた
   ことを特徴とする請求項１記載のインバータ回路。
6. 前記第５〜第７のトランジスタが薄膜トランジスタである
   ことを特徴とする請求項５記載のインバータ回路。
7. 表示エレメントを含む画素が行列状に配置されてなる画素アレイ部と、
   前記画素アレイ部と同じ基板上に集積され、回路の一部にインバータ回路を含んで前記画素アレイ部の画素の駆動を行う駆動回路とを具備した表示装置であって、
   前記インバータ回路は、絶縁性基板上に単一チャネルのトランジスタによって構成されてなり、
   第１電源にソースが接続され、ゲートに入力信号が与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、
   前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、
   前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、
   前記入力信号のレベルが前記第２電源の電位から前記第１電源の電位に変化する前に、前記第２のトランジスタのゲート電位を前記第２電源の電位にプリチャージする第３のトランジスタと、
   前記入力信号のレベルが前記第１電源の電位から前記第２電源の電位に変化したときに、前記第２のトランジスタのゲート電位を前記第１電源の電位にリセットする第４のトランジスタとを備えた
   ことを特徴とする表示装置。
8. 前記第１〜第４のトランジスタが薄膜トランジスタである
   ことを特徴とする請求項７記載の表示装置。
9. 前記インバータ回路は、
   前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第１のトランジスタのドレインに供給する第５のトランジスタをさらに備えた
   ことを特徴とする請求項７記載の表示装置。
10. 前記第５のトランジスタが薄膜トランジスタである
    ことを特徴とする請求項９記載の表示装置。
11. 前記インバータ回路は、
    前記第１のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第６のトランジスタと、
    前記第６のトランジスタのドレインにソースが接続されるとともに、前記第２のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第７のトランジスタと、
    前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第６のトランジスタのドレインに供給する第５のトランジスタとをさらに備えた
    ことを特徴とする請求項７記載の表示装置。
12. 前記第５〜第７のトランジスタが薄膜トランジスタである
    ことを特徴とする請求項１１記載の表示装置。
13. 表示エレメントを含む画素が行列状に配置されてなる画素アレイ部と、
    前記絶縁性基板上に集積され、デューティ比が５０％を越え、位相が半周期分ずれた第１，第２のクロック信号の極性を反転する第１，第２のインバータ回路と、
    前記絶縁性基板上に集積され、前記第１，第２のインバータ回路を経た前記第１，第２のクロック信号に同期してシフト動作を行うシフトレジスタ回路を有する駆動回路とを具備する表示装置であって、
    前記第１，第２のインバータ回路は、単一チャネルのトランジスタによって構成されてなり、
    第１電源にソースが接続され、ゲートに入力信号が与えられるとともに、ドレインから出力信号が取り出される第１のトランジスタと、
    前記第１のトランジスタのドレインと第２電源との間に接続された第２のトランジスタと、
    前記第２のトランジスタのゲートとソースとの間に接続されたキャパシタと、
    前記入力信号のレベルが前記第２電源の電位から前記第１電源の電位に変化する前に、前記第２のトランジスタのゲート電位を前記第２電源の電位にプリチャージする第３のトランジスタと、
    前記入力信号のレベルが前記第１電源の電位から前記第２電源の電位に変化したとき、前記第２のトランジスタのゲート電位を前記第１電源の電位にリセットする第４のトランジスタとを備え、
    前記第１のインバータ回路は、前記第１のクロック信号を前記第１のトランジスタのゲート入力とするとともに、前記絶縁性基板の外部から供給される第１のリファレンス信号を前記第４のトランジスタのゲート入力とし、前記絶縁性基板の外部から供給される第２のリファレンス信号を前記第３のトランジスタのゲート入力とし、
    前記第２のインバータ回路は、前記第２のクロック信号を前記第１のトランジスタのゲート入力とするとともに、前記第１のリファレンス信号を前記第３のトランジスタのゲート入力とし、前記第２のリファレンス信号を前記第４のトランジスタのゲート入力とする
    ことを特徴とする表示装置。
14. 前記第１，第２のリファレンス信号は、前記第１，第２のクロック信号が共に同じ論理レベルの期間にアクティブとなる信号である
    ことを特徴とする請求項１３記載の表示装置。
15. 前記第１〜第４のトランジスタが薄膜トランジスタである
    ことを特徴とする請求項１３記載の表示装置。
16. 前記第１，第２のインバータ回路は、
    前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第１のトランジスタのドレインに供給する第５のトランジスタをさらに備えた
    ことを特徴とする請求項１３記載の表示装置。
17. 前記第５のトランジスタが薄膜トランジスタである
    ことを特徴とする請求項１６記載の表示装置。
18. 前記第１，第２のインバータ回路は、
    前記第１のトランジスタのゲートおよびソースに、ゲートおよびソースがそれぞれ接続され、ドレインから出力信号が取り出される第６のトランジスタと、
    前記第６のトランジスタのドレインにソースが接続されるとともに、前記第２のトランジスタのゲートおよびドレインに、ゲートおよびドレインがそれぞれ接続された第７のトランジスタと、
    前記第３のトランジスタによるプリチャージ時に、前記第１電源の電位を前記第６のトランジスタのドレインに供給する第５のトランジスタとをさらに備えた
    ことを特徴とする請求項１３記載の表示装置。
19. 前記第５〜第７のトランジスタが薄膜トランジスタである
    ことを特徴とする請求項１８記載の表示装置。
    

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