CN104809979B - 一种反相器及驱动方法、goa单元、goa电路和显示装置 - Google Patents

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Abstract

本发明的实施例提供一种反相器及驱动方法、GOA单元、GOA电路和显示装置，属于显示技术领域，用于提供稳定的反相器输出信号，该反相器包括：控制模块和输出模块，控制模块用于在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压；输出模块用于在控制节点和输入信号端的输入信号的下将所述输出信号端的电压与第一电平端的电压或第二电平端的电压拉齐。本发明实施例用于显示器的制造。

Description

一种反相器及驱动方法、GOA单元、GOA电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种反相器(英文：Inverter)及驱动方法、集成栅极驱动(英文：Gate driver On Array，简称：GOA)单元、GOA电路和显示装置。
背景技术
反相器(英文：Inverter)对输入其的信号具有反相作用，即反相器的输出信号与输入信号互为反相信号。随着电子技术的发展，反相器的应用也越来越广泛，例如：反相器可以应用在有机发光显示装置的发射驱动电路，为与发射驱动电路电连接的像素补偿电路提供相应的电位以使像素补偿电路完成节点初始化、阈值补偿和数据写入等。
参照图1所示，图1为传统反相器的电路图，其中，M1、M2以及其连接的输入信号端、输出信号端构成反相器电路，具体的，CLKB连接M1的第一端和栅极，M1的第二端连接反相器的输出信号端Output，M2的栅极连接输入信号端Input，M2的第一端连接号输出端Output，M2的第二端连接低电平端VGL。
上述反相电路中，当CLKB和输入信号端Input同时向反相电路输入高电平时，CLKB通过M1、M2连接低电平端VGL，此时PD节点理论上应该为低电平，但是，由于M1、M2有一定电阻，所以此时输出信号端Output的电压Vout为：Vout＝R2/(R1+R2)·(VCLKB-VVGL)+VVGL；其中，R1为M1栅极电压为VCLKB时M1的电阻，R2为M2栅极电压为VIn时M2的电阻；VCLKB为CLKB高电平时的电压,VVGH为电平端VGL的电压，VIn为Input高电平时的电压。由上述公式可知，无论将M2的阻值设计的多么小，当CLKB和输入信号端Input同时向反相电路输入高电平时，输出信号端Output的电压值Vout都不能下降到VGL，所以上述反相器的输出信号会受到场效应薄膜晶体管(英文：Thin Film Transistor，简称：TFT)特性的影响，输出信号不稳定。
发明内容
本发明的实施例提供一种反相器及驱动方法、GOA单元、GOA电路和显示装置用于提供稳定的反相器输出信号。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种反相器，包括：控制模块和输出模块；
所述控制模块连接第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、输入信号端和控制节点，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述输入信号端的输入信号、所述第一电平端的电压和所述第二电平端的电压的控制下控制所述控制节点的电压；
所述输出模块连接所述控制节点、所述输入信号端、第一电平端、第二电平端和输出信号端，用于在所述控制节点和所述输入信号端的输入信号的控制下将所述输出信号端的电压与所述第一电平端的电压或所述第二电平端的电压拉齐。
可选的，所述控制模块包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的第一端连接所述第一电平端，所述第一晶体管的第二端连接所述第二晶体管的第一端，所述第一晶体管的栅极连接所述第一时钟信号端；
所述第二晶体管的第一端连接所述第三晶体管的栅极，所述第二晶体管的第二端连接所述第二电平端，所述第二晶体管的栅极连接所述输入信号端；
所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接所述控制节点。
可选的，所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一时钟信号端，所述第一晶体管的第二端连接第二晶体管的栅极，所述第一晶体管的栅极连接所述第二晶体管的第一端；
所述第二晶体管的第一端连接所述第一电平端，所述第二晶体管的第二端连接所述第三晶体管的第一端；
所述第三晶体管的第一端连接所述第四晶体管的栅极，第三晶体管的第二端连接所述第二电平端，所述第三晶体管的栅极连接所述输入信号端；
所述第四晶体管的第一端连接所述第二时钟信号端，所述第四晶体管的第二连接所述第五晶体管的第一端；
所述第五晶体管的第二端连接所述控制节点，所述第五晶体管的栅极连接所述第一电平端。
可选的，所述输出模块包括：第六晶体管和第七晶体管；
所述第六晶体管的第一端连接所述第一电平端，所述第六晶体管的第二端连接所述输出信号端，所述第六晶体管的栅极连接所述控制节点；
所述第七晶体管的第一端连接所述输出信号端，所述第七晶体管的第二端连接所述第二电平端，所述第七晶体管的栅极连接所述输入信号端。
可选的，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
可选的，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
第二方面，提供一种反相器的驱动方法，包括：
第一阶段，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压；输出模块在所述控制节点的电压的控制下将所述第一电平端的电压与输出信号端的电压拉齐；
第二阶段，所述输出模块在所述第一节点的电压和所述输入信号端的电压的控制下将所述第二电平端的电压与所述输出信号端拉齐；
第三阶段，所述输出模块在所述第一节点的电压和所述输入信号端的电压的控制下将所述第二电平端的电压与所述输出信号端拉齐；
第四阶段，所述控制模块在第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述输入信号端的输入信号、所述第一电平端的电压和所述第二电平端的电压的控制下控制所述控制节点的电压；所述输出模块在所述控制节点的电压的控制下将所述第一电平端的电压与所述输出信号端的电压拉齐。
第三方面，提供一种GOA单元，包括：输入单元、反相器、输出控制单元和输出单元；
所述输入单元连接输入信号端和第一节点，用于在所述输入信号端的输入信号的控制下将所述第一节点电压与所述输入信号端的电压拉齐；
所述反相器连接第一电平端、第二电平端、第一时钟信号端、第二时钟信号端、第一节点和第二节点，用于在所述第一节点的电压、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号的控制下将所述第二节点的电压与所述第一电平端的电压或所述第二电平端的电压拉齐；
输出控制单元连接所述第二节点、所述第二电平端和输出信号端，用于在所述第二节点的电压的控制下将所述第一节点的电压以及所述输出信号端的电压与第二电平端的电压拉齐；
所述输出单元连接所述第一时钟信号端、所述第一节点和所述输出信号端，用于在所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下将所述第一时钟信号端的第一时钟信号在所述输出信号端进行输出。
可选的，所述反相器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接所述第一电平端，所述第一晶体管的第二端连接所述第二晶体管的第一端，所述第一晶体管的栅极连接所述第一时钟信号端；
所述第二晶体管的第一端连接所述第三晶体管的栅极，所述第二晶体管的第二端连接所述第二电平端，所述第二晶体管的栅极连接所述第一节点；
所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接所述第四晶体管的栅极；
所述第四晶体管的第一端连接所述第一电平端，所述第四晶体管的第二端连接所述第五晶体管的第一端；
所述第五晶体管的第一端连接所述第二节点，所述第五晶体管的第二端连接所述第二电平端，所述第五晶体管的栅极连接所述第一节点。
可选的，所述反相器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第一晶体管的第一端连接所述第一时钟信号端，所述第一晶体管的第二端连接所述第二晶体管的栅极，所述第一晶体管的栅极连接所述第一电平端；
所述第二晶体管的第一端连接所述第一晶体管的栅极，所述第二晶体管的第二端连接所述第三晶体管的第一端；
所述第三晶体管的第一端连接所述第四晶体管的栅极，所述第三晶体管的第二端连接所述第二电平端，所述第三晶体管的栅极连接所述第一节点；
所述第四晶体管的第一端连接所述第二时钟信号端，所述第四晶体管的第二端连接所述第五晶体管的第一端；
所述第五晶体管的第二端连接所述第六晶体管的栅极，所述第五晶体管的栅极连接所述第六晶体管的第一端；
所述第六晶体管的第一端连接所述第一电平端，所述第六晶体管的第二端连接所述第二节点；
所述第七晶体管的第一端连接所述第二节点，所述第七晶体管的第二端连接所述第二电平端，所述第七晶体管的栅极连接所述第一节点。
可选的，所述输入单元包括：第八晶体管；
所述第八晶体管的第一端连接所述输入信号端，所述第八晶体管的第二端连接所述第一节点，所述第八晶体管的栅极连接所述第一晶体管的第一端。
可选的，所述输出控制单元包括：第九晶体管和第十晶体管；
所述第九晶体管的第一端连接所述第一节点，所述第九晶体管的第二端连接所述第二电平端，所述第九晶体管的栅极连接所述第二节点；
所述第十晶体管的第一端连接所述输出信号端，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第二节点。
可选的，所述信号输出单元包括：电容和第十一晶体管；
所述电容的第一极连接所述第一节点，所述电容的第二极连接所述输出信号端；
所述第十一晶体管的第一端连接所述第一时钟信号端，所述第十一晶体管的第二端连接所述输出信号端，所述第十一晶体管的栅极连接所述电容的第一极。
第四方面，提供一种GOA电路，包括：至少两个相互级联的GOA单元，所述GOA单元为第三方面任一项所述的GOA单元；
其中，第1级GOA单元的输入信号端连接帧起始信号端，所述第1级GOA单元的输出信号端连接所述第2级GOA单元的输入信号端；
所述第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，所述第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，其中，n为正整数。
第五方面，提供一种显示装置，包上述的GOA电路。
本发明实施例提供的反相器中，控制模块在所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和所述第二电平端的电压的控制下控制控制节点的电压,输出模块在控制节点和输入信号端的输入信号的控制下将输出信号端的电压与第一电平端的电压或所述第二电平端的电压拉齐,即本发明实施例提供的反相器的输出为第一电平端的电压或者第二电平端的电压，而第一电平端的电压和第二电平端的电压均为固定值，相比于现有技术中的反相器，所以本发明实施例提供的反相器的输出不受TFT特性的影响，所以可以输出稳定的输出信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中反相器的示意性结构图；
图2为本发明实施例提供的一种反相器示意性结构图；
图3为本发明实施例提供的另一种反相器示意性结构图；
图4为本发明实施例提供的又一种反相器示意性结构图；
图5为本发明实施例提供的反相器驱动方法的步骤流程图；
图6为本发明实施例提供的反相器扫描信号的时序状态示意图；
图7为本发明实施例提供的一种GOA单元示意性结构图；
图8为本发明实施例提供的另一种GOA单元示意性结构图；
图9为本发明实施例提供的又一种GOA单元示意性结构图；
图10为本发明实施例提供的GOA单元扫描信号的时序状态示意图；
图11为本发明实施例提供的仿真实验中PU节点电压波形图；
图12为本发明实施例提供的仿真实验中PD节点电压波形图；
图13为本发明实施例提供的GOA电路示意性结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、输入信号端为源极、输出信号端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
需要说明的是，需要说明的是，本申请中的“第一”、“第二”等字样仅仅是为了对功能和作用基本相同的相同项或相似项进行区分，“第一”、“第二”等字样并不是在对数量和执行次序进行限定，例如同一实施例中可能出现“第一晶体管”、“第二晶体管”、“第四晶体管”而没有出现“第三晶体管”，则“第一”、“第二”、“第四”仅可以理解为对不同晶体管的区分，而不能理解为该实施例中还包括“第三晶体管”。
参照图2所示，本发明的实施例提供一种反相器，该反相器包括：控制模块201和输出模块202；
控制模块连接第一时钟信号端CLK1、第二时钟信号端CLK2、第一电平端V1、第二电平端V2、输入信号端Input和控制节点Q，用于在第一时钟信号端CLK1的第一时钟信号端、第二时钟信号端CLK2的第二时钟信号、输入信号端Input的输入信号、第一电平端V1的电压和第二电平端V2的电压的控制下控制控制节点Q的电压；
输出模块202连接控制节点Q、输入信号端Input、第一电平端V1、第二电平端V2和输出信号端Output，用于在控制节点Q和输入信号端Input的输入信号的控制下将输出信号端Output的电压与第一电平端V1的电压或第二电平端V2的电压拉齐。
本发明实施例提供的反相器中，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压,输出模块在控制节点和输入信号端的输入信号的控制下将输出信号端的电压与第一电平端的电压或第二电平端的电压拉齐,即本发明实施例提供的反相器的输出为第一电平端的电压或者第二电平端的电压，而第一电平端的电压和第二电平端的电压均为固定值，相比于现有技术中的反相器，所以本发明实施例提供的反相器的输出不受TFT特性的影响，所以可以输出稳定的输出信号。
本发明一实施例提供一种反相器的具体结构，参照图3所示，控制模块包括：第一晶体管T1、第二晶体管T2和第三晶体管T3；
第一晶体管T1的第一端连接第一电平端V1，第一晶体管T1的第二端连接第二晶体管T2的第一端，第一晶体管T1的栅极连接第一时钟信号端CLK1；
第二晶体管T2的第一端连接第三晶体管T3的栅极，第二晶体管T2的第二端连接第二电平端V2，第二晶体管T2的栅极连接输入信号端Input；
第三晶体管T3的第一端连接第二时钟信号端CLK2，第三晶体管T3的第二端连接控制节点Q。
输出模块包括：第六晶体管T6和第七晶体管T7；
第六晶体管T6的第一端连接第一电平端V1，第六晶体管T6的第二端连接输出信号端Output，第六晶体管T6的栅极连接控制节点Q；
第七晶体管T7的第一端连接输出信号端Output，第七晶体管T7的第二端连接第二电平端V2，第七晶体管T7的栅极连接输入信号端Input。
本发明再一实施例提供另一种反相器的具体结构，参照图4所示，控制模块401包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5；
第一晶体管T1的第一端连接第一时钟信号端CLK1，第一晶体管T1的第二端连接第二晶体管T2的栅极，第一晶体管的栅极连接第二晶体管T2的第一端；
第二晶体管T2的第一端连接第一电平端V1，第二晶体管T2的第二端连接第三晶体管T3的第一端；
第三晶体管T3的第一端连接第四晶体管T4的栅极，第三晶体管T3的第二端连接第二电平端V2，第三晶体管T3的栅极连接输入信号端Input；
第四晶体管T4的第一端连接第二时钟信号端CLK2，第四晶体管T4的第二连接第五晶体管T5的第一端；
第五晶体管T5的第二端连接控制节点Q，第五晶体管T5的栅极连接第一电平端V1。
输出模块402包括：第六晶体管T6和第七晶体管T7；
第六晶体管T6的第一端连接第一电平端V1，第六晶体管T6的第二端连接输出信号端Output，第六晶体管T6的栅极连接控制节点Q；
第七晶体管T7的第一端连接输出信号端Output，第七晶体管T7的第二端连接第二电平端V2，第七晶体管T7的栅极连接输入信号端Input。
通常晶体管的栅极具有很大功耗，若直接将时钟信号端与晶体管的栅极连接则会产生较大的功率消耗，本发明的实施例提供的控制模块中，通过晶体管T1连接第一时钟信号端CLK1与第二晶体管T2的栅极，并通过T5连接第二时钟信号端CLK2与第二晶体管T6的栅极，使时钟信号端端不直接与晶体管的栅极连接，所以本发明的实施例可以减小反向器的功耗。
需要说明的是，上述实施例中，多个模块共用一个信号端(例如：控制模块和输出模块共用第一电平端)可以减少反相器电路中信号端的数量，当然，这些模块还可以分别连接不同的信号端，只要该信号端可以提供类似的信号即可。
本发明一实施例提供一种反相器的驱动方法，该驱动方法用于驱动图3、4所示的反相器，具体的，参照图5所示，该方法包括：
S51、第一阶段，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压；输出模块在控制节点的电压的控制下将第一电平端的电压与输出信号端的电压拉齐；
S52、第二阶段，输出模块在第一节点的电压和输入信号端的电压的控制下将第二电平端的电压与输出信号端拉齐；
S53、第三阶段，输出模块在第一节点的电压和输入信号端的电压的控制下将第二电平端的电压与输出信号端拉齐；
S54、第四阶段，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压；输出模块在控制节点的电压的控制下将第一电平端的电压与输出信号端的电压拉齐。
本发明实施例提供的反相器的驱动方法中，第一阶段时，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压,输出模块在控制节点的电压的控制下将第一电平端的电压与输出信号端的电压拉齐，第二阶段和第三阶段时，输出模块在控制节点和输入信号端的输入信号的控制下将输出信号端的电压与第一电平端的电压或第二电平端的电压拉齐,第四阶段时，输出模块在控制节点的电压的控制下将第一电平端的电压与输出信号端的电压拉齐，即在本发明实施例提供的反相器的驱动方法的驱动下，反向的输出为第一电平端的电压或者第二电平端的电压，而第一电平端的电压和第二电平端的电压均为固定值，所以可以输出稳定的输出信号。
示例性的，第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号相位相反，且第一时钟信号端的第一时钟信号与第二时钟信号端的第二时钟信号的占空比均为50％。
以下，参照图6所示的时序状态示意图，对图4所示的反相器以及图5所示的反相器的驱动方法的工作原理进行说明，其中，以第一电平端V1的电压为高电平VGH，所有晶体管均为高电平导通的N型晶体管为例进行说明。需要说明的是，当第一电平端V1的电压为高电平VGH，且图4所示的反相器中的晶体管均为N型晶体管时，图4所示的反相器的晶体管T1和T5为常开晶体管，所以图4所示的反相器的等效电路与图3所示反相器的结构相同，其工作原理也相同，所以本文仅对图4所示反相器的工作原理进行说明，图3所示反相器的工作原理请参照图4所示的反向器的工作原理。
图6中示出了第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、输入信号端Input的输入信号、输出信号端Output的输出信号的时序状态，其中，第一电平端V1、第二电平端V2提供稳定电压，示例性的，第二电平端V2的电压为低电平VGL。如图5所示，提供四个阶段的时序状态，其中，第一阶段为t1；第二阶段为t2；第三阶段为t3；第四阶段为t4。
t1阶段，CLK1为高电平，CLK2和Input为低电平；此阶段中，T1栅极连接VGH，所以T1导通，CLK1通过T1连接T2的栅极，所以T2导通；T3栅极连接Input，所以T3截止，T4栅极通过T2连接VGH，T4导通，且VGH对T4中的寄生电容进行充电，T5栅极连接VGH，所以T5导通，T6栅极通过T5和T4连接CLK2，所以T6截止，T6截止过程中存在关断电流，又因为T7截止，所以Output此阶段为高电平。
t2阶段，CLK1为低电平,CLK2和Input为高电平；此阶段中，T2栅极通过T1连接CLK1，所以T2截止，T3栅极连接Input，所以T3导通，T4栅极通过T3连接VGL，T4截止，同时，CLK2通过T4和T5连接T6的栅极，T6截止，T7栅极连接Input，T7导通，Output通过T7连接VGL，所以Output此阶段为低电平。
t3阶段，CLK1为高电平,CLK2和Input为高电平；此阶段中，T1栅极连接VGH，所以T1导通，CLK1通过T1连接T2的栅极，所以T2导通；T3栅极连接Input，所以M3截止，T4栅极通过T2连接VGH，T4导通，T5栅极连接VGH，所以T5导通，T6栅极通过T5和T4连接CLK2，所以T6截止，T7栅极连接Input，所以T7导通，Output通过T7连接VGL，所以Output此阶段为低电平。
t4阶段，CLK2为高电平,CLK1和Input为低电平；此阶段中，T1栅极连接VGH，所以T1导通，CLK1通过T1连接T2的栅极，所以T2截止；T3栅极连接Input，所以T3截止，T5栅极连接VGH，所以T5导通，T4栅极无法通过T2连接VGH，T4截止，T4截止过程中存在关断电流，又因为T7截止，所以Output此阶段为高电平。
其中，以t1阶段开始到反相器的Input再次输入高电平作为反相器的一个完整工作周期，则在上述t4阶段之后反相器的一个工作周期中还可能若干阶段，这是由Input的输出信号的占空比所决定的，但在t4之后反相器的Input再次输入的高电平之前，反相器的Output的输出电压为高电平。
进一步的，上述实施例中的反向器中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整反向器各个输入信号的时序状态即可，例如：调整第一电平端V1提供低电平，调整图6中t1阶段第一时钟信号端调整为低电平，调整t1阶段第二时钟信号端调整为高电平，其他信号也调整为相位相反的时序信号。
再进一步的，上述反相器中也可以同时采用N型晶体管和P型晶体管，此时需保证反相器中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此反相器中采用统一类型的晶体管更有利于反相器的制程工艺。
本发明再一实施例提供一种GOA单元，参照图7所示，该GOA单元包括：输入单元701、反相器702、输出控制单元703和输出单元704；
输入单元701连接输入信号端Input和第一节点PU，用于在输入信号端Input的输入信号的控制下将第一节点PU的电压与输入信号端Input的电压拉齐；
反相器702连接第一电平端V1、第二电平端V2、第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点PU和第二节点PD，用于在第一节点PU的电压、第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号的控制下将第二节点PD的电压与第一电平端V1的电压或第二电平端V2的电压拉齐；
输出控制单元703连接第二节点PD、第二电平端V2和输出信号端Output，用于在第二节点PD的电压的控制下将第一节点PU的电压以及输出信号端Output的电压与第二电平端V2的电压拉齐；
输出模块单元704连接第一时钟信号端CLK1、第一节点PU和输出信号端Output，用于在第一时钟信号端CLK1的第一时钟信号和第一节点PU的电压的控制下将第一时钟信号端CLK1的第一时钟信号在输出信号端Output输出。
本发明实施例提供的GOA单元中的反相器可以将第二节点的电压与第一电平端的电压或第二电平端的电压拉齐，所以本发明实施例提供的GOA单元中的反相器可以稳定控制第二节点的电压，进而GOA单元可以输出稳定的栅极驱动电压。
本发明一实施提供一种GOA单元的具体结构，参见图8所示，输入单元701包括：第八晶体管T8；
第八晶体管T8的第一端连接输入信号端Input，第八晶体管T8的第二端连接第一节点PU，第八晶体管T8的栅极连接第八晶体管T8的第一端。
反相器702包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5；
第一晶体管T1的第一端连接第一电平端V1，第一晶体管T1的第二端连接第二晶体管T2的第一端，第一晶体管T1的栅极连接第一时钟信号端；
第二晶体管T2的第一端连接第三晶体管T3的栅极，第二晶体管T2的第二端连接第二电平端V2，第二晶体管T2的栅极连接第一节点PU；
第三晶体管T3的第一端连接第二时钟信号端CLK2，第三晶体管T3的第二端连接第四晶体管T4的栅极；
第四晶体管T4的第一端连接第一电平端V1，第四晶体管T4的第二端连接第五晶体管T5的第一端；
第五晶体管T5的第一端连接第二节点PD，第五晶体管T5的第二端连接第二电平端V2，第五晶体管T5的栅极连接第一节点PU。
输出控制单元703包括：第九晶体管T9和第十晶体管T10；
第九晶体管T9的第一端连接第一节点PU，第九晶体管T9的第二端连接第二电平端V2，第九晶体管T9的栅极连接第二节点PD；
第十晶体管T10的第一端连接输出信号端Output，第十晶体管T10的第二端连接第二电平端V2，第十晶体管T10的栅极连接第二节点PD。
信号输出单元704包括：电容C和第十一晶体管T11；
电容C的第一极连接第一节点PU，电容的第二极连接输出信号端Output；
第十一晶体管T11的第一端连接第一时钟信号端CLK1，第十一晶体管T11的第二端连接输出信号端Output，第十一晶体管T11的栅极连接电容C的第一极。
本发明再一实施提供另一种GOA单元的具体结构，参见图9所示，输入单元701包括：第八晶体管T8；
第八晶体管T8的第一端连接输入信号端Input，第八晶体管T8的第二端连接第一节点PU，第八晶体管T8的栅极连接第八晶体管T8的第一端。
反相器702包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7；
第一晶体管T1的第一端连接第一时钟信号端CLK1，第一晶体管T1的第二端连接第二晶体管T2的栅极，第一晶体管T1的栅极连接第一电平端V1；
第二晶体管T2的第一端连接第一晶体管T1的栅极，第二晶体管T2的第二端连接第三晶体管T3的第一端；
第三晶体管T3的第一端连接第四晶体管T4的栅极，第三晶体管T3的第二端连接第二电平端V2，第三晶体管T3的栅极连接第一节点PU；
第四晶体管T4的第一端连接第二时钟信号端CLK2，第四晶体管T4的第二端连接第五晶体管T5的第一端；
第五晶体管T5的第二端连接第六晶体管T6的栅极，第五晶体管T5的栅极连接第六晶体管T6的第一端；
第六晶体管T6的第一端连接第一电平端V1，第六晶体管T6的第二端连接第二节点PD；
第七晶体管T7的第一端连接第二节点PD，第七晶体管T7的第二端连接第二电平端V2，第七晶体管T7的栅极连接第一节点PU。
输入单元701包括：第八晶体管T8；
第八晶体管T8的第一端连接输入信号端Input，第八晶体管T8的第二端连接第一节点PU，第八晶体管T8的栅极连接第八晶体管T8的第一端。
输出控制单元703包括：第九晶体管T9和第十晶体管T10；
第九晶体管T9的第一端连接第一节点PU，第九晶体管T9的第二端连接第二电平端V2，第九晶体管T9的栅极连接第二节点PD；
第十晶体管T10的第一端连接输出信号端Output，第十晶体管T10的第二端连接第二电平端V2，第十晶体管T10的栅极连接第二节点PD。
信号输出单元704包括：电容C和第十一晶体管T11；
电容C的第一极连接第一节点PU，电容的第二极连接输出信号端Output；
第十一晶体管T11的第一端连接第一时钟信号端CLK1，第十一晶体管T11的第二端连接输出信号端Output，第十一晶体管T11的栅极连接电容C的第一极。
通常晶体管的栅极具有很大功耗，若直接将时钟信号端与晶体管的栅极连接则会产生较大的功率消耗，本发明的实施例提供的GOA单元中，通过晶体管T1连接第一时钟信号端CLK1与第二晶体管T2的栅极，并通过T5连接第二时钟信号端CLK2与第二晶体管T6的栅极，使时钟信号端端不直接与晶体管的栅极连接，所以本发明的实施例可以减小GOA单元的功耗。
以下，参照图10所示的时序状态示意图，对图9所示的GOA单元的工作原理进行说明，其中，以第一电平端V1的电压为高电平VGH，所有晶体管均为高电平导通的N型晶体管为例进行说明。同理，需要说明的是，当第一电平端V1的电压为高电平VGH，且图9所示GOA单元中的晶体管均为N型晶体管时，图9所示GOA单元中的晶体管T1和T5为常开晶体管，即晶体管T1和T5的栅极始终为高电平，T1和T5时钟处于导通状态。所以图9所示GOA单元的等效电路与图8所示GOA单元的结构相同，其工作原理也相同，所以本文仅对图9所示GOA单元的工作原理进行说明，图8所示反相器的工作原理请参照图9所示的反向器的工作原理。
图10中示出了第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号、输入信号端Input的输入信号、输出信号端Output的输出信号、第一节点PU的电压以及第二节点PD的电压的时序状态，其中，第一电平端V1、第二电平端V2提供稳定电压，示例性的，第一电平端V1的电压为高电平VGH,第二电平端V2的电压为低电平VGL。如图8所示，提供四个阶段的时序状态，其中，第一阶段为t1；第二阶段为t2；第三阶段为t3；第四阶段为t4。
第一阶段，CLK1高电平，CLK2、Input低电平，此阶段中，参照上述反相器第一阶段工作原理，此阶段PD为高电平，T9、T10导通，PU低电平，Output输出低电平。此阶段为放电阶段。
第二阶段，CLK1低电平，CLK2、Input高电平，此阶段中，参照上述反相器第二阶段工作原理，此阶段PD为低电平，Input通过T8拉升PU节点的电压。此阶段为充电阶段。CLK1为低电平，Output输出低电平。
第三阶段，CLK1高电平，CLK2、Input低电平，此阶段中，参照上述反相器第三阶段工作原理，此阶段PD为低电平，T9截止，Input低电平，T8截止，PU节点浮接，CLK1由上一阶段的低电平变为此阶段的高点平，C保持两极电压差不变，进行自举，所以PU节点电压进一步提升，T9导通，CLK1的第一时钟信号通过T9在Output输出。此阶段为自举阶段或输出阶段。
第四阶段，CLK1低电平，CLK2、Input低电平，此阶段中，参照上述反相器第三阶段工作原理，此阶段PD为高电平，T9、T10导通，电容C通过T9进行放电，PU电压拉低，Output通过T10进行放电，Output输出低电平。
其中，以t1阶段开始到反相器的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t4阶段之后GOA单元的一个工作周期中还可能若干阶段，GOA电路扫描的行数所决定的，但在t4之后GOA单元的Input再次输入的高电平之前，GOA单元的Output的输出电压为低电平。
进一步的，上述实施例中的反向器中所有晶体管还可以均为低电平导通的P型晶体管，若所有晶体管均为P型晶体管，则只需要重新调整反向器各个输入信号的时序状态即可，例如：调整第一电平端V1提供低电平，调整图10中t1阶段第一时钟信号端调整为低电平，调整t1阶段第二时钟信号端调整为高电平，其他信号也调整为相位相反的时序信号。
再进一步的，上述GOA单元中也可以同时采用N型晶体管和P型晶体管，此时需保证GOA电路中通过同一个时序信号或电压控制的晶体管需要采用相同的类型，当然这都是本领域的技术人员依据本发明的实施例可以做出的合理变通方案，因此均应为本发明的保护范围，然而考虑到晶体管的制程工艺，由于不同类型的晶体管的有源层掺杂材料不相同，因此GOA电路中采用统一类型的晶体管更有利于简化GOA电路的制程工艺。
参照图11、12所示，其中，图11为对上述GOA单元进行仿真实验PU节点的电压随时间变化的波形图；图12为对上述GOA单元进行仿真实验PD节点的电压随时间变化的波形图。由图11可以看到，PU节点的电压被拉升了两次，其中，第一次拉升对应上述实施例中的第二阶段，第二次拉升对应上述实施例中的第三阶段；由图12可以看到，在PU节点电压被拉升的两个阶段PD电压均处于稳定的低电平。通过仿真实验中PU和PD节点电压的变化可以对上述实施例中GOA单元的工作原理以及本发明达到的技术效果进行了验证。
参照图13所示，本发明一实施例提供一种GOA电路，包括至少两个上述实施例中的GOA单元。
其中，第1级GOA单元的输入信号端连接帧起始信号端，第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端；
第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，其中，n为正整数。
具体的，参照图13所示，该GOA电路包括若干个级联的GOA单元，其中，第1级GOA单元的输入信号端连接帧起始信号端，第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端和栅线G1，第2级GOA单元的输入信号端连接第1级GOA单元的输出信号端，第2级GOA单元的输出信号端连接第3级GOA单元的输入信号端和栅线G2，该GOA电路的其他的GOA单元依照第2级GOA单元的方式连接。
每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2和两个电平输入端；参照图11所示，通过两个系统的时钟信号clock1和clock2向每个GOA单元连接的两个时钟信号端提供时钟信号，其中第1级GOA单元的CLK1输入clock1，第1级GOA单元的CLK2输入clock2，第2级GOA单元的CLK1输入clock2，第2级GOA单元的CLK2输入clock1，第2级GOA单元的CLK2输入clock1；对于第n级GOA单元，当n为奇数时，第n级GOA单元的各个时钟信号端输入与第1级GOA单元的各个时钟信号端输入相同的时钟信号；当n为偶数时，第n级GOA单元的各个时钟信号端输入与第2级GOA单元的各个时钟信号端输入相同的时钟信号；图13中以n为奇数为例进行说明。
其中，系统时钟的时序状态参照图10中第一时钟信号端CLK1的第一时钟信号、第二时钟信号端CLK2的第二时钟信号；其中，clock1与clock2的相位相反，clock1与clock2均为占空比为50％的时钟信号。
本发明实施例提供的GOA电路中的反相器可以将第二节点的电压与第一电平端的电压或第二电平端的电压拉齐，所以本发明实施例提供的GOA电路中的反相器可以稳定控制第二节点的电压，进而GOA电路可以输出稳定的栅极驱动电压。
本发明一实施例提供一种显示装置，包括上述实施例中任一种GOA电路。
另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明实施例提供的显示装置中的GOA电路中的反相器可以将第二节点的电压与第一电平端的电压或第二电平端的电压拉齐，所以本发明实施例提供的GOA电路中的反相器可以稳定控制第二节点的电压，进而GOA电路可以输出稳定的栅极驱动电压，所以可以保证显示装置的稳定显示。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种反相器，其特征在于，包括：控制模块和输出模块；
所述控制模块连接第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、输入信号端和控制节点，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述输入信号端的输入信号、所述第一电平端的电压和所述第二电平端的电压的控制下控制所述控制节点的电压；
所述输出模块连接所述控制节点、所述输入信号端、第一电平端、第二电平端和输出信号端，用于在所述控制节点和所述输入信号端的输入信号的控制下将所述输出信号端的电压与所述第一电平端的电压或所述第二电平端的电压拉齐；
所述控制模块包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的第一端连接所述第一电平端，所述第一晶体管的第二端连接所述第二晶体管的第一端，所述第一晶体管的栅极连接所述第一时钟信号端；
所述第二晶体管的第一端连接所述第三晶体管的栅极，所述第二晶体管的第二端连接所述第二电平端，所述第二晶体管的栅极连接所述输入信号端；
所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接所述控制节点。
2.根据权利要求1所述的反相器，其特征在于，所述输出模块包括：第六晶体管和第七晶体管；
所述第六晶体管的第一端连接所述第一电平端，所述第六晶体管的第二端连接所述输出信号端，所述第六晶体管的栅极连接所述控制节点；
所述第七晶体管的第一端连接所述输出信号端，所述第七晶体管的第二端连接所述第二电平端，所述第七晶体管的栅极连接所述输入信号端。
3.根据权利要求1或2所述的反相器，其特征在于，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
4.根据权利要求1或2所述的反相器，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
5.一种反相器，其特征在于，包括：控制模块和输出模块；
所述控制模块连接第一时钟信号端、第二时钟信号端、第一电平端、第二电平端、输入信号端和控制节点，用于在所述第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述输入信号端的输入信号、所述第一电平端的电压和所述第二电平端的电压的控制下控制所述控制节点的电压；
所述输出模块连接所述控制节点、所述输入信号端、第一电平端、第二电平端和输出信号端，用于在所述控制节点和所述输入信号端的输入信号的控制下将所述输出信号端的电压与所述第一电平端的电压或所述第二电平端的电压拉齐；
所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；
所述第一晶体管的第一端连接第一时钟信号端，所述第一晶体管的第二端连接第二晶体管的栅极，所述第一晶体管的栅极连接所述第二晶体管的第一端；
所述第二晶体管的第一端连接所述第一电平端，所述第二晶体管的第二端连接所述第三晶体管的第一端；
所述第三晶体管的第一端连接所述第四晶体管的栅极，第三晶体管的第二端连接所述第二电平端，所述第三晶体管的栅极连接所述输入信号端；
所述第四晶体管的第一端连接所述第二时钟信号端，所述第四晶体管的第二端连接所述第五晶体管的第一端；
所述第五晶体管的第二端连接所述控制节点，所述第五晶体管的栅极连接所述第一电平端。
6.根据权利要求5所述的反相器，其特征在于，所述输出模块包括：第六晶体管和第七晶体管；
所述第六晶体管的第一端连接所述第一电平端，所述第六晶体管的第二端连接所述输出信号端，所述第六晶体管的栅极连接所述控制节点；
所述第七晶体管的第一端连接所述输出信号端，所述第七晶体管的第二端连接所述第二电平端，所述第七晶体管的栅极连接所述输入信号端。
7.根据权利要求5或6所述的反相器，其特征在于，所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号相位相反，且所述第一时钟信号端的第一时钟信号与所述第二时钟信号端的第二时钟信号的占空比均为50％。
8.根据权利要求5或6所述的反相器，其特征在于，所述晶体管均为N型晶体管；或者所述晶体管均为P型晶体管。
9.一种反相器的驱动方法，用于驱动权利要求1-8任一项所述的反相器，其特征在于，包括：
第一阶段，控制模块在第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号、输入信号端的输入信号、第一电平端的电压和第二电平端的电压的控制下控制控制节点的电压；输出模块在所述控制节点的电压的控制下将所述第一电平端的电压与输出信号端的电压拉齐；
第二阶段，所述输出模块在控制节点的电压和所述输入信号端的电压的控制下将所述第二电平端的电压与所述输出信号端拉齐；
第三阶段，所述输出模块在所述控制节点的电压和所述输入信号端的电压的控制下将所述第二电平端的电压与所述输出信号端拉齐；
第四阶段，所述控制模块在第一时钟信号端的第一时钟信号、所述第二时钟信号端的第二时钟信号、所述输入信号端的输入信号、所述第一电平端的电压和所述第二电平端的电压的控制下控制所述控制节点的电压；所述输出模块在所述控制节点的电压的控制下将所述第一电平端的电压与所述输出信号端的电压拉齐。
10.一种GOA单元，其特征在于，包括：输入单元、反相器、输出控制单元和输出单元；
所述输入单元连接输入信号端和第一节点，用于在所述输入信号端的输入信号的控制下将所述第一节点电压与所述输入信号端的电压拉齐；
所述反相器为权利要求1-8任一项所述的反相器；所述反相器连接第一电平端、第二电平端、第一时钟信号端、第二时钟信号端、所述第一节点和第二节点，用于在所述第一节点的电压、所述第一时钟信号端的第一时钟信号、第二时钟信号端的第二时钟信号的控制下将所述第二节点的电压与所述第一电平端的电压或所述第二电平端的电压拉齐；
输出控制单元连接所述第二节点、所述第二电平端和输出信号端，用于在所述第二节点的电压的控制下将所述第一节点的电压以及所述输出信号端的电压与第二电平端的电压拉齐；
所述输出单元连接所述第一时钟信号端、所述第一节点和所述输出信号端，用于在所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下将所述第一时钟信号端的第一时钟信号在所述输出信号端进行输出。
11.根据权利要求10所述的GOA单元，其特征在于，所述输入单元包括：第八晶体管；
所述第八晶体管的第一端连接所述输入信号端，所述第八晶体管的第二端连接所述第一节点，所述第八晶体管的栅极连接所述第八晶体管的第一端。
12.根据权利要求10所述的GOA单元，其特征在于，所述输出控制单元包括：第九晶体管和第十晶体管；
所述第九晶体管的第一端连接所述第一节点，所述第九晶体管的第二端连接所述第二电平端，所述第九晶体管的栅极连接所述第二节点；
所述第十晶体管的第一端连接所述输出信号端，所述第十晶体管的第二端连接所述第二电平端，所述第十晶体管的栅极连接所述第二节点。
13.根据权利要求10所述的GOA单元，其特征在于，所述信号输出单元包括：电容和第十一晶体管；
所述电容的第一极连接所述第一节点，所述电容的第二极连接所述输出信号端；
所述第十一晶体管的第一端连接所述第一时钟信号端，所述第十一晶体管的第二端连接所述输出信号端，所述第十一晶体管的栅极连接所述电容的第一极。
14.一种GOA电路，其特征在于，包括：至少两个相互级联的GOA单元，所述GOA单元为权利要求10-13任一项所述的GOA单元；
其中，第1级GOA单元的输入信号端连接帧起始信号端，所述第1级GOA单元的输出信号端连接第2级GOA单元的输入信号端；
第n级GOA单元的输入信号端连接第n-1级GOA单元的输出信号端，所述第n级GOA单元的输出信号端连接第n+1级GOA单元的输入信号端，其中，n为正整数。
15.一种显示装置，其特征在于，包括权利要求14所述的GOA电路。
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