JPH07194098A - 昇圧回路及び昇圧回路用コントローラ - Google Patents
昇圧回路及び昇圧回路用コントローラInfo
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- JPH07194098A JPH07194098A JP2995694A JP2995694A JPH07194098A JP H07194098 A JPH07194098 A JP H07194098A JP 2995694 A JP2995694 A JP 2995694A JP 2995694 A JP2995694 A JP 2995694A JP H07194098 A JPH07194098 A JP H07194098A
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- unit
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Abstract
(57)【要約】
【目的】 昇圧回路に関し、昇圧効率を高めると共に、
目標の高電圧への到達時間を短縮して昇圧電圧の立ち上
がり応答性を向上させることを目的とする。 【構成】 各昇圧部１２i が、キャパシタＣ１０i と、
該キャパシタの一端を電源ライン１０に接続する第１ス
イッチ手段Ｓ１０i と、該キャパシタの他端を電源ライ
ン１１に接続する第２スイッチ手段Ｓ１１i と、該キャ
パシタの一端を次段のキャパシタＣ１０i+1 又は負荷容
量Ｃ１１に接続する第３スイッチ手段Ｓ１２i とを有
し、更に、初段の昇圧部のキャパシタの他端を電源ライ
ン１０に接続する第４スイッチ手段Ｓ１３を備え、第１
スイッチ手段及び第２スイッチ手段のみをオンにする第
１ステージと第３スイッチ手段及び第４スイッチ手段の
みをオンにする第２ステージを１周期として前記各スイ
ッチ手段のオンオフ制御を行うように構成する。
目標の高電圧への到達時間を短縮して昇圧電圧の立ち上
がり応答性を向上させることを目的とする。 【構成】 各昇圧部１２i が、キャパシタＣ１０i と、
該キャパシタの一端を電源ライン１０に接続する第１ス
イッチ手段Ｓ１０i と、該キャパシタの他端を電源ライ
ン１１に接続する第２スイッチ手段Ｓ１１i と、該キャ
パシタの一端を次段のキャパシタＣ１０i+1 又は負荷容
量Ｃ１１に接続する第３スイッチ手段Ｓ１２i とを有
し、更に、初段の昇圧部のキャパシタの他端を電源ライ
ン１０に接続する第４スイッチ手段Ｓ１３を備え、第１
スイッチ手段及び第２スイッチ手段のみをオンにする第
１ステージと第３スイッチ手段及び第４スイッチ手段の
みをオンにする第２ステージを１周期として前記各スイ
ッチ手段のオンオフ制御を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、昇圧回路に係り、特
に、外部から供給される電源電圧を数倍〜数十倍に昇圧
して半導体集積回路又は装置内部で必要な高電圧を生成
する昇圧回路に関する。本発明に係る昇圧回路は、例え
ばＬＣＤ（液晶ディスプレイ）やＣＣＤ（電荷結合素
子）等において好適に利用され得る。
に、外部から供給される電源電圧を数倍〜数十倍に昇圧
して半導体集積回路又は装置内部で必要な高電圧を生成
する昇圧回路に関する。本発明に係る昇圧回路は、例え
ばＬＣＤ（液晶ディスプレイ）やＣＣＤ（電荷結合素
子）等において好適に利用され得る。
【０００２】ＬＣＤやＣＣＤ等では、画素の書き込み用
や画素情報の転送用に数十Ｖ程度の高電圧を必要とする
が、この高電圧を装置もしくはシステムの外部から供給
したのでは、電源系統の複数化やコストアップを招くか
ら好ましくない。そこで、通常の電源電圧（例えば５
Ｖ）を内部で昇圧して必要な高電圧を生成する昇圧回路
が用いられる。
や画素情報の転送用に数十Ｖ程度の高電圧を必要とする
が、この高電圧を装置もしくはシステムの外部から供給
したのでは、電源系統の複数化やコストアップを招くか
ら好ましくない。そこで、通常の電源電圧（例えば５
Ｖ）を内部で昇圧して必要な高電圧を生成する昇圧回路
が用いられる。
【０００３】
【従来の技術】図１８には従来形の一例としての昇圧回
路の構成が示される。図中、１は外部電源電圧ＶＤＤの
供給ライン、２はグランド（ＧＮＤ）ラインを示し、こ
れら供給ライン１とグランドライン２の間には昇圧回路
３の初段部４が接続されている。
路の構成が示される。図中、１は外部電源電圧ＶＤＤの
供給ライン、２はグランド（ＧＮＤ）ラインを示し、こ
れら供給ライン１とグランドライン２の間には昇圧回路
３の初段部４が接続されている。
【０００４】初段部４は、キャパシタＣ１及びキャパシ
タＣ２と、キャパシタＣ１の一端を供給ライン１に接続
可能なスイッチ手段Ｓ１と、キャパシタＣ１の他端を供
給ライン１に接続可能なスイッチ手段Ｓ２と、キャパシ
タＣ１の一端をグランドライン２に接続可能なスイッチ
手段Ｓ３と、キャパシタＣ１の他端をキャパシタＣ２の
一端に接続可能なスイッチ手段Ｓ４とを有し、キャパシ
タＣ２の他端はグランドライン２に接続され、キャパシ
タＣ２の一端から初段部４の出力（初段出力）Ｖ１が取
り出されるようになっている。
タＣ２と、キャパシタＣ１の一端を供給ライン１に接続
可能なスイッチ手段Ｓ１と、キャパシタＣ１の他端を供
給ライン１に接続可能なスイッチ手段Ｓ２と、キャパシ
タＣ１の一端をグランドライン２に接続可能なスイッチ
手段Ｓ３と、キャパシタＣ１の他端をキャパシタＣ２の
一端に接続可能なスイッチ手段Ｓ４とを有し、キャパシ
タＣ２の他端はグランドライン２に接続され、キャパシ
タＣ２の一端から初段部４の出力（初段出力）Ｖ１が取
り出されるようになっている。
【０００５】更に、初段出力Ｖ１の供給ライン５とグラ
ンドライン２の間には昇圧回路３の次段部６が接続され
ており、この例では、次段部６は出力段部を兼ねてい
る。次段部６は、キャパシタＣ３と、キャパシタＣ３の
一端を供給ライン５に接続可能なスイッチ手段Ｓ５と、
キャパシタＣ３の他端を供給ライン５に接続可能なスイ
ッチ手段Ｓ６と、キャパシタＣ３の一端をグランドライ
ン２に接続可能なスイッチ手段Ｓ７と、キャパシタＣ３
の他端を負荷容量Ｃ４の一端に接続可能なスイッチ手段
Ｓ８とを有している。なお、負荷容量Ｃ４は例えばＬＣ
Ｄの画素容量であり、この負荷容量Ｃ４の両端電圧が昇
圧回路３の出力電圧（以下、昇圧電圧と称する）ＶOUT
として取り出される。
ンドライン２の間には昇圧回路３の次段部６が接続され
ており、この例では、次段部６は出力段部を兼ねてい
る。次段部６は、キャパシタＣ３と、キャパシタＣ３の
一端を供給ライン５に接続可能なスイッチ手段Ｓ５と、
キャパシタＣ３の他端を供給ライン５に接続可能なスイ
ッチ手段Ｓ６と、キャパシタＣ３の一端をグランドライ
ン２に接続可能なスイッチ手段Ｓ７と、キャパシタＣ３
の他端を負荷容量Ｃ４の一端に接続可能なスイッチ手段
Ｓ８とを有している。なお、負荷容量Ｃ４は例えばＬＣ
Ｄの画素容量であり、この負荷容量Ｃ４の両端電圧が昇
圧回路３の出力電圧（以下、昇圧電圧と称する）ＶOUT
として取り出される。
【０００６】このような回路構成において、各スイッチ
手段Ｓ１〜Ｓ８は、以下の表１に示すように２つのステ
ージ（ステージ１及びステージ２）を１周期としてオン
オフ動作を繰り返す。 表１ スイッチ手段 ステージ１の状態 ステージ２の状態 Ｓ１ × ○ Ｓ２ ○ × Ｓ３ ○ × Ｓ４ × ○ Ｓ５ × ○ Ｓ６ ○ × Ｓ７ ○ × Ｓ８ × ○ 但し、○は「オン」状態、×は「オフ」状態を表してい
る。また、ステージ１はキャパシタＣ１及びＣ３の充電
ステージ、ステージ２はキャパシタＣ１，キャパシタＣ
３からそれぞれキャパシタＣ２，負荷容量Ｃ４への電荷
転送ステージであり、これらステージ１及びステージ２
を１周期として繰り返すことにより、図１９に示すよう
に階段（ステップ）状に上昇変化する昇圧電圧ＶOUT を
生成することができる。
手段Ｓ１〜Ｓ８は、以下の表１に示すように２つのステ
ージ（ステージ１及びステージ２）を１周期としてオン
オフ動作を繰り返す。 表１ スイッチ手段 ステージ１の状態 ステージ２の状態 Ｓ１ × ○ Ｓ２ ○ × Ｓ３ ○ × Ｓ４ × ○ Ｓ５ × ○ Ｓ６ ○ × Ｓ７ ○ × Ｓ８ × ○ 但し、○は「オン」状態、×は「オフ」状態を表してい
る。また、ステージ１はキャパシタＣ１及びＣ３の充電
ステージ、ステージ２はキャパシタＣ１，キャパシタＣ
３からそれぞれキャパシタＣ２，負荷容量Ｃ４への電荷
転送ステージであり、これらステージ１及びステージ２
を１周期として繰り返すことにより、図１９に示すよう
に階段（ステップ）状に上昇変化する昇圧電圧ＶOUT を
生成することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の昇圧回路においては、初段部４におけるキャパ
シタＣ２と出力段部６におけるキャパシタＣ３を直列に
接続して当該キャパシタＣ３を充電する構成となってい
るため、例えば、双方の容量が等しい場合（Ｃ２＝Ｃ
３）、キャパシタＣ３にはキャパシタＣ２の充電電荷の
ほぼ１／２しか充電することができないといった不利が
ある。その結果、昇圧回路全体としての昇圧効率が悪い
という問題点があった。
た従来の昇圧回路においては、初段部４におけるキャパ
シタＣ２と出力段部６におけるキャパシタＣ３を直列に
接続して当該キャパシタＣ３を充電する構成となってい
るため、例えば、双方の容量が等しい場合（Ｃ２＝Ｃ
３）、キャパシタＣ３にはキャパシタＣ２の充電電荷の
ほぼ１／２しか充電することができないといった不利が
ある。その結果、昇圧回路全体としての昇圧効率が悪い
という問題点があった。
【０００８】また、昇圧電圧ＶOUT の生成に際して、キ
ャパシタＣ１の充電（ステージ１）→キャパシタＣ１か
らキャパシタＣ２への電荷転送（ステージ２）→キャパ
シタＣ３の充電（ステージ１）→キャパシタＣ３から負
荷容量Ｃ４への電荷転送（ステージ２）といった４つの
動作（つまり２周期）を経なければ昇圧電圧ＶOUT の値
を変化させることができない構成となっているため、電
源投入時から昇圧電圧ＶOUT が目標の高電圧Ｖｈに到達
するまでに要する時間が相対的に長くなるといった不利
がある。そのため、昇圧電圧ＶOUT の生成に関してその
電圧の立ち上がり応答性が悪いという問題点があった。
ャパシタＣ１の充電（ステージ１）→キャパシタＣ１か
らキャパシタＣ２への電荷転送（ステージ２）→キャパ
シタＣ３の充電（ステージ１）→キャパシタＣ３から負
荷容量Ｃ４への電荷転送（ステージ２）といった４つの
動作（つまり２周期）を経なければ昇圧電圧ＶOUT の値
を変化させることができない構成となっているため、電
源投入時から昇圧電圧ＶOUT が目標の高電圧Ｖｈに到達
するまでに要する時間が相対的に長くなるといった不利
がある。そのため、昇圧電圧ＶOUT の生成に関してその
電圧の立ち上がり応答性が悪いという問題点があった。
【０００９】さらに、各スイッチ手段Ｓ１〜Ｓ８はステ
ージ１とステージ２を１周期としてオンオフ動作を繰り
返すようにしているので、初段出力Ｖ１は２周期目の
ステージ１（つまりキャパシタＣ３の充電）の段階で初
めてその電圧値が確定する、キャパシタＣ１，Ｃ３は
ステージ１とステージ２ではその極性が反転する、キ
ャパシタＣ１に充電された電荷は負荷容量Ｃ４だけでな
くキャパシタＣ２にも分配される、負荷容量Ｃ４が充
電される期間はステージ２のみ（つまり１周期の半分）
である、といった不都合が生じる。そのため、昇圧電圧
ＶOUT の立ち上がりが遅く、昇圧効率が悪いといった課
題があった。
ージ１とステージ２を１周期としてオンオフ動作を繰り
返すようにしているので、初段出力Ｖ１は２周期目の
ステージ１（つまりキャパシタＣ３の充電）の段階で初
めてその電圧値が確定する、キャパシタＣ１，Ｃ３は
ステージ１とステージ２ではその極性が反転する、キ
ャパシタＣ１に充電された電荷は負荷容量Ｃ４だけでな
くキャパシタＣ２にも分配される、負荷容量Ｃ４が充
電される期間はステージ２のみ（つまり１周期の半分）
である、といった不都合が生じる。そのため、昇圧電圧
ＶOUT の立ち上がりが遅く、昇圧効率が悪いといった課
題があった。
【００１０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、昇圧効率を高めると共に、目標
の高電圧への到達時間を短縮して昇圧電圧の立ち上がり
応答性を向上させることができる昇圧回路を提供するこ
とを目的とする。
鑑み創作されたもので、昇圧効率を高めると共に、目標
の高電圧への到達時間を短縮して昇圧電圧の立ち上がり
応答性を向上させることができる昇圧回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の形態によれば、図１の原理構成図に
示されるように、高電位Ｖ1 の電源ライン１０と、低電
位Ｖ2 の電源ライン１１と、多段的に接続された複数の
昇圧部１２1 〜１２n であって、各昇圧部１２iが、キ
ャパシタＣ１０i （但し、当該キャパシタは各昇圧部と
別個に設けてもよい）と、クロックＣＫＳに応答して該
キャパシタの一端を前記高電位の電源ラインに接続する
第１スイッチ手段Ｓ１０i と、前記クロックに応答して
前記キャパシタの他端を前記低電位の電源ラインに接続
する第２スイッチ手段Ｓ１１i と、前記クロックに応答
して前記キャパシタの一端を次段のキャパシタＣ１０
i+1 又は負荷容量Ｃ１１のいずれか一方に接続する第３
スイッチ手段Ｓ１２i とを有する複数の昇圧部と、前記
クロックに応答して初段の昇圧部１２1 のキャパシタＣ
１０1 の他端を前記高電位の電源ラインに接続する第４
スイッチ手段Ｓ１３と、前記クロックの供給タイミング
を制御する手段１４とを具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記各スイッチ手段
のオンオフ制御を行い、最終段の昇圧部における第３ス
イッチ手段の端部より正極性の昇圧電圧ＶOUT を得るよ
うにしたことを特徴とする昇圧回路が提供される。
め、本発明の第１の形態によれば、図１の原理構成図に
示されるように、高電位Ｖ1 の電源ライン１０と、低電
位Ｖ2 の電源ライン１１と、多段的に接続された複数の
昇圧部１２1 〜１２n であって、各昇圧部１２iが、キ
ャパシタＣ１０i （但し、当該キャパシタは各昇圧部と
別個に設けてもよい）と、クロックＣＫＳに応答して該
キャパシタの一端を前記高電位の電源ラインに接続する
第１スイッチ手段Ｓ１０i と、前記クロックに応答して
前記キャパシタの他端を前記低電位の電源ラインに接続
する第２スイッチ手段Ｓ１１i と、前記クロックに応答
して前記キャパシタの一端を次段のキャパシタＣ１０
i+1 又は負荷容量Ｃ１１のいずれか一方に接続する第３
スイッチ手段Ｓ１２i とを有する複数の昇圧部と、前記
クロックに応答して初段の昇圧部１２1 のキャパシタＣ
１０1 の他端を前記高電位の電源ラインに接続する第４
スイッチ手段Ｓ１３と、前記クロックの供給タイミング
を制御する手段１４とを具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記各スイッチ手段
のオンオフ制御を行い、最終段の昇圧部における第３ス
イッチ手段の端部より正極性の昇圧電圧ＶOUT を得るよ
うにしたことを特徴とする昇圧回路が提供される。
【００１２】また、この第１の形態の変形形態によれ
ば、高電位の電源ラインと、低電位の電源ラインと、多
段的に接続された複数の昇圧部であって、各昇圧部が、
キャパシタ（同様に、当該キャパシタは各昇圧部と別個
に設けてもよい）と、クロックに応答して該キャパシタ
の一端を前記低電位の電源ラインに接続する第１スイッ
チ手段と、前記クロックに応答して前記キャパシタの他
端を前記高電位の電源ラインに接続する第２スイッチ手
段と、前記クロックに応答して前記キャパシタの一端を
次段のキャパシタ又は負荷容量のいずれか一方に接続す
る第３スイッチ手段とを有する複数の昇圧部と、前記ク
ロックに応答して初段の昇圧部のキャパシタの他端を前
記低電位の電源ラインに接続する第４スイッチ手段と、
前記クロックの供給タイミングを制御する手段とを具備
し、前記第１スイッチ手段及び第２スイッチ手段のみを
オンにする第１ステージと前記第３スイッチ手段及び第
４スイッチ手段のみをオンにする第２ステージを１周期
として前記各スイッチ手段のオンオフ制御を行い、最終
段の昇圧部における第３スイッチ手段の端部より負極性
の昇圧電圧を得るようにしたことを特徴とする昇圧回路
が提供される。
ば、高電位の電源ラインと、低電位の電源ラインと、多
段的に接続された複数の昇圧部であって、各昇圧部が、
キャパシタ（同様に、当該キャパシタは各昇圧部と別個
に設けてもよい）と、クロックに応答して該キャパシタ
の一端を前記低電位の電源ラインに接続する第１スイッ
チ手段と、前記クロックに応答して前記キャパシタの他
端を前記高電位の電源ラインに接続する第２スイッチ手
段と、前記クロックに応答して前記キャパシタの一端を
次段のキャパシタ又は負荷容量のいずれか一方に接続す
る第３スイッチ手段とを有する複数の昇圧部と、前記ク
ロックに応答して初段の昇圧部のキャパシタの他端を前
記低電位の電源ラインに接続する第４スイッチ手段と、
前記クロックの供給タイミングを制御する手段とを具備
し、前記第１スイッチ手段及び第２スイッチ手段のみを
オンにする第１ステージと前記第３スイッチ手段及び第
４スイッチ手段のみをオンにする第２ステージを１周期
として前記各スイッチ手段のオンオフ制御を行い、最終
段の昇圧部における第３スイッチ手段の端部より負極性
の昇圧電圧を得るようにしたことを特徴とする昇圧回路
が提供される。
【００１３】更に、本発明の第２の形態によれば、図２
の原理構成図に示されるように、高電位Ｖ1 の電源ライ
ン１０と、低電位Ｖ2 の電源ライン１１と、多段的に接
続された複数の昇圧部１２i1〜１２in；ｉ＝１〜ｍであ
って、各昇圧部１２ijが、キャパシタＣ１０ij（同様
に、当該キャパシタは各昇圧部と別個に設けてもよい）
と、クロックＣＫＴに応答して該キャパシタの一端を前
記高電位の電源ラインに接続する第１スイッチ手段Ｓ１
０ijと、前記クロックに応答して前記キャパシタの他端
を前記低電位の電源ラインに接続する第２スイッチ手段
Ｓ１１ijと、前記クロックに応答して前記キャパシタの
一端を次段のキャパシタＣ１０i,j+1 又は負荷容量Ｃ１
１のいずれか一方に接続する第３スイッチ手段Ｓ１２ij
とを有する複数の昇圧部と、前記クロックに応答して初
段の昇圧部１２i1のキャパシタＣ１０i1の他端を前記高
電位の電源ラインに接続する第４スイッチ手段Ｓ１３i
と、を備えた回路部を１単位として、各単位回路部が前
記負荷容量に対して並列に接続された複数の単位回路部
と、前記クロックの供給タイミングを制御する手段１５
とを具備し、前記第１スイッチ手段及び第２スイッチ手
段のみをオンにする第１ステージと前記第３スイッチ手
段及び第４スイッチ手段のみをオンにする第２ステージ
を１周期として前記各スイッチ手段のオンオフ制御を行
うと共に、少なくとも１つの単位回路部が前記第１ステ
ージを実行中に別の少なくとも１つの単位回路部が前記
第２ステージを実行するように前記各スイッチ手段のオ
ンオフ制御を行い、各単位回路部の最終段の昇圧部にお
ける第３スイッチ手段の端部より正極性の昇圧電圧Ｖ
OUT を得るようにしたことを特徴とする昇圧回路が提供
される。
の原理構成図に示されるように、高電位Ｖ1 の電源ライ
ン１０と、低電位Ｖ2 の電源ライン１１と、多段的に接
続された複数の昇圧部１２i1〜１２in；ｉ＝１〜ｍであ
って、各昇圧部１２ijが、キャパシタＣ１０ij（同様
に、当該キャパシタは各昇圧部と別個に設けてもよい）
と、クロックＣＫＴに応答して該キャパシタの一端を前
記高電位の電源ラインに接続する第１スイッチ手段Ｓ１
０ijと、前記クロックに応答して前記キャパシタの他端
を前記低電位の電源ラインに接続する第２スイッチ手段
Ｓ１１ijと、前記クロックに応答して前記キャパシタの
一端を次段のキャパシタＣ１０i,j+1 又は負荷容量Ｃ１
１のいずれか一方に接続する第３スイッチ手段Ｓ１２ij
とを有する複数の昇圧部と、前記クロックに応答して初
段の昇圧部１２i1のキャパシタＣ１０i1の他端を前記高
電位の電源ラインに接続する第４スイッチ手段Ｓ１３i
と、を備えた回路部を１単位として、各単位回路部が前
記負荷容量に対して並列に接続された複数の単位回路部
と、前記クロックの供給タイミングを制御する手段１５
とを具備し、前記第１スイッチ手段及び第２スイッチ手
段のみをオンにする第１ステージと前記第３スイッチ手
段及び第４スイッチ手段のみをオンにする第２ステージ
を１周期として前記各スイッチ手段のオンオフ制御を行
うと共に、少なくとも１つの単位回路部が前記第１ステ
ージを実行中に別の少なくとも１つの単位回路部が前記
第２ステージを実行するように前記各スイッチ手段のオ
ンオフ制御を行い、各単位回路部の最終段の昇圧部にお
ける第３スイッチ手段の端部より正極性の昇圧電圧Ｖ
OUT を得るようにしたことを特徴とする昇圧回路が提供
される。
【００１４】また、この第２の形態の変形形態によれ
ば、高電位の電源ラインと、低電位の電源ラインと、多
段的に接続された複数の昇圧部であって、各昇圧部が、
キャパシタ（同様に、当該キャパシタは各昇圧部と別個
に設けてもよい）と、クロックに応答して該キャパシタ
の一端を前記低電位の電源ラインに接続する第１スイッ
チ手段と、前記クロックに応答して前記キャパシタの他
端を前記高電位の電源ラインに接続する第２スイッチ手
段と、前記クロックに応答して前記キャパシタの一端を
次段のキャパシタ又は負荷容量のいずれか一方に接続す
る第３スイッチ手段とを有する複数の昇圧部と、前記ク
ロックに応答して初段の昇圧部のキャパシタの他端を前
記低電位の電源ラインに接続する第４スイッチ手段と、
を備えた回路部を１単位として、各単位回路部が前記負
荷容量に対して並列に接続された複数の単位回路部と、
前記クロックの供給タイミングを制御する手段とを具備
し、前記第１スイッチ手段及び第２スイッチ手段のみを
オンにする第１ステージと前記第３スイッチ手段及び第
４スイッチ手段のみをオンにする第２ステージを１周期
として前記各スイッチ手段のオンオフ制御を行うと共
に、少なくとも１つの単位回路部が前記第１ステージを
実行中に別の少なくとも１つの単位回路部が前記第２ス
テージを実行するように該各スイッチ手段のオンオフ制
御を行い、各単位回路部の最終段の昇圧部における第３
スイッチ手段の端部より負極性の昇圧電圧を得るように
したことを特徴とする昇圧回路が提供される。
ば、高電位の電源ラインと、低電位の電源ラインと、多
段的に接続された複数の昇圧部であって、各昇圧部が、
キャパシタ（同様に、当該キャパシタは各昇圧部と別個
に設けてもよい）と、クロックに応答して該キャパシタ
の一端を前記低電位の電源ラインに接続する第１スイッ
チ手段と、前記クロックに応答して前記キャパシタの他
端を前記高電位の電源ラインに接続する第２スイッチ手
段と、前記クロックに応答して前記キャパシタの一端を
次段のキャパシタ又は負荷容量のいずれか一方に接続す
る第３スイッチ手段とを有する複数の昇圧部と、前記ク
ロックに応答して初段の昇圧部のキャパシタの他端を前
記低電位の電源ラインに接続する第４スイッチ手段と、
を備えた回路部を１単位として、各単位回路部が前記負
荷容量に対して並列に接続された複数の単位回路部と、
前記クロックの供給タイミングを制御する手段とを具備
し、前記第１スイッチ手段及び第２スイッチ手段のみを
オンにする第１ステージと前記第３スイッチ手段及び第
４スイッチ手段のみをオンにする第２ステージを１周期
として前記各スイッチ手段のオンオフ制御を行うと共
に、少なくとも１つの単位回路部が前記第１ステージを
実行中に別の少なくとも１つの単位回路部が前記第２ス
テージを実行するように該各スイッチ手段のオンオフ制
御を行い、各単位回路部の最終段の昇圧部における第３
スイッチ手段の端部より負極性の昇圧電圧を得るように
したことを特徴とする昇圧回路が提供される。
【００１５】更に、本発明の好適な実施態様において
は、前記クロックの供給タイミングを制御する手段は、
前記第１ステージと前記第２ステージの間の所定期間
中、前記各スイッチ手段が全てオフ状態となるように当
該クロックの供給タイミングを制御する。また、本発明
の他の形態によれば、多段接続された複数の昇圧部の各
々に、電荷蓄積手段の一端を高電位（又は低電位）の電
源ラインに接続する第１スイッチ手段と、前記電荷蓄積
手段の他端を低電位（又は高電位）の電源ラインに接続
する第２スイッチ手段と、前記電荷蓄積手段の一端を次
段の昇圧部又は負荷容量に接続する第３スイッチ手段と
を備え、更に初段の昇圧部の電荷蓄積手段の他端を前記
高電位（または低電位）の電源ラインに接続する第４ス
イッチ手段を備えた昇圧回路を制御するコントローラで
あって、前記第１〜第４の各スイッチ手段のオンオフ動
作のタイミング制御を行う手段を具備し、前記第１スイ
ッチ手段及び第２スイッチ手段のみをオンにする第１ス
テージと前記第３スイッチ手段及び第４スイッチ手段の
みをオンにする第２ステージを１周期として前記第１〜
第４の各スイッチ手段のオンオフ制御を行うことを特徴
とする昇圧回路用コントローラが提供される。
は、前記クロックの供給タイミングを制御する手段は、
前記第１ステージと前記第２ステージの間の所定期間
中、前記各スイッチ手段が全てオフ状態となるように当
該クロックの供給タイミングを制御する。また、本発明
の他の形態によれば、多段接続された複数の昇圧部の各
々に、電荷蓄積手段の一端を高電位（又は低電位）の電
源ラインに接続する第１スイッチ手段と、前記電荷蓄積
手段の他端を低電位（又は高電位）の電源ラインに接続
する第２スイッチ手段と、前記電荷蓄積手段の一端を次
段の昇圧部又は負荷容量に接続する第３スイッチ手段と
を備え、更に初段の昇圧部の電荷蓄積手段の他端を前記
高電位（または低電位）の電源ラインに接続する第４ス
イッチ手段を備えた昇圧回路を制御するコントローラで
あって、前記第１〜第４の各スイッチ手段のオンオフ動
作のタイミング制御を行う手段を具備し、前記第１スイ
ッチ手段及び第２スイッチ手段のみをオンにする第１ス
テージと前記第３スイッチ手段及び第４スイッチ手段の
みをオンにする第２ステージを１周期として前記第１〜
第４の各スイッチ手段のオンオフ制御を行うことを特徴
とする昇圧回路用コントローラが提供される。
【００１６】また、本発明の更に他の形態によれば、多
段的に接続された複数の昇圧部の各々に、電荷蓄積手段
の一端を高電位（又は低電位）の電源ラインに接続する
第１スイッチ手段と、前記電荷蓄積手段の他端を低電位
（又は高電位）の電源ラインに接続する第２スイッチ手
段と、前記電荷蓄積手段の一端を次段の昇圧部又は負荷
容量に接続する第３スイッチ手段とを備え、更に初段の
昇圧部の電荷蓄積手段の他端を前記高電位（又は低電
位）の電源ラインに接続する第４スイッチ手段を備えた
回路部を１単位として各単位回路部が前記負荷容量に対
して並列に接続された複数の単位回路部を有する昇圧回
路を制御するコントローラであって、前記第１〜第４の
各スイッチ手段のオンオフ動作のタイミング制御を行う
手段を具備し、前記第１スイッチ手段及び第２スイッチ
手段のみをオンにする第１ステージと前記第３スイッチ
手段及び第４スイッチ手段のみをオンにする第２ステー
ジを１周期として前記第１〜第４の各スイッチ手段のオ
ンオフ制御を行うと共に、少なくとも１つの単位回路部
が前記第１ステージを実行中に別の少なくとも１つの単
位回路部が前記第２ステージを実行するように前記各ス
イッチ手段のオンオフ制御を行うことを特徴とする昇圧
回路用コントローラが提供される。
段的に接続された複数の昇圧部の各々に、電荷蓄積手段
の一端を高電位（又は低電位）の電源ラインに接続する
第１スイッチ手段と、前記電荷蓄積手段の他端を低電位
（又は高電位）の電源ラインに接続する第２スイッチ手
段と、前記電荷蓄積手段の一端を次段の昇圧部又は負荷
容量に接続する第３スイッチ手段とを備え、更に初段の
昇圧部の電荷蓄積手段の他端を前記高電位（又は低電
位）の電源ラインに接続する第４スイッチ手段を備えた
回路部を１単位として各単位回路部が前記負荷容量に対
して並列に接続された複数の単位回路部を有する昇圧回
路を制御するコントローラであって、前記第１〜第４の
各スイッチ手段のオンオフ動作のタイミング制御を行う
手段を具備し、前記第１スイッチ手段及び第２スイッチ
手段のみをオンにする第１ステージと前記第３スイッチ
手段及び第４スイッチ手段のみをオンにする第２ステー
ジを１周期として前記第１〜第４の各スイッチ手段のオ
ンオフ制御を行うと共に、少なくとも１つの単位回路部
が前記第１ステージを実行中に別の少なくとも１つの単
位回路部が前記第２ステージを実行するように前記各ス
イッチ手段のオンオフ制御を行うことを特徴とする昇圧
回路用コントローラが提供される。
【００１７】
【作用】本発明の第１の形態による構成によれば（図１
参照）、先ず第１ステージで、第１スイッチ手段Ｓ１０
i と第２スイッチ手段Ｓ１１i をオンにすると、各昇圧
部１２i におけるキャパシタＣ１０i がそれぞれ高電位
の電源ライン１０と低電位の電源ライン１１の間に「並
列」に接続される。次いで、第２ステージで、第３スイ
ッチ手段Ｓ１２i と第４スイッチ手段Ｓ１３をオンにす
ると、全てのキャパシタＣ１０1 〜Ｃ１０n と負荷容量
Ｃ１１が高電位の電源ライン１０と低電位の電源ライン
１１の間に「直列」に接続される。
参照）、先ず第１ステージで、第１スイッチ手段Ｓ１０
i と第２スイッチ手段Ｓ１１i をオンにすると、各昇圧
部１２i におけるキャパシタＣ１０i がそれぞれ高電位
の電源ライン１０と低電位の電源ライン１１の間に「並
列」に接続される。次いで、第２ステージで、第３スイ
ッチ手段Ｓ１２i と第４スイッチ手段Ｓ１３をオンにす
ると、全てのキャパシタＣ１０1 〜Ｃ１０n と負荷容量
Ｃ１１が高電位の電源ライン１０と低電位の電源ライン
１１の間に「直列」に接続される。
【００１８】つまり、第１ステージでは、各昇圧部１２
i におけるキャパシタＣ１０i の各個が高電位の電源ラ
イン１０と低電位の電源ライン１１の間の電位差（便宜
的にＶ1 ＝ＶDD、Ｖ2 ＝０とする）でそれぞれ同時に充
電され、第２ステージでは、各キャパシタＣ１０i のそ
れぞれの充電電圧の加算値（ｎ×ＶDD）と電源ライン１
０の電位（ＶDD）との合計電位で一度に負荷容量Ｃ１１
が充電される。
i におけるキャパシタＣ１０i の各個が高電位の電源ラ
イン１０と低電位の電源ライン１１の間の電位差（便宜
的にＶ1 ＝ＶDD、Ｖ2 ＝０とする）でそれぞれ同時に充
電され、第２ステージでは、各キャパシタＣ１０i のそ
れぞれの充電電圧の加算値（ｎ×ＶDD）と電源ライン１
０の電位（ＶDD）との合計電位で一度に負荷容量Ｃ１１
が充電される。
【００１９】これによって、各昇圧部１２i におけるキ
ャパシタＣ１０i の充電電圧を無駄なく、つまり効率良
く、次段の昇圧部１２i+1 又は負荷容量Ｃ１１へと伝え
ることができる。しかも、かかる動作は第１ステージと
第２ステージの２段階で実現されるので、ステップ状に
変化する昇圧電圧ＶOUT の１段あたりの電圧変化幅を従
来例に比して増大させることができる（図３に示す波形
図参照）。これによって、目標の高電圧Ｖｈへの到達時
間を短縮し、昇圧電圧ＶOUT の立ち上がり応答性を向上
させることができる。
ャパシタＣ１０i の充電電圧を無駄なく、つまり効率良
く、次段の昇圧部１２i+1 又は負荷容量Ｃ１１へと伝え
ることができる。しかも、かかる動作は第１ステージと
第２ステージの２段階で実現されるので、ステップ状に
変化する昇圧電圧ＶOUT の１段あたりの電圧変化幅を従
来例に比して増大させることができる（図３に示す波形
図参照）。これによって、目標の高電圧Ｖｈへの到達時
間を短縮し、昇圧電圧ＶOUT の立ち上がり応答性を向上
させることができる。
【００２０】なお、この第１の形態によれば、生成され
る昇圧電圧ＶOUT は正極性を呈するが、その変形形態に
示すように第１スイッチ手段、第２スイッチ手段及び第
４スイッチ手段によりそれぞれ対応するキャパシタが接
続される電源ラインの電圧極性を逆にすることにより、
上述した動作形態と同様にして、負極性の昇圧電圧を生
成することができる。
る昇圧電圧ＶOUT は正極性を呈するが、その変形形態に
示すように第１スイッチ手段、第２スイッチ手段及び第
４スイッチ手段によりそれぞれ対応するキャパシタが接
続される電源ラインの電圧極性を逆にすることにより、
上述した動作形態と同様にして、負極性の昇圧電圧を生
成することができる。
【００２１】また、本発明の第２の形態による構成によ
れば（図２参照）、少なくとも１つの単位回路部（例え
ば、複数の昇圧部１２11〜１２1n及び第４スイッチ手段
Ｓ１３1 からなる回路部）が前記第１ステージを実行中
に別の少なくとも１つの単位回路部（例えば、複数の昇
圧部１２21〜１２2n及び第４スイッチ手段Ｓ１３2 から
なる回路部）が前記第２ステージを実行するように各ス
イッチ手段のオンオフ制御がなされている。つまり、複
数の単位回路部全体としては、そのうちの少なくとも１
つの単位回路部は、常に負荷容量Ｃ１１に対して第２ス
テージ（負荷容量Ｃ１１の充電動作）を実行している。
れば（図２参照）、少なくとも１つの単位回路部（例え
ば、複数の昇圧部１２11〜１２1n及び第４スイッチ手段
Ｓ１３1 からなる回路部）が前記第１ステージを実行中
に別の少なくとも１つの単位回路部（例えば、複数の昇
圧部１２21〜１２2n及び第４スイッチ手段Ｓ１３2 から
なる回路部）が前記第２ステージを実行するように各ス
イッチ手段のオンオフ制御がなされている。つまり、複
数の単位回路部全体としては、そのうちの少なくとも１
つの単位回路部は、常に負荷容量Ｃ１１に対して第２ス
テージ（負荷容量Ｃ１１の充電動作）を実行している。
【００２２】従って、この形態によれば、第１ステージ
と第２ステージを含む１周期の期間中、常に負荷容量Ｃ
１１を充電することができるので、上述した第１の形態
による作用効果に加えて、昇圧効率をより一層改善する
ことができるという格別の効果が得られる（図３に示す
波形図参照）。なお、図３の例示では、各単位回路部に
おける昇圧部の数（段数）が３（ｎ＝３）で、単位回路
部の数が２（ｍ＝２）の場合における昇圧の様子が示さ
れている。
と第２ステージを含む１周期の期間中、常に負荷容量Ｃ
１１を充電することができるので、上述した第１の形態
による作用効果に加えて、昇圧効率をより一層改善する
ことができるという格別の効果が得られる（図３に示す
波形図参照）。なお、図３の例示では、各単位回路部に
おける昇圧部の数（段数）が３（ｎ＝３）で、単位回路
部の数が２（ｍ＝２）の場合における昇圧の様子が示さ
れている。
【００２３】なお、この第２の形態によれば、生成され
る昇圧電圧ＶOUT は正極性を呈するが、その変形形態に
示すように各昇圧部における第１スイッチ手段及び第２
スイッチ手段と第４スイッチ手段によりそれぞれ対応す
るキャパシタが接続される電源ラインの電圧極性を逆に
することにより、上述した第１の形態の変形形態と同様
に、負極性の昇圧電圧を生成することができる。
る昇圧電圧ＶOUT は正極性を呈するが、その変形形態に
示すように各昇圧部における第１スイッチ手段及び第２
スイッチ手段と第４スイッチ手段によりそれぞれ対応す
るキャパシタが接続される電源ラインの電圧極性を逆に
することにより、上述した第１の形態の変形形態と同様
に、負極性の昇圧電圧を生成することができる。
【００２４】また、上記クロックの供給タイミングを制
御する手段により、第１ステージと第２ステージの間の
所定期間中、前記各スイッチ手段を全てオフ状態とする
よう当該クロックの供給タイミングを制御した場合に
は、充電動作の切り換え過渡時における誤動作発生の可
能性を排除することが可能となり、これによって回路動
作の安定性を確保することができる。
御する手段により、第１ステージと第２ステージの間の
所定期間中、前記各スイッチ手段を全てオフ状態とする
よう当該クロックの供給タイミングを制御した場合に
は、充電動作の切り換え過渡時における誤動作発生の可
能性を排除することが可能となり、これによって回路動
作の安定性を確保することができる。
【００２５】なお、本発明の他の構成上の特徴及び作用
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
の詳細については、添付図面を参照しつつ以下に記述さ
れる実施例を用いて説明する。
【００２６】
【実施例】図４は本発明の第１の形態に係る昇圧回路の
第１実施例を示す図であり、各スイッチ手段をｎチャネ
ルＭＯＳトランジスタ又はｐチャネルＭＯＳトランジス
タで構成した例である。なお、ｎチャネルＭＯＳトラン
ジスタ及びｐチャネルＭＯＳトランジスタとしては、エ
ンハンスメント（ノーマリ・オフ）の絶縁ゲート型電界
効果トランジスタ（いわゆるＩＧ・ＦＥＴ）を使用す
る。
第１実施例を示す図であり、各スイッチ手段をｎチャネ
ルＭＯＳトランジスタ又はｐチャネルＭＯＳトランジス
タで構成した例である。なお、ｎチャネルＭＯＳトラン
ジスタ及びｐチャネルＭＯＳトランジスタとしては、エ
ンハンスメント（ノーマリ・オフ）の絶縁ゲート型電界
効果トランジスタ（いわゆるＩＧ・ＦＥＴ）を使用す
る。
【００２７】先ず、構成を説明する。図４において、昇
圧回路２０は、ｎ段の昇圧部２０1〜２０n を有し、各
昇圧部２０i は、ｐチャネルＭＯＳトランジスタを用い
た第１スイッチ手段２１i （ｉ＝１〜ｎ）、ｎチャネル
ＭＯＳトランジスタを用いた第２スイッチ手段２２i 、
ｐチャネルＭＯＳトランジスタを用いた第３スイッチ手
段２３i 、及びキャパシタ２４i を備えて同一に構成さ
れている。
圧回路２０は、ｎ段の昇圧部２０1〜２０n を有し、各
昇圧部２０i は、ｐチャネルＭＯＳトランジスタを用い
た第１スイッチ手段２１i （ｉ＝１〜ｎ）、ｎチャネル
ＭＯＳトランジスタを用いた第２スイッチ手段２２i 、
ｐチャネルＭＯＳトランジスタを用いた第３スイッチ手
段２３i 、及びキャパシタ２４i を備えて同一に構成さ
れている。
【００２８】例えば、初段の昇圧部２０1 で説明する
と、第１スイッチ手段２１1 はオン状態でキャパシタ２
４1 の一端を高電位（ＶＤＤ）の電源ライン２５に接続
し、第２スイッチ手段２２1 はオン状態でキャパシタ２
４1 の他端を低電位（ＧＮＤ）の電源ライン２６に接続
し、第３スイッチ手段２３1 はオン状態でキャパシタ２
４1 の一端を次段の昇圧部２０2 のキャパシタ（但し、
最終段の昇圧部２０n については負荷容量２７）に接続
する。
と、第１スイッチ手段２１1 はオン状態でキャパシタ２
４1 の一端を高電位（ＶＤＤ）の電源ライン２５に接続
し、第２スイッチ手段２２1 はオン状態でキャパシタ２
４1 の他端を低電位（ＧＮＤ）の電源ライン２６に接続
し、第３スイッチ手段２３1 はオン状態でキャパシタ２
４1 の一端を次段の昇圧部２０2 のキャパシタ（但し、
最終段の昇圧部２０n については負荷容量２７）に接続
する。
【００２９】また、２８は第４スイッチ手段に相当し、
この第４スイッチ手段２８はオン状態で初段の昇圧部２
０1 のキャパシタ２４1 の他端を高電位の電源ライン２
５に接続する。なお、ＶＤＤは外部から供給される高電
位の電源電圧（＋５Ｖ）、ＧＮＤは低電位の電源電圧
（０Ｖ）、ＣＫ１及びＣＫ２は各スイッチ手段のオンオ
フ制御を行うためのクロック（制御信号）を示し、各ク
ロックが“Ｈ”レベルの時にｎチャネルＭＯＳトランジ
スタがオンとなり、各クロックが“Ｌ”レベルの時にｐ
チャネルＭＯＳトランジスタがオンとなる。
この第４スイッチ手段２８はオン状態で初段の昇圧部２
０1 のキャパシタ２４1 の他端を高電位の電源ライン２
５に接続する。なお、ＶＤＤは外部から供給される高電
位の電源電圧（＋５Ｖ）、ＧＮＤは低電位の電源電圧
（０Ｖ）、ＣＫ１及びＣＫ２は各スイッチ手段のオンオ
フ制御を行うためのクロック（制御信号）を示し、各ク
ロックが“Ｈ”レベルの時にｎチャネルＭＯＳトランジ
スタがオンとなり、各クロックが“Ｌ”レベルの時にｐ
チャネルＭＯＳトランジスタがオンとなる。
【００３０】このような構成において、動作は２つのス
テージの繰り返しで行われる。本実施例では、第１ステ
ージにおいてクロックＣＫ１が“Ｈ”レベル、クロック
ＣＫ２が“Ｌ”レベルに設定され、第２ステージにおい
てクロックＣＫ１が“Ｌ”レベル、クロックＣＫ２が
“Ｈ”レベルに設定される。 ＜第１ステージ＞全ての段（すなわち各昇圧部２０i ）
において第１スイッチ手段２１i と第２スイッチ手段２
２i だけがオン、他のスイッチ手段はオフにする。この
ため、全ての段のキャパシタ２４i が高電位の電源ライ
ン２５と低電位の電源ライン２６の間に並列に接続さ
れ、各キャパシタ２４i は両電源ラインの電位差（＋５
Ｖ）でそれぞれ同時に充電される。
テージの繰り返しで行われる。本実施例では、第１ステ
ージにおいてクロックＣＫ１が“Ｈ”レベル、クロック
ＣＫ２が“Ｌ”レベルに設定され、第２ステージにおい
てクロックＣＫ１が“Ｌ”レベル、クロックＣＫ２が
“Ｈ”レベルに設定される。 ＜第１ステージ＞全ての段（すなわち各昇圧部２０i ）
において第１スイッチ手段２１i と第２スイッチ手段２
２i だけがオン、他のスイッチ手段はオフにする。この
ため、全ての段のキャパシタ２４i が高電位の電源ライ
ン２５と低電位の電源ライン２６の間に並列に接続さ
れ、各キャパシタ２４i は両電源ラインの電位差（＋５
Ｖ）でそれぞれ同時に充電される。
【００３１】＜第２ステージ＞全ての段の第３スイッチ
手段２３i と第４スイッチ手段２８だけがオン、他のス
イッチ手段はオフにする。このため、全ての段のキャパ
シタ２４i 及び負荷容量２７が高電位の電源ライン２５
と低電位の電源ライン２６の間に直列に接続され、各キ
ャパシタ２４i の充電電圧の合計値（＋５Ｖ×ｎ）に両
電源ラインの電位差（＋５Ｖ）を加えた電圧、すなわち
＋５Ｖ×ｎ＋５Ｖ、で負荷容量２７が一度に充電され
る。
手段２３i と第４スイッチ手段２８だけがオン、他のス
イッチ手段はオフにする。このため、全ての段のキャパ
シタ２４i 及び負荷容量２７が高電位の電源ライン２５
と低電位の電源ライン２６の間に直列に接続され、各キ
ャパシタ２４i の充電電圧の合計値（＋５Ｖ×ｎ）に両
電源ラインの電位差（＋５Ｖ）を加えた電圧、すなわち
＋５Ｖ×ｎ＋５Ｖ、で負荷容量２７が一度に充電され
る。
【００３２】このように第１実施例の構成によれば、第
１ステージで全ての段のキャパシタ２４i を一斉に充電
し、次の第２ステージで各キャパシタの充電電圧を一度
に無駄なく負荷容量２７に転送することができる。従っ
て、昇圧効率の高い昇圧回路２０を実現できると共に、
各段間の転送動作に無駄がないので、昇圧電圧Ｖ
OUT （負荷容量２７の両端電圧）を速やかに立ち上げる
ことができ、応答性に優れた昇圧回路２０を実現できる
という格別な効果を奏することができる。
１ステージで全ての段のキャパシタ２４i を一斉に充電
し、次の第２ステージで各キャパシタの充電電圧を一度
に無駄なく負荷容量２７に転送することができる。従っ
て、昇圧効率の高い昇圧回路２０を実現できると共に、
各段間の転送動作に無駄がないので、昇圧電圧Ｖ
OUT （負荷容量２７の両端電圧）を速やかに立ち上げる
ことができ、応答性に優れた昇圧回路２０を実現できる
という格別な効果を奏することができる。
【００３３】ここで、本実施例の昇圧電圧ＶOUT を数式
で求めてみる。今、キャパシタ２４i と負荷容量２７の
内部容量比をｍとすると、一周期目の昇圧電圧ＶOUT1は
次式（１）で表すことができる。 ＶOUT1＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ） ……………………………（１） ここで、ｍの値を∞に近づけた時の昇圧電圧ＶOUT1の極
限値をｌｉｍ(1) 、ｍの値を０に近づけた時の昇圧電圧
ＶOUT1の極限値をｌｉｍ(2) とすると、以下の式（２）
のように表される。
で求めてみる。今、キャパシタ２４i と負荷容量２７の
内部容量比をｍとすると、一周期目の昇圧電圧ＶOUT1は
次式（１）で表すことができる。 ＶOUT1＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ） ……………………………（１） ここで、ｍの値を∞に近づけた時の昇圧電圧ＶOUT1の極
限値をｌｉｍ(1) 、ｍの値を０に近づけた時の昇圧電圧
ＶOUT1の極限値をｌｉｍ(2) とすると、以下の式（２）
のように表される。
【００３４】 ｌｉｍ(1) ＶOUT1＝（ｎ＋１）ＶＤＤ， ｌｉｍ(2) ＶOUT1＝０……（２） この式（２）から分かるように、内部容量比ｍが大きい
ほど、すなわち、キャパシタ２４i の値が大きいほど、
昇圧電圧ＶOUT1の立ち上がりを早くすることができる。
一方、ｐ周期目の昇圧電圧ＶOUTpは、次式（３）で求め
ることができ、さらに式（３）から以下の式（４）が得
られる。
ほど、すなわち、キャパシタ２４i の値が大きいほど、
昇圧電圧ＶOUT1の立ち上がりを早くすることができる。
一方、ｐ周期目の昇圧電圧ＶOUTpは、次式（３）で求め
ることができ、さらに式（３）から以下の式（４）が得
られる。
【００３５】 ＶOUTp＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ） ×｛ｎ／（ｍ＋ｎ）｝p-1 ……………………………………（３） ＶOUT ＝ＶOUT1＋ＶOUT2＋……＋ＶOUTp＋…… ＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ） ×Σ｛ｎ／（ｍ＋ｎ）｝p-1 …………………………………（４） 但し、Σはｐ＝１から∞までの和を表している。ここ
で、式（４）の無限等比級数の第ｐ部分和Ｓｐは、以下
の式（５）のように表される。
で、式（４）の無限等比級数の第ｐ部分和Ｓｐは、以下
の式（５）のように表される。
【００３６】 Ｓｐ＝Σ｛ｎ／（ｍ＋ｎ）｝k-1 …………………………………………（５） 但し、Σはｋ＝１からｐまでの和を表している。ここ
で、ｍ≧１、ｎ＞０であるから、以下の関係が成り立
つ。 ０＜ｎ／（ｍ＋ｎ）＝Ａ＜１………………………………………………（６） ∴Ｓｐ＝１×（１−Ａp ）／（１−Ａ） ＝（ｍ＋ｎ）／ｍ×〔１−｛ｎ／（ｍ＋ｎ）｝p 〕……………（７） 従って、ｐの値を∞に近づけた時の第ｐ部分和Ｓｐの極
限値をｌｉｍ(3) とすると、収束値Ｓは以下の式（８）
のように表される。
で、ｍ≧１、ｎ＞０であるから、以下の関係が成り立
つ。 ０＜ｎ／（ｍ＋ｎ）＝Ａ＜１………………………………………………（６） ∴Ｓｐ＝１×（１−Ａp ）／（１−Ａ） ＝（ｍ＋ｎ）／ｍ×〔１−｛ｎ／（ｍ＋ｎ）｝p 〕……………（７） 従って、ｐの値を∞に近づけた時の第ｐ部分和Ｓｐの極
限値をｌｉｍ(3) とすると、収束値Ｓは以下の式（８）
のように表される。
【００３７】 Ｓ＝ｌｉｍ(3) Ｓｐ＝（ｍ＋ｎ）／ｍ …………………………………（８） 結局、昇圧電圧ＶOUT は、以下の式（９）に示すよう
に、（ｎ＋１）ＶDD、すなわち、ＶDDを＋５Ｖとする
と、前述したように＋５Ｖ×ｎ＋５Ｖで与えられること
になる。 ＶOUT ＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ）×Σ｛ｎ／（ｍ＋ｎ）｝p-1 ＝（ｎ＋１）ＶＤＤ ………………………………………………（９） 図５は本発明の第１の形態に係る昇圧回路の第２実施例
を示す図であり、この例では、ＣＫ１１〜ＣＫ１４の４
つのクロック（制御信号）を用いて、各スイッチ手段の
オンオフのタイミングをきめ細かく行うようにしてい
る。図６には各制御クロックＣＫ１１〜ＣＫ１４の供給
タイミング図が示される。なお、第１実施例（図４参
照）で用いられている回路要素には同一の符号を付して
おり、その説明は省略する。
に、（ｎ＋１）ＶDD、すなわち、ＶDDを＋５Ｖとする
と、前述したように＋５Ｖ×ｎ＋５Ｖで与えられること
になる。 ＶOUT ＝ｍ（ｎ＋１）ＶＤＤ／（ｍ＋ｎ）×Σ｛ｎ／（ｍ＋ｎ）｝p-1 ＝（ｎ＋１）ＶＤＤ ………………………………………………（９） 図５は本発明の第１の形態に係る昇圧回路の第２実施例
を示す図であり、この例では、ＣＫ１１〜ＣＫ１４の４
つのクロック（制御信号）を用いて、各スイッチ手段の
オンオフのタイミングをきめ細かく行うようにしてい
る。図６には各制御クロックＣＫ１１〜ＣＫ１４の供給
タイミング図が示される。なお、第１実施例（図４参
照）で用いられている回路要素には同一の符号を付して
おり、その説明は省略する。
【００３８】図５において、クロックＣＫ１１は第４ス
イッチ手段２８のオンオフ専用、クロックＣＫ１２は第
２スイッチ手段２２i のオンオフ専用、クロックＣＫ１
３は第１スイッチ手段２１i のオンオフ専用、クロック
ＣＫ１４は第３スイッチ手段２３i のオンオフ専用とし
て用いられる。図６に示すように、クロックＣＫ１１と
ＣＫ１４は同相の信号であり、これらクロックは、必要
に応じて１つの信号にまとめても構わない。また、クロ
ックＣＫ１２とＣＫ１３は逆相の信号である。
イッチ手段２８のオンオフ専用、クロックＣＫ１２は第
２スイッチ手段２２i のオンオフ専用、クロックＣＫ１
３は第１スイッチ手段２１i のオンオフ専用、クロック
ＣＫ１４は第３スイッチ手段２３i のオンオフ専用とし
て用いられる。図６に示すように、クロックＣＫ１１と
ＣＫ１４は同相の信号であり、これらクロックは、必要
に応じて１つの信号にまとめても構わない。また、クロ
ックＣＫ１２とＣＫ１３は逆相の信号である。
【００３９】クロックＣＫ１１（又はクロックＣＫ１
４）とクロックＣＫ１２（又はクロックＣＫ１３）は周
期は同じであるが、クロックＣＫ１２の立ち上がり（又
はクロックＣＫ１３の立ち下がり）は、クロックＣＫ１
１（又はクロックＣＫ１４）の立ち上がり時点よりも所
定時間ｄだけ遅延するように設定されている。また、ク
ロックＣＫ１１（又はクロックＣＫ１４）の立ち下がり
は、クロックＣＫ１２の立ち下がり（又はクロックＣＫ
１３の立ち上がり）時点よりも所定時間ｄだけ遅延する
ように設定されている。
４）とクロックＣＫ１２（又はクロックＣＫ１３）は周
期は同じであるが、クロックＣＫ１２の立ち上がり（又
はクロックＣＫ１３の立ち下がり）は、クロックＣＫ１
１（又はクロックＣＫ１４）の立ち上がり時点よりも所
定時間ｄだけ遅延するように設定されている。また、ク
ロックＣＫ１１（又はクロックＣＫ１４）の立ち下がり
は、クロックＣＫ１２の立ち下がり（又はクロックＣＫ
１３の立ち上がり）時点よりも所定時間ｄだけ遅延する
ように設定されている。
【００４０】また、クロックＣＫ１２の“Ｈ”レベル期
間（又はクロックＣＫ１３の“Ｌ”レベル期間）は、第
１スイッチ手段２１i と第２スイッチ手段２２i がオン
している期間であり、当該期間は各段のキャパシタ２４
i の充電期間ＴC1になる（第１ステージ）。一方、クロ
ックＣＫ１１（又はクロックＣＫ１４）の“Ｌ”レベル
期間は、第３スイッチ手段２３i と第４スイッチ手段２
８がオンしている期間であり、当該期間は負荷容量２７
の充電期間ＴC2になる（第２ステージ）。
間（又はクロックＣＫ１３の“Ｌ”レベル期間）は、第
１スイッチ手段２１i と第２スイッチ手段２２i がオン
している期間であり、当該期間は各段のキャパシタ２４
i の充電期間ＴC1になる（第１ステージ）。一方、クロ
ックＣＫ１１（又はクロックＣＫ１４）の“Ｌ”レベル
期間は、第３スイッチ手段２３i と第４スイッチ手段２
８がオンしている期間であり、当該期間は負荷容量２７
の充電期間ＴC2になる（第２ステージ）。
【００４１】従って、第２実施例の構成によれば、キャ
パシタ２４i の充電期間ＴC1を終えた後、所定のインタ
ーバル期間（遅延時間ｄ）を経過してから、負荷容量２
７の充電期間ＴC2が開始されるようになっているので、
充電動作の切り換え過渡時における回路の誤動作等の不
都合を解消することができる。これは、回路動作の安定
化に大いに寄与する。
パシタ２４i の充電期間ＴC1を終えた後、所定のインタ
ーバル期間（遅延時間ｄ）を経過してから、負荷容量２
７の充電期間ＴC2が開始されるようになっているので、
充電動作の切り換え過渡時における回路の誤動作等の不
都合を解消することができる。これは、回路動作の安定
化に大いに寄与する。
【００４２】図７は本発明の第１の形態に係る昇圧回路
の第３実施例を示す図であり、上述した第２実施例の一
変形例である。この第３実施例では、各昇圧部２０i ’
における第１スイッチ手段２１i ’と第３スイッチ手段
２３i ’のバックゲートの接続位置が第２実施例の場合
と相違している。
の第３実施例を示す図であり、上述した第２実施例の一
変形例である。この第３実施例では、各昇圧部２０i ’
における第１スイッチ手段２１i ’と第３スイッチ手段
２３i ’のバックゲートの接続位置が第２実施例の場合
と相違している。
【００４３】すなわち、上述した第２実施例では、第１
スイッチ手段２１i と第３スイッチ手段２３i のバック
ゲートを自らの昇圧部２０i におけるキャパシタ２４i
の一端側に接続しているが、この第３実施例では、第１
スイッチ手段２１i ' と第３スイッチ手段２３i ’のバ
ックゲートを次段の昇圧部２０i+1 におけるキャパシタ
２４i+1 の他端側（但し、自らの昇圧部が最終段の場合
には負荷容量２７）に接続している点で異なっている。
このようにしても、第１スイッチ手段２１i ’と第３ス
イッチ手段２３i ’は何等支障なくオンオフするから、
上記第２実施例と同様の作用効果を奏することができ
る。
スイッチ手段２１i と第３スイッチ手段２３i のバック
ゲートを自らの昇圧部２０i におけるキャパシタ２４i
の一端側に接続しているが、この第３実施例では、第１
スイッチ手段２１i ' と第３スイッチ手段２３i ’のバ
ックゲートを次段の昇圧部２０i+1 におけるキャパシタ
２４i+1 の他端側（但し、自らの昇圧部が最終段の場合
には負荷容量２７）に接続している点で異なっている。
このようにしても、第１スイッチ手段２１i ’と第３ス
イッチ手段２３i ’は何等支障なくオンオフするから、
上記第２実施例と同様の作用効果を奏することができ
る。
【００４４】図８は本発明の第１の形態に係る昇圧回路
の第４実施例を示す図であり、上述した第２実施例の他
の変形例である。この第４実施例では、各昇圧部２
０i ''における第１スイッチ手段２１i ''と第３スイッ
チ手段２３i ''のバックゲート位置を共通化している点
で上記第２実施例と相違している。
の第４実施例を示す図であり、上述した第２実施例の他
の変形例である。この第４実施例では、各昇圧部２
０i ''における第１スイッチ手段２１i ''と第３スイッ
チ手段２３i ''のバックゲート位置を共通化している点
で上記第２実施例と相違している。
【００４５】このような接続構成を採ることにより、全
ての第１スイッチ手段２１i ''と第３スイッチ手段２３
i ''でウエルを共有化できるので、ウエルの形成数を削
減して製造の容易化を図ることができると共に、基板電
位を安定化させてラッチアップ等の障害回避を図ること
ができるというメリットがある。図９は本発明の第１の
形態に係る昇圧回路の第５実施例を示す図であり、負極
性の昇圧電圧を生成できるようにした例である。
ての第１スイッチ手段２１i ''と第３スイッチ手段２３
i ''でウエルを共有化できるので、ウエルの形成数を削
減して製造の容易化を図ることができると共に、基板電
位を安定化させてラッチアップ等の障害回避を図ること
ができるというメリットがある。図９は本発明の第１の
形態に係る昇圧回路の第５実施例を示す図であり、負極
性の昇圧電圧を生成できるようにした例である。
【００４６】図９において、３０は昇圧回路を示し、該
昇圧回路は、ｎ段の昇圧部３０1 〜３０n を有し、各昇
圧部３０i は、ｎチャネルＭＯＳトランジスタを用いた
第１スイッチ手段３１i 、ｐチャネルＭＯＳトランジス
タを用いた第２スイッチ手段３２i 、ｎチャネルＭＯＳ
トランジスタを用いた第３スイッチ手段３３i 、及びキ
ャパシタ３４i を備えて同一に構成されている。
昇圧回路は、ｎ段の昇圧部３０1 〜３０n を有し、各昇
圧部３０i は、ｎチャネルＭＯＳトランジスタを用いた
第１スイッチ手段３１i 、ｐチャネルＭＯＳトランジス
タを用いた第２スイッチ手段３２i 、ｎチャネルＭＯＳ
トランジスタを用いた第３スイッチ手段３３i 、及びキ
ャパシタ３４i を備えて同一に構成されている。
【００４７】例えば、初段の昇圧部３０1 で説明する
と、第１スイッチ手段３１1 はオン状態でキャパシタ３
４1 の一端を低電位（ＧＮＤ）の電源ライン３５に接続
し、第２スイッチ手段３２1 はオン状態でキャパシタ３
４1 の他端を高電位（ＶＤＤ）の電源ライン３６に接続
し、第３スイッチ手段３３1 はオン状態でキャパシタ３
４1 の一端を次段の昇圧部３０2 のキャパシタ（但し、
最終段の昇圧部３０n については負荷容量３７）に接続
する。
と、第１スイッチ手段３１1 はオン状態でキャパシタ３
４1 の一端を低電位（ＧＮＤ）の電源ライン３５に接続
し、第２スイッチ手段３２1 はオン状態でキャパシタ３
４1 の他端を高電位（ＶＤＤ）の電源ライン３６に接続
し、第３スイッチ手段３３1 はオン状態でキャパシタ３
４1 の一端を次段の昇圧部３０2 のキャパシタ（但し、
最終段の昇圧部３０n については負荷容量３７）に接続
する。
【００４８】また、３８は第４スイッチ手段に相当し、
この第４スイッチ手段３８はオン状態で初段の昇圧部３
０1 のキャパシタ３４1 の他端を低電位の電源ライン３
５に接続する。なお、ＶＤＤは外部から供給される高電
位の電源電圧（＋５Ｖ）、ＧＮＤは低電位の電源電圧
（０Ｖ）、ＣＫ１１〜ＣＫ１４は各スイッチ手段のオン
オフ制御を行うためのクロック（制御信号）を示す。
この第４スイッチ手段３８はオン状態で初段の昇圧部３
０1 のキャパシタ３４1 の他端を低電位の電源ライン３
５に接続する。なお、ＶＤＤは外部から供給される高電
位の電源電圧（＋５Ｖ）、ＧＮＤは低電位の電源電圧
（０Ｖ）、ＣＫ１１〜ＣＫ１４は各スイッチ手段のオン
オフ制御を行うためのクロック（制御信号）を示す。
【００４９】このような構成において、第１ステージで
は、第１スイッチ手段３１i と第２スイッチ手段３２i
がオンし、他のスイッチ手段はオフする。このため、全
ての段のキャパシタ３４i が高電位の電源ライン３６
と低電位の電源ライン３５の間に並列に接続され、両電
源ライン間の電位差（＋５Ｖ）でそれぞれ同時に充電さ
れる。次いで、第２ステージでは、第３スイッチ手段３
３i と第４スイッチ手段３８がオンし、他のスイッチ手
段はオフする。このため、全ての段のキャパシタ３４i
と負荷容量３７が直列に接続され、全てのキャパシタ３
４i の充電電圧の合計値（＋５Ｖ×ｎ）を電源として、
負荷容量３７が充電される。
は、第１スイッチ手段３１i と第２スイッチ手段３２i
がオンし、他のスイッチ手段はオフする。このため、全
ての段のキャパシタ３４i が高電位の電源ライン３６
と低電位の電源ライン３５の間に並列に接続され、両電
源ライン間の電位差（＋５Ｖ）でそれぞれ同時に充電さ
れる。次いで、第２ステージでは、第３スイッチ手段３
３i と第４スイッチ手段３８がオンし、他のスイッチ手
段はオフする。このため、全ての段のキャパシタ３４i
と負荷容量３７が直列に接続され、全てのキャパシタ３
４i の充電電圧の合計値（＋５Ｖ×ｎ）を電源として、
負荷容量３７が充電される。
【００５０】ここで、全てのキャパシタ３４i は、第１
スイッチ手段３１i につながる一端側を負極性（−）、
第２スイッチ手段３２i につながる他端側を正極性
（＋）として充電される。従って、第２ステージにおけ
る負荷容量３７の充電極性は、図面の上側極が負、下側
極が正となるから、負極性の昇圧電圧ＶOUT として取り
出すことができる。
スイッチ手段３１i につながる一端側を負極性（−）、
第２スイッチ手段３２i につながる他端側を正極性
（＋）として充電される。従って、第２ステージにおけ
る負荷容量３７の充電極性は、図面の上側極が負、下側
極が正となるから、負極性の昇圧電圧ＶOUT として取り
出すことができる。
【００５１】図１０は本発明の第１の形態に係る昇圧回
路の第６実施例を示す図であり、上述した第５実施例の
一変形例である。この第６実施例では、各昇圧部３
０i ’における第１スイッチ手段３１i ’と第３スイッ
チ手段３３i ’のバックゲートの接続位置が第５実施例
の場合と相違している。
路の第６実施例を示す図であり、上述した第５実施例の
一変形例である。この第６実施例では、各昇圧部３
０i ’における第１スイッチ手段３１i ’と第３スイッ
チ手段３３i ’のバックゲートの接続位置が第５実施例
の場合と相違している。
【００５２】すなわち、上述した第５実施例では、第１
スイッチ手段３１i と第３スイッチ手段３３i のバック
ゲートを自らの昇圧部３０i におけるキャパシタ３４i
の一端側に接続しているが、この第６実施例では、第１
スイッチ手段３１i ' と第３スイッチ手段３３i ’のバ
ックゲートを次段の昇圧部３０i+1 におけるキャパシタ
３４i+1 の他端側（但し、自らの昇圧部が最終段の場合
には負荷容量３７）に接続している点で異なっている。
このようにしても、第１スイッチ手段３１i ’と第３ス
イッチ手段３３i ’は何等支障なくオンオフするから、
上記第５実施例と同様の作用効果を奏することができ
る。
スイッチ手段３１i と第３スイッチ手段３３i のバック
ゲートを自らの昇圧部３０i におけるキャパシタ３４i
の一端側に接続しているが、この第６実施例では、第１
スイッチ手段３１i ' と第３スイッチ手段３３i ’のバ
ックゲートを次段の昇圧部３０i+1 におけるキャパシタ
３４i+1 の他端側（但し、自らの昇圧部が最終段の場合
には負荷容量３７）に接続している点で異なっている。
このようにしても、第１スイッチ手段３１i ’と第３ス
イッチ手段３３i ’は何等支障なくオンオフするから、
上記第５実施例と同様の作用効果を奏することができ
る。
【００５３】図１１は本発明の第１の形態に係る昇圧回
路の第７実施例を示す図であり、上述した第５実施例の
他の変形例である。この第７実施例では、各昇圧部３０
i ''における第１スイッチ手段３１i ''と第３スイッチ
手段３３i ''のバックゲート位置を共通化している点で
上記第５実施例と相違している。
路の第７実施例を示す図であり、上述した第５実施例の
他の変形例である。この第７実施例では、各昇圧部３０
i ''における第１スイッチ手段３１i ''と第３スイッチ
手段３３i ''のバックゲート位置を共通化している点で
上記第５実施例と相違している。
【００５４】このような接続構成を採ることにより、全
ての第１スイッチ手段３１i ''と第３スイッチ手段３３
i ''でウエルを共有化できるので、ウエルの形成数を削
減して製造の容易化を図ることができると共に、基板電
位を安定化させてラッチアップ等の障害回避を図ること
ができるというメリットがある。図１２は本発明の第１
の形態に係る昇圧回路の第８実施例を示す図であり、各
スイッチ手段をＣＭＯＳトランスミッションゲートで構
成した例である。
ての第１スイッチ手段３１i ''と第３スイッチ手段３３
i ''でウエルを共有化できるので、ウエルの形成数を削
減して製造の容易化を図ることができると共に、基板電
位を安定化させてラッチアップ等の障害回避を図ること
ができるというメリットがある。図１２は本発明の第１
の形態に係る昇圧回路の第８実施例を示す図であり、各
スイッチ手段をＣＭＯＳトランスミッションゲートで構
成した例である。
【００５５】図１２において、昇圧回路４０は、ｎ段の
昇圧部４０1 〜４０n を有し、各昇圧部４０i は何れも
同一の構成で、第１スイッチ手段４１i 、第２スイッチ
手段４２i 、第３スイッチ手段４３i 、及びキャパシタ
４４i を有する。なお、４５は高電位（ＶＤＤ）の電源
ライン、４６は低電位（ＧＮＤ）の電源ライン、４７は
負荷容量、４８は第４スイッチ手段を示す。
昇圧部４０1 〜４０n を有し、各昇圧部４０i は何れも
同一の構成で、第１スイッチ手段４１i 、第２スイッチ
手段４２i 、第３スイッチ手段４３i 、及びキャパシタ
４４i を有する。なお、４５は高電位（ＶＤＤ）の電源
ライン、４６は低電位（ＧＮＤ）の電源ライン、４７は
負荷容量、４８は第４スイッチ手段を示す。
【００５６】本実施例では、１段目の第２スイッチ手段
４２1 と第４スイッチ手段４８を除く全てのスイッチ手
段をＣＭＯＳトランスミッションゲートで構成している
が、これに限るものではなく、１段目の第２スイッチ手
段４２1 と第４スイッチ手段４８についても他のスイッ
チ手段と同様にＣＭＯＳトランスミッションゲートで構
成しても構わない。
４２1 と第４スイッチ手段４８を除く全てのスイッチ手
段をＣＭＯＳトランスミッションゲートで構成している
が、これに限るものではなく、１段目の第２スイッチ手
段４２1 と第４スイッチ手段４８についても他のスイッ
チ手段と同様にＣＭＯＳトランスミッションゲートで構
成しても構わない。
【００５７】ＣＭＯＳトランスミッションゲートは、ド
レイン／ソースを共通化した一対のｐチャネルＭＯＳト
ランジスタＱＰ及びｎチャネルＭＯＳトランジスタＱＮ
と、インバータＩＶとを備えて構成されており、本実施
例では、各制御クロックＣＫ１１、ＣＫ１２、ＣＫ１３
及びＣＫ１４をそれぞれｐチャネルＭＯＳトランジスタ
ＱＰ（但し、第２スイッチ手段４２i についてはｎチャ
ネルＭＯＳトランジスタＱＮ）のゲートに与えると共
に、各制御クロックＣＫ１１、ＣＫ１２、ＣＫ１３及び
ＣＫ１４の各々の反転信号をインバータゲート５１で作
り出し、その反転信号を対応するｎチャネルＭＯＳトラ
ンジスタＱＮ（第２スイッチ手段４２i についてはｐチ
ャネルＭＯＳトランジスタＱＰ）のゲートに与えてい
る。
レイン／ソースを共通化した一対のｐチャネルＭＯＳト
ランジスタＱＰ及びｎチャネルＭＯＳトランジスタＱＮ
と、インバータＩＶとを備えて構成されており、本実施
例では、各制御クロックＣＫ１１、ＣＫ１２、ＣＫ１３
及びＣＫ１４をそれぞれｐチャネルＭＯＳトランジスタ
ＱＰ（但し、第２スイッチ手段４２i についてはｎチャ
ネルＭＯＳトランジスタＱＮ）のゲートに与えると共
に、各制御クロックＣＫ１１、ＣＫ１２、ＣＫ１３及び
ＣＫ１４の各々の反転信号をインバータゲート５１で作
り出し、その反転信号を対応するｎチャネルＭＯＳトラ
ンジスタＱＮ（第２スイッチ手段４２i についてはｐチ
ャネルＭＯＳトランジスタＱＰ）のゲートに与えてい
る。
【００５８】このように、各スイッチ手段をＣＭＯＳト
ランスミッションゲートで構成しても、全てのスイッチ
手段は何等支障なくオンオフするから、上述した第１〜
第７実施例と同様の作用効果を奏することができる。図
１３は本発明の第２の形態に係る昇圧回路の第１実施例
を示す図であり、各スイッチ手段をｎチャネルＭＯＳト
ランジスタ又はｐチャネルＭＯＳトランジスタで構成し
た例である。
ランスミッションゲートで構成しても、全てのスイッチ
手段は何等支障なくオンオフするから、上述した第１〜
第７実施例と同様の作用効果を奏することができる。図
１３は本発明の第２の形態に係る昇圧回路の第１実施例
を示す図であり、各スイッチ手段をｎチャネルＭＯＳト
ランジスタ又はｐチャネルＭＯＳトランジスタで構成し
た例である。
【００５９】図１３において、昇圧回路７０は、負荷容
量７７に対して並列に接続された２つの単位回路部（後
述）を備えて構成されている。各単位回路部は、基本的
には図５に示した実施例の構成と同様に構成され、ｎ段
の昇圧部７０11〜７０1n（又は７０21〜７０2n）を有
し、各昇圧部７０1i（又は７０2i）は、ｐチャネルＭＯ
Ｓトランジスタを用いた第１スイッチ手段７１1i（又は
７１2i）、ｎチャネルＭＯＳトランジスタを用いた第２
スイッチ手段７２1i（又は７２2i）、ｐチャネルＭＯＳ
トランジスタを用いた第３スイッチ手段７３1i（又は７
３2i）、及びキャパシタ７４1i（又は７４2i）を備えて
同一に構成されている。
量７７に対して並列に接続された２つの単位回路部（後
述）を備えて構成されている。各単位回路部は、基本的
には図５に示した実施例の構成と同様に構成され、ｎ段
の昇圧部７０11〜７０1n（又は７０21〜７０2n）を有
し、各昇圧部７０1i（又は７０2i）は、ｐチャネルＭＯ
Ｓトランジスタを用いた第１スイッチ手段７１1i（又は
７１2i）、ｎチャネルＭＯＳトランジスタを用いた第２
スイッチ手段７２1i（又は７２2i）、ｐチャネルＭＯＳ
トランジスタを用いた第３スイッチ手段７３1i（又は７
３2i）、及びキャパシタ７４1i（又は７４2i）を備えて
同一に構成されている。
【００６０】例えば初段の昇圧部７０11で説明すると、
第１スイッチ手段７１11はオン状態でキャパシタ７４11
の一端を高電位（ＶＤＤ）の電源ライン７５1 に接続
し、第２スイッチ手段７２11はオン状態でキャパシタ７
４11の他端を低電位（ＧＮＤ）の電源ライン７６1 に接
続し、第３スイッチ手段７３11はオン状態でキャパシタ
７４11の一端を次段の昇圧部７０12のキャパシタ（但
し、最終段の昇圧部７０1nについては負荷容量７７）に
接続する。
第１スイッチ手段７１11はオン状態でキャパシタ７４11
の一端を高電位（ＶＤＤ）の電源ライン７５1 に接続
し、第２スイッチ手段７２11はオン状態でキャパシタ７
４11の他端を低電位（ＧＮＤ）の電源ライン７６1 に接
続し、第３スイッチ手段７３11はオン状態でキャパシタ
７４11の一端を次段の昇圧部７０12のキャパシタ（但
し、最終段の昇圧部７０1nについては負荷容量７７）に
接続する。
【００６１】また、７８1 （又は７８2 ）は第４スイッ
チ手段を示し、この第４スイッチ手段７８1 （又は７８
2 ）はオン状態で初段の昇圧部７０11（又は７０21）の
キャパシタ７４11（又は７４21）の他端を高電位の電源
ライン７５1 （又は７５2 ）に接続する。なお、ＶＤＤ
は外部から供給される高電位の電源電圧（＋５Ｖ）、Ｇ
ＮＤは低電位の電源電圧（０Ｖ）、ＣＫ１１〜ＣＫ１４
及びＣＫ２１〜ＣＫ２４は各スイッチ手段のオンオフ制
御を行うためのクロック（制御信号）を示す。
チ手段を示し、この第４スイッチ手段７８1 （又は７８
2 ）はオン状態で初段の昇圧部７０11（又は７０21）の
キャパシタ７４11（又は７４21）の他端を高電位の電源
ライン７５1 （又は７５2 ）に接続する。なお、ＶＤＤ
は外部から供給される高電位の電源電圧（＋５Ｖ）、Ｇ
ＮＤは低電位の電源電圧（０Ｖ）、ＣＫ１１〜ＣＫ１４
及びＣＫ２１〜ＣＫ２４は各スイッチ手段のオンオフ制
御を行うためのクロック（制御信号）を示す。
【００６２】各単位回路部の動作形態については、前述
した図４，図５，図７及び図８に示す各実施例（正極性
の昇圧電圧ＶOUT を生成する構成）と同じであるので、
その説明は省略する。この第１実施例では、一方の単位
回路部（例えば、昇圧部７０11〜７０1n及び第４スイッ
チ手段７８1 ）が前記第１ステージ（各キャパシタ７４
11〜７４1nの充電動作）を実行している時に他方の単位
回路部（昇圧部７０21〜７０2n及び第４スイッチ手段７
８2 ）が前記第２ステージ（負荷容量７７の充電動作）
を実行するように、各クロックＣＫ１１〜ＣＫ１４及び
ＣＫ２１〜ＣＫ２４を“Ｈ”レベル又は“Ｌ”レベルに
制御して各スイッチ手段を適宜オンオフ制御するように
している。
した図４，図５，図７及び図８に示す各実施例（正極性
の昇圧電圧ＶOUT を生成する構成）と同じであるので、
その説明は省略する。この第１実施例では、一方の単位
回路部（例えば、昇圧部７０11〜７０1n及び第４スイッ
チ手段７８1 ）が前記第１ステージ（各キャパシタ７４
11〜７４1nの充電動作）を実行している時に他方の単位
回路部（昇圧部７０21〜７０2n及び第４スイッチ手段７
８2 ）が前記第２ステージ（負荷容量７７の充電動作）
を実行するように、各クロックＣＫ１１〜ＣＫ１４及び
ＣＫ２１〜ＣＫ２４を“Ｈ”レベル又は“Ｌ”レベルに
制御して各スイッチ手段を適宜オンオフ制御するように
している。
【００６３】従って、この第１実施例によれば、一方の
単位回路部は常に負荷容量７７に対して第２ステージを
実行しているので、昇圧回路７０全体としては、第１ス
テージと第２ステージを含む１周期の期間中、常に負荷
容量７７を充電することができる。つまり、前述した本
発明の第１の形態に係る昇圧回路の各実施例の場合に比
べて、より一層、昇圧効率を改善することが可能とな
る。
単位回路部は常に負荷容量７７に対して第２ステージを
実行しているので、昇圧回路７０全体としては、第１ス
テージと第２ステージを含む１周期の期間中、常に負荷
容量７７を充電することができる。つまり、前述した本
発明の第１の形態に係る昇圧回路の各実施例の場合に比
べて、より一層、昇圧効率を改善することが可能とな
る。
【００６４】また、各昇圧部における出力ＶＨ1 〜ＶＨ
n の電圧値は１周期目の第１ステージの段階で５Ｖに確
定し、また、各キャパシタは第１ステージと第２ステー
ジで極性が反転することもなく、更に、各キャパシタに
充電された電荷は負荷容量７７のみに分配されるといっ
たメリットがある。図１４は本発明の第２の形態に係る
昇圧回路の第２実施例を示す図であり、負極性の昇圧電
圧を生成できるようにした例である。
n の電圧値は１周期目の第１ステージの段階で５Ｖに確
定し、また、各キャパシタは第１ステージと第２ステー
ジで極性が反転することもなく、更に、各キャパシタに
充電された電荷は負荷容量７７のみに分配されるといっ
たメリットがある。図１４は本発明の第２の形態に係る
昇圧回路の第２実施例を示す図であり、負極性の昇圧電
圧を生成できるようにした例である。
【００６５】図１４において、昇圧回路８０は、負荷容
量８７に対して並列に接続された２つの単位回路部を備
えて構成されている。各単位回路部は、基本的には図９
に示した実施例の構成と同様に構成され、ｎ段の昇圧部
８０11〜８０1n（又は８０21〜８０2n）を有し、各昇圧
部８０1i（又は８０2i）は、ｎチャネルＭＯＳトランジ
スタを用いた第１スイッチ手段８１1i（又は８１2i）、
ｐチャネルＭＯＳトランジスタを用いた第２スイッチ手
段８２1i（又は８２2i）、ｎチャネルＭＯＳトランジス
タを用いた第３スイッチ手段８３1i（又は８３2i）、及
びキャパシタ８４1i（又は８４2i）を備えて同一に構成
されている。
量８７に対して並列に接続された２つの単位回路部を備
えて構成されている。各単位回路部は、基本的には図９
に示した実施例の構成と同様に構成され、ｎ段の昇圧部
８０11〜８０1n（又は８０21〜８０2n）を有し、各昇圧
部８０1i（又は８０2i）は、ｎチャネルＭＯＳトランジ
スタを用いた第１スイッチ手段８１1i（又は８１2i）、
ｐチャネルＭＯＳトランジスタを用いた第２スイッチ手
段８２1i（又は８２2i）、ｎチャネルＭＯＳトランジス
タを用いた第３スイッチ手段８３1i（又は８３2i）、及
びキャパシタ８４1i（又は８４2i）を備えて同一に構成
されている。
【００６６】例えば初段の昇圧部８０11で説明すると、
第１スイッチ手段８１11はオン状態でキャパシタ８４11
の一端を低電位（ＧＮＤ）の電源ライン８５1 に接続
し、第２スイッチ手段８２11はオン状態でキャパシタ８
４11の他端を高電位（ＶＤＤ）の電源ライン８６1 に接
続し、第３スイッチ手段８３11はオン状態でキャパシタ
８４11の一端を次段の昇圧部８０12のキャパシタ（但
し、最終段の昇圧部８０1nについては負荷容量８７）に
接続する。
第１スイッチ手段８１11はオン状態でキャパシタ８４11
の一端を低電位（ＧＮＤ）の電源ライン８５1 に接続
し、第２スイッチ手段８２11はオン状態でキャパシタ８
４11の他端を高電位（ＶＤＤ）の電源ライン８６1 に接
続し、第３スイッチ手段８３11はオン状態でキャパシタ
８４11の一端を次段の昇圧部８０12のキャパシタ（但
し、最終段の昇圧部８０1nについては負荷容量８７）に
接続する。
【００６７】また、８８1 （又は８８2 ）は第４スイッ
チ手段を示し、この第４スイッチ手段８８1 （又は８８
2 ）はオン状態で初段の昇圧部８０11（又は８０21）の
キャパシタ８４11（又は８４21）の他端を低電位の電源
ライン８５1 （又は８５2 ）に接続する。なお、ＶＤＤ
は外部から供給される高電位の電源電圧（＋５Ｖ）、Ｇ
ＮＤは低電位の電源電圧（０Ｖ）、ＣＫ１１〜ＣＫ１４
及びＣＫ２１〜ＣＫ２４は各スイッチ手段のオンオフ制
御を行うためのクロック（制御信号）を示す。
チ手段を示し、この第４スイッチ手段８８1 （又は８８
2 ）はオン状態で初段の昇圧部８０11（又は８０21）の
キャパシタ８４11（又は８４21）の他端を低電位の電源
ライン８５1 （又は８５2 ）に接続する。なお、ＶＤＤ
は外部から供給される高電位の電源電圧（＋５Ｖ）、Ｇ
ＮＤは低電位の電源電圧（０Ｖ）、ＣＫ１１〜ＣＫ１４
及びＣＫ２１〜ＣＫ２４は各スイッチ手段のオンオフ制
御を行うためのクロック（制御信号）を示す。
【００６８】各単位回路部単体の動作形態については、
前述した図９，図１０及び図１１に示す各実施例（負極
性の昇圧電圧ＶOUT を生成する構成）と同じであり、ま
た、各単位回路部相互間の動作形態については、図１３
に示す第１実施例と同様であるので、それぞれの説明は
省略する。図１５は本発明の第２の形態に係る昇圧回路
の第３実施例を示す図であり、全てのスイッチ手段をＣ
ＭＯＳトランスミッションゲートで構成した例である。
前述した図９，図１０及び図１１に示す各実施例（負極
性の昇圧電圧ＶOUT を生成する構成）と同じであり、ま
た、各単位回路部相互間の動作形態については、図１３
に示す第１実施例と同様であるので、それぞれの説明は
省略する。図１５は本発明の第２の形態に係る昇圧回路
の第３実施例を示す図であり、全てのスイッチ手段をＣ
ＭＯＳトランスミッションゲートで構成した例である。
【００６９】この第３実施例の構成は、図１３に示す第
１実施例で用いられたｎチャネルＭＯＳトランジスタ又
はｐチャネルＭＯＳトランジスタに代えてＣＭＯＳトラ
ンスミッションゲートＧ１1i, Ｇ２1i, Ｇ３1i, Ｇ４1,
Ｇ１2i, Ｇ２2i, Ｇ３2i及びＧ４2 を用いており、他の
構成については図１３の構成と全く同じである。従っ
て、その動作形態については省略する。
１実施例で用いられたｎチャネルＭＯＳトランジスタ又
はｐチャネルＭＯＳトランジスタに代えてＣＭＯＳトラ
ンスミッションゲートＧ１1i, Ｇ２1i, Ｇ３1i, Ｇ４1,
Ｇ１2i, Ｇ２2i, Ｇ３2i及びＧ４2 を用いており、他の
構成については図１３の構成と全く同じである。従っ
て、その動作形態については省略する。
【００７０】図１６は本発明の第２の形態に係る昇圧回
路の第４実施例を示す図であり、第３実施例と同様、全
てのスイッチ手段をＣＭＯＳトランスミッションゲート
で構成した例である。この第４実施例の構成は、図１４
に示す第２実施例で用いられたｎチャネルＭＯＳトラン
ジスタ又はｐチャネルＭＯＳトランジスタに代えてＣＭ
ＯＳトランスミッションゲートＧ５1i, Ｇ６1i, Ｇ
７1i, Ｇ８1,Ｇ５2i, Ｇ６2i, Ｇ７2i及びＧ８2 を用い
ており、他の構成については図１４の構成と全く同じで
ある。従って、その動作形態については省略する。
路の第４実施例を示す図であり、第３実施例と同様、全
てのスイッチ手段をＣＭＯＳトランスミッションゲート
で構成した例である。この第４実施例の構成は、図１４
に示す第２実施例で用いられたｎチャネルＭＯＳトラン
ジスタ又はｐチャネルＭＯＳトランジスタに代えてＣＭ
ＯＳトランスミッションゲートＧ５1i, Ｇ６1i, Ｇ
７1i, Ｇ８1,Ｇ５2i, Ｇ６2i, Ｇ７2i及びＧ８2 を用い
ており、他の構成については図１４の構成と全く同じで
ある。従って、その動作形態については省略する。
【００７１】図１７には上述した各実施例における昇圧
回路の応用例が示される。図示の構成は、各実施例の昇
圧回路にある種のレベルシフタを組み合わせた例を示し
ており、このレベルシフタは、本出願人が先に提案した
「レベルコンバータ及び半導体集積回路」（特願平５ー
７２２２３号 平成５年３月３０日出願）に記載されて
いるものである。
回路の応用例が示される。図示の構成は、各実施例の昇
圧回路にある種のレベルシフタを組み合わせた例を示し
ており、このレベルシフタは、本出願人が先に提案した
「レベルコンバータ及び半導体集積回路」（特願平５ー
７２２２３号 平成５年３月３０日出願）に記載されて
いるものである。
【００７２】図１７（ａ）において、６０は振幅ＶＤＤ
の内部クロックＣＫに応答して該クロックの振幅を昇圧
回路の出力（昇圧電圧ＶOUT ）に対応させて増大するレ
ベルシフタ、６１はこの増大されたクロック信号ＣＫUP
に基づいて昇圧回路における各スイッチ手段のオンオフ
制御用のクロック信号群ＣＫGUP （ＣＫUPと同振幅）を
生成する昇圧回路制御部を示す。ここに、クロック信号
群ＣＫGUP を構成する各クロック信号は、例えば図１２
に示す制御クロックＣＫ１１〜ＣＫ１４に相当する。
の内部クロックＣＫに応答して該クロックの振幅を昇圧
回路の出力（昇圧電圧ＶOUT ）に対応させて増大するレ
ベルシフタ、６１はこの増大されたクロック信号ＣＫUP
に基づいて昇圧回路における各スイッチ手段のオンオフ
制御用のクロック信号群ＣＫGUP （ＣＫUPと同振幅）を
生成する昇圧回路制御部を示す。ここに、クロック信号
群ＣＫGUP を構成する各クロック信号は、例えば図１２
に示す制御クロックＣＫ１１〜ＣＫ１４に相当する。
【００７３】この構成によれば、昇圧回路における各ス
イッチ手段のゲート制御電圧を初段の０〜ＶＤＤの電位
差から昇圧電圧ＶOUT の電位差に拡大しているので、各
スイッチ手段を構成するｐチャネルＭＯＳトランジスタ
又はｎチャネルＭＯＳトランジスタのオン抵抗を小さく
抑制できるといったメリットがある。一方、図１７
（ｂ）において、６２は振幅ＶＤＤの内部クロックＣＫ
に基づいて昇圧回路における各スイッチ手段のオンオフ
用の制御信号群ＣＫG （ＣＫと同振幅）を生成する昇圧
回路制御部、６３は制御信号群ＣＫG の各信号の振幅を
昇圧回路の出力（昇圧電圧ＶOUT ）に対応させて増大す
るレベルシフタを示す。なお、ＣＫGUP は振幅増大後の
制御信号群を表す。
イッチ手段のゲート制御電圧を初段の０〜ＶＤＤの電位
差から昇圧電圧ＶOUT の電位差に拡大しているので、各
スイッチ手段を構成するｐチャネルＭＯＳトランジスタ
又はｎチャネルＭＯＳトランジスタのオン抵抗を小さく
抑制できるといったメリットがある。一方、図１７
（ｂ）において、６２は振幅ＶＤＤの内部クロックＣＫ
に基づいて昇圧回路における各スイッチ手段のオンオフ
用の制御信号群ＣＫG （ＣＫと同振幅）を生成する昇圧
回路制御部、６３は制御信号群ＣＫG の各信号の振幅を
昇圧回路の出力（昇圧電圧ＶOUT ）に対応させて増大す
るレベルシフタを示す。なお、ＣＫGUP は振幅増大後の
制御信号群を表す。
【００７４】この構成においては、レベルシフタ６３の
配置位置を昇圧回路制御部６２と昇圧回路の間に変えて
おり、これによって、オンオフ用制御信号の振幅を容易
に増大することができると共に、昇圧回路制御部６２の
電源電圧はＶＤＤだけで済むので、（ａ）の構成に比べ
て電力消費を抑制できるといったメリットがある。
配置位置を昇圧回路制御部６２と昇圧回路の間に変えて
おり、これによって、オンオフ用制御信号の振幅を容易
に増大することができると共に、昇圧回路制御部６２の
電源電圧はＶＤＤだけで済むので、（ａ）の構成に比べ
て電力消費を抑制できるといったメリットがある。
【００７５】
【発明の効果】以上説明したように本発明によれば、各
昇圧部におけるキャパシタの充電電圧を無駄なく、つま
り効率良く、次段の昇圧部又は負荷容量へ伝えることが
でき、しかも、係る動作は第１ステージと第２ステージ
の２段階で実現されるので、ステップ状に変化する昇圧
電圧の１段あたりの電圧変化幅を相対的に増大させるこ
とができる。これによって、目標の高電圧への到達時間
を短縮し、昇圧電圧の立ち上がり応答性を向上させるこ
とができる。
昇圧部におけるキャパシタの充電電圧を無駄なく、つま
り効率良く、次段の昇圧部又は負荷容量へ伝えることが
でき、しかも、係る動作は第１ステージと第２ステージ
の２段階で実現されるので、ステップ状に変化する昇圧
電圧の１段あたりの電圧変化幅を相対的に増大させるこ
とができる。これによって、目標の高電圧への到達時間
を短縮し、昇圧電圧の立ち上がり応答性を向上させるこ
とができる。
【００７６】また、少なくとも１つの単位回路部が負荷
容量に対して常に第２ステージを実行するように構成さ
れているので、第１ステージと第２ステージを含む１周
期の期間中、常に負荷容量を充電することができ、これ
によって、昇圧効率をより一層高めることが可能とな
る。
容量に対して常に第２ステージを実行するように構成さ
れているので、第１ステージと第２ステージを含む１周
期の期間中、常に負荷容量を充電することができ、これ
によって、昇圧効率をより一層高めることが可能とな
る。
【図１】本発明の第１の形態に係る昇圧回路の原理構成
図である。
図である。
【図２】本発明の第２の形態に係る昇圧回路の原理構成
図である。
図である。
【図３】図１及び図２に示す昇圧回路が生成する昇圧電
圧の波形図である。
圧の波形図である。
【図４】本発明の第１の形態に係る昇圧回路の第１実施
例の回路図である。
例の回路図である。
【図５】本発明の第１の形態に係る昇圧回路の第２実施
例の回路図である。
例の回路図である。
【図６】図５における制御クロックの供給タイミング図
である。
である。
【図７】本発明の第１の形態に係る昇圧回路の第３実施
例の回路図である。
例の回路図である。
【図８】本発明の第１の形態に係る昇圧回路の第４実施
例の回路図である。
例の回路図である。
【図９】本発明の第１の形態に係る昇圧回路の第５実施
例の回路図である。
例の回路図である。
【図１０】本発明の第１の形態に係る昇圧回路の第６実
施例の回路図である。
施例の回路図である。
【図１１】本発明の第１の形態に係る昇圧回路の第７実
施例の回路図である。
施例の回路図である。
【図１２】本発明の第１の形態に係る昇圧回路の第８実
施例の回路図である。
施例の回路図である。
【図１３】本発明の第２の形態に係る昇圧回路の第１実
施例の回路図である。
施例の回路図である。
【図１４】本発明の第２の形態に係る昇圧回路の第２実
施例の回路図である。
施例の回路図である。
【図１５】本発明の第２の形態に係る昇圧回路の第３実
施例の回路図である。
施例の回路図である。
【図１６】本発明の第２の形態に係る昇圧回路の第４実
施例の回路図である。
施例の回路図である。
【図１７】各実施例の昇圧回路の応用例を示す構成図で
ある。
ある。
【図１８】従来形の一例としての昇圧回路の構成を示す
回路図である。
回路図である。
【図１９】図１８の昇圧回路が生成する昇圧電圧の波形
図である。
図である。
Ｃ１０i ，Ｃ１０ij…キャパシタ Ｃ１１…負荷容量 ＣＫＳ，ＣＫＴ…クロック Ｓ１０i ，Ｓ１０ij…第１スイッチ手段 Ｓ１１i ，Ｓ１１ij…第２スイッチ手段 Ｓ１２i ，Ｓ１２ij…第３スイッチ手段 Ｓ１３，Ｓ１３i …第４スイッチ手段 ＶOUT …昇圧電圧 Ｖ1 …高電位の電源電圧 Ｖ2 …低電位の電源電圧 １０…高電位の電源ライン １１…低電位の電源ライン １２i …昇圧部 １４，１５…クロック供給制御手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下園 元樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (12)
- 【請求項１】 高電位（Ｖ1 ）の電源ライン（１０）
と、 低電位（Ｖ2 ）の電源ライン（１１）と、 多段的に接続された複数の昇圧部（１２1 〜１２n ）で
あって、各昇圧部（１２i ）が、クロック（ＣＫＳ）に
応答して電荷蓄積手段の一端を前記高電位の電源ライン
に接続する第１スイッチ手段（Ｓ１０i ）と、前記クロ
ックに応答して前記電荷蓄積手段の他端を前記低電位の
電源ラインに接続する第２スイッチ手段（Ｓ１１i ）
と、前記クロックに応答して前記電荷蓄積手段の一端を
次段の昇圧部又は負荷容量（Ｃ１１）に接続する第３ス
イッチ手段（Ｓ１２i ）とを有する複数の昇圧部と、 前記クロックに応答して初段の昇圧部（１２1 ）の電荷
蓄積手段の他端を前記高電位の電源ラインに接続する第
４スイッチ手段（Ｓ１３）と、 前記クロックの供給タイミングを制御する手段（１４）
とを具備し、 前記第１スイッチ手段及び第２スイッチ手段のみをオン
にする第１ステージと前記第３スイッチ手段及び第４ス
イッチ手段のみをオンにする第２ステージを１周期とし
て前記各スイッチ手段のオンオフ制御を行い、最終段の
昇圧部における第３スイッチ手段の端部より正極性の昇
圧電圧（ＶOUT ）を得るようにしたことを特徴とする昇
圧回路。 - 【請求項２】 高電位の電源ラインと、 低電位の電源ラインと、 多段的に接続された複数の昇圧部であって、各昇圧部
が、クロックに応答して電荷蓄積手段の一端を前記低電
位の電源ラインに接続する第１スイッチ手段と、前記ク
ロックに応答して前記電荷蓄積手段の他端を前記高電位
の電源ラインに接続する第２スイッチ手段と、前記クロ
ックに応答して前記電荷蓄積手段の一端を次段の昇圧部
又は負荷容量に接続する第３スイッチ手段とを有する複
数の昇圧部と、 前記クロックに応答して初段の昇圧部の電荷蓄積手段の
他端を前記低電位の電源ラインに接続する第４スイッチ
手段と、 前記クロックの供給タイミングを制御する手段とを具備
し、 前記第１スイッチ手段及び第２スイッチ手段のみをオン
にする第１ステージと前記第３スイッチ手段及び第４ス
イッチ手段のみをオンにする第２ステージを１周期とし
て前記各スイッチ手段のオンオフ制御を行い、最終段の
昇圧部における第３スイッチ手段の端部より負極性の昇
圧電圧を得るようにしたことを特徴とする昇圧回路。 - 【請求項３】 高電位（Ｖ1 ）の電源ライン（１０）
と、 低電位（Ｖ2 ）の電源ライン（１１）と、 多段的に接続された複数の昇圧部（１２i1〜１２in；ｉ
＝１〜ｍ）であって、各昇圧部（１２ij）が、クロック
（ＣＫＴ）に応答して電荷蓄積手段の一端を前記高電位
の電源ラインに接続する第１スイッチ手段（Ｓ１０ij）
と、前記クロックに応答して前記電荷蓄積手段の他端を
前記低電位の電源ラインに接続する第２スイッチ手段
（Ｓ１１ij）と、前記クロックに応答して前記電荷蓄積
手段の一端を次段の昇圧部又は負荷容量（Ｃ１１）に接
続する第３スイッチ手段（Ｓ１２ij）とを有する複数の
昇圧部と、 前記クロックに応答して初段の昇圧部（１２i1）の電荷
蓄積手段の他端を前記高電位の電源ラインに接続する第
４スイッチ手段（Ｓ１３i ）と、 を備えた回路部を１単位として、各単位回路部が前記負
荷容量に対して並列に接続された複数の単位回路部と、 前記クロックの供給タイミングを制御する手段（１５）
とを具備し、 前記第１スイッチ手段及び第２スイッチ手段のみをオン
にする第１ステージと前記第３スイッチ手段及び第４ス
イッチ手段のみをオンにする第２ステージを１周期とし
て前記各スイッチ手段のオンオフ制御を行うと共に、少
なくとも１つの単位回路部が前記第１ステージを実行中
に別の少なくとも１つの単位回路部が前記第２ステージ
を実行するように前記各スイッチ手段のオンオフ制御を
行い、各単位回路部の最終段の昇圧部における第３スイ
ッチ手段の端部より正極性の昇圧電圧（ＶOUT ）を得る
ようにしたことを特徴とする昇圧回路。 - 【請求項４】 高電位の電源ラインと、 低電位の電源ラインと、 多段的に接続された複数の昇圧部であって、各昇圧部
が、クロックに応答して電荷蓄積手段の一端を前記低電
位の電源ラインに接続する第１スイッチ手段と、前記ク
ロックに応答して前記電荷蓄積手段の他端を前記高電位
の電源ラインに接続する第２スイッチ手段と、前記クロ
ックに応答して前記電荷蓄積手段の一端を次段の昇圧部
又は負荷容量に接続する第３スイッチ手段とを有する複
数の昇圧部と、 前記クロックに応答して初段の昇圧部の電荷蓄積手段の
他端を前記低電位の電源ラインに接続する第４スイッチ
手段と、 を備えた回路部を１単位として、各単位回路部が前記負
荷容量に対して並列に接続された複数の単位回路部と、 前記クロックの供給タイミングを制御する手段とを具備
し、 前記第１スイッチ手段及び第２スイッチ手段のみをオン
にする第１ステージと前記第３スイッチ手段及び第４ス
イッチ手段のみをオンにする第２ステージを１周期とし
て前記各スイッチ手段のオンオフ制御を行うと共に、少
なくとも１つの単位回路部が前記第１ステージを実行中
に別の少なくとも１つの単位回路部が前記第２ステージ
を実行するように前記各スイッチ手段のオンオフ制御を
行い、各単位回路部の最終段の昇圧部における第３スイ
ッチ手段の端部より負極性の昇圧電圧を得るようにした
ことを特徴とする昇圧回路。 - 【請求項５】 前記クロックの供給タイミングを制御す
る手段は、前記第１ステージと前記第２ステージの間の
所定期間中、前記各スイッチ手段が全てオフ状態となる
ように当該クロックの供給タイミングを制御することを
特徴とする請求項１から４のいずれか一項に記載の昇圧
回路。 - 【請求項６】 前記各スイッチ手段は、それぞれ対応す
るクロックに応答するｎチャネルＭＯＳトランジスタ、
ｐチャネルＭＯＳトランジスタ、又はＣＭＯＳトランス
ミッションゲートで構成されることを特徴とする請求項
１から５のいずれか一項に記載の昇圧回路。 - 【請求項７】 前記電荷蓄積手段は、前記各昇圧部と別
個に設けられることを特徴とする請求項１から４のいず
れか一項に記載の昇圧回路。 - 【請求項８】 多段的に接続された複数の昇圧部の各々
に、電荷蓄積手段の一端を高電位の電源ラインに接続す
る第１スイッチ手段と、前記電荷蓄積手段の他端を低電
位の電源ラインに接続する第２スイッチ手段と、前記電
荷蓄積手段の一端を次段の昇圧部又は負荷容量に接続す
る第３スイッチ手段とを備え、更に初段の昇圧部の電荷
蓄積手段の他端を前記高電位の電源ラインに接続する第
４スイッチ手段を備えた昇圧回路を制御するコントロー
ラであって、 前記第１〜第４の各スイッチ手段のオンオフ動作のタイ
ミング制御を行う手段を具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記第１〜第４の各
スイッチ手段のオンオフ制御を行うことを特徴とする昇
圧回路用コントローラ。 - 【請求項９】 多段的に接続された複数の昇圧部の各々
に、電荷蓄積手段の一端を低電位の電源ラインに接続す
る第１スイッチ手段と、前記電荷蓄積手段の他端を高電
位の電源ラインに接続する第２スイッチ手段と、前記電
荷蓄積手段の一端を次段の昇圧部又は負荷容量に接続す
る第３スイッチ手段とを備え、更に初段の昇圧部の電荷
蓄積手段の他端を前記低電位の電源ラインに接続する第
４スイッチ手段を備えた昇圧回路を制御するコントロー
ラであって、 前記第１〜第４の各スイッチ手段のオンオフ動作のタイ
ミング制御を行う手段を具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記第１〜第４の各
スイッチ手段のオンオフ制御を行うことを特徴とする昇
圧回路用コントローラ。 - 【請求項１０】 多段的に接続された複数の昇圧部の各
々に、電荷蓄積手段の一端を高電位の電源ラインに接続
する第１スイッチ手段と、前記電荷蓄積手段の他端を低
電位の電源ラインに接続する第２スイッチ手段と、前記
電荷蓄積手段の一端を次段の昇圧部又は負荷容量に接続
する第３スイッチ手段とを備え、更に初段の昇圧部の電
荷蓄積手段の他端を前記高電位の電源ラインに接続する
第４スイッチ手段を備えた回路部を１単位として各単位
回路部が前記負荷容量に対して並列に接続された複数の
単位回路部を有する昇圧回路を制御するコントローラで
あって、 前記第１〜第４の各スイッチ手段のオンオフ動作のタイ
ミング制御を行う手段を具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記第１〜第４の各
スイッチ手段のオンオフ制御を行うと共に、少なくとも
１つの単位回路部が前記第１ステージを実行中に別の少
なくとも１つの単位回路部が前記第２ステージを実行す
るように前記各スイッチ手段のオンオフ制御を行うこと
を特徴とする昇圧回路用コントローラ。 - 【請求項１１】 多段的に接続された複数の昇圧部の各
々に、電荷蓄積手段の一端を低電位の電源ラインに接続
する第１スイッチ手段と、前記電荷蓄積手段の他端を高
電位の電源ラインに接続する第２スイッチ手段と、前記
電荷蓄積手段の一端を次段の昇圧部又は負荷容量に接続
する第３スイッチ手段とを備え、更に初段の昇圧部の電
荷蓄積手段の他端を前記低電位の電源ラインに接続する
第４スイッチ手段を備えた回路部を１単位として各単位
回路部が前記負荷容量に対して並列に接続された複数の
単位回路部を有する昇圧回路を制御するコントローラで
あって、 前記第１〜第４の各スイッチ手段のオンオフ動作のタイ
ミング制御を行う手段を具備し、前記第１スイッチ手段
及び第２スイッチ手段のみをオンにする第１ステージと
前記第３スイッチ手段及び第４スイッチ手段のみをオン
にする第２ステージを１周期として前記第１〜第４の各
スイッチ手段のオンオフ制御を行うと共に、少なくとも
１つの単位回路部が前記第１ステージを実行中に別の少
なくとも１つの単位回路部が前記第２ステージを実行す
るように前記各スイッチ手段のオンオフ制御を行うこと
を特徴とする昇圧回路用コントローラ。 - 【請求項１２】 前記各スイッチ手段のオンオフ動作の
タイミング制御を行う手段は、前記第１ステージと前記
第２ステージの間の所定期間中、前記各スイッチ手段が
全てオフ状態となるように制御することを特徴とする請
求項８から１１のいずれか一項に記載の昇圧回路用コン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2995694A JPH07194098A (ja) | 1993-11-17 | 1994-02-28 | 昇圧回路及び昇圧回路用コントローラ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-288545 | 1993-11-17 | ||
| JP28854593 | 1993-11-17 | ||
| JP2995694A JPH07194098A (ja) | 1993-11-17 | 1994-02-28 | 昇圧回路及び昇圧回路用コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07194098A true JPH07194098A (ja) | 1995-07-28 |
Family
ID=26368209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2995694A Withdrawn JPH07194098A (ja) | 1993-11-17 | 1994-02-28 | 昇圧回路及び昇圧回路用コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07194098A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644534A (en) * | 1994-12-27 | 1997-07-01 | Macronix International Co., Ltd. | Voltage booster circuit with plural booster units having outputs connected in common |
| KR100435408B1 (ko) * | 2000-05-10 | 2004-06-10 | 산요덴키가부시키가이샤 | 차지 펌프 회로 및 그 제어 방법 |
| KR100516084B1 (ko) * | 2001-09-26 | 2005-09-22 | 산요덴키가부시키가이샤 | Ｄｃ-ｄｃ 컨버터의 제어 방법 |
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1994
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