JP3905101B2

JP3905101B2 - 出力可変型電源回路

Info

Publication number: JP3905101B2
Application number: JP2004241356A
Authority: JP
Inventors: 貴康桜井; 博川口; 浩平鬼塚
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2004-08-20
Filing date: 2004-08-20
Publication date: 2007-04-18
Anticipated expiration: 2024-08-20
Also published as: US7088084B2; JP2006060939A; US20060038544A1

Description

本発明は、制御信号に応じて出力電圧の値を変化させる出力可変型電源回路に関する。

従来の電源回路として、ドロッパ型コンバータ、バックコンバータ、スイッチトキャパシタコンバータ等、種々の方式のものが知られている。

一方、目的回路の低消費電力化のためには複数の電源電圧が必要であり、かつ集積回路内に低電圧配線を引き回すことは消費電力の面から好ましくない。このため、複数の値の出力電圧の間を高速に変化できる電源回路が必要とされている。

このような用途のために、上記した種々の方式の電源回路を用いようとした場合、出力を高電圧から低電圧に変化させる際に、ドロッパ型コンバータでは負荷容量に蓄えられたエネルギーの、バックコンバータ及びスイッチトキャパシタコンバータでは負荷容量に蓄えられたエネルギー及び電源回路内のインダクタやキャパシタに蓄えられたエネルギーの放出が必要になる。

一方、出力を低電圧から高電圧に変化させる際に、ドロッパ型コンバータでは負荷容量に、バックコンバータ及びスイッチトキャパシタコンバータでは負荷容及び電源回路内のインダクタやキャパシタに相応のエネルギーを流し込むことが必要になる。このため、出力を高電圧から低電圧に、低電圧から高電圧にそれぞれ変化させる際に莫大な遷移時間を要し、従来のいずれの方式の電源回路もこのような用途に対しては不向きであるという問題がある。

なお、例えば、バックコンバータの一例については特許文献１に記載されている。
特開２００２−３６９５０５号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、出力を高電圧から低電圧に、低電圧から高電圧にそれぞれ高速に変化させることができる出力可変型電源回路を提供することである。

本発明の出力可変型電源回路は、電圧源に接続され、制御信号に応じてｎ通り（ｎは２以上の正の整数）の異なる値の電圧を電圧出力ノードから出力する電源回路と、前記電圧出力ノードと基準電圧ノードとの間に接続された第１のスイッチ素子と、前記電圧源の出力ノードと前記電圧出力ノードとの間に接続された第２のスイッチ素子と、前記電圧出力ノードの電圧を第１の電圧からこの第１の電圧よりも低い第２の電圧に変化させる際に前記第１のスイッチ素子の導通を開始させ、前記第１のスイッチ素子の導通を開始させた後に前記電圧出力ノードの電圧が前記第１の電圧よりは低く前記第２の電圧よりは高い第３の電圧に到達した後に前記第１のスイッチ素子の導通を停止させ、前記電圧出力ノードの電圧を前記第２の電圧から前記第１の電圧に変化させる際に前記第２のスイッチ素子の導通を開始させ、前記第２のスイッチ素子の導通を開始させた後に前記電圧出力ノードの電圧が前記第２の電圧よりは高く前記第１の電圧よりは低い第４の電圧に到達した後に前記第２のスイッチ素子の導通を停止させるように前記第１、第２のスイッチ素子を制御すると共に、前記電圧出力ノードの電圧を前記第１の電圧から前記第２の電圧に変化させる際に前記電圧出力ノードの電圧が前記第１の電圧から変化を開始してから所定期間が経過した後は前記第１のスイッチ素子の制御動作を停止させ、かつ前記電圧出力ノードの電圧を前記第２の電圧から前記第１の電圧に変化させる際に前記電圧出力ノードの電圧が前記第２の電圧から変化を開始してから所定期間が経過した後は前記第２のスイッチ素子の制御動作を停止させるように制御する制御回路とを具備している。

前記制御回路は、前記制御信号が入力され、この制御信号に基づいてそれぞれリセットされ、この制御信号を所定期間遅延する遅延回路の出力信号に基づいてそれぞれセットされる第１、第２のフリップフロップ回路と、前記電圧出力ノードの電圧と前記第３及び第４の電圧とをそれぞれ比較する第１、第２の電圧比較回路とを有し、前記第１のスイッチ素子は、前記第１のフリップフロップ回路がリセットされている期間に前記第１の電圧比較回路の出力で制御され、前記第２のスイッチ素子は、前記第２のフリップフロップ回路がリセットされている期間に前記第２の電圧比較回路の出力で制御される。

前記電源回路は、ドロッパ型コンバータ、バックコンバータ、スイッチトキャパシタコンバータのいずれかである。

本発明の出力可変型電源回路では、出力を高電圧から低電圧および低電圧から高電圧に高速に変化させることができる。

以下、図面を参照して本発明を実施の形態により説明する。

図１は、本発明の出力可変型電源回路の基本的な回路構成を示すブロック図である。電源回路１０は、電圧源１１から電圧が供給され、制御信号に応じてｎ通り（ｎは２以上の正の整数）の異なる値の電圧を電圧出力ノード１２から出力する。電圧出力ノード１２と接地電位ノード（基準電圧ノード）との間には第１のスイッチ素子１３が接続されている。この第１のスイッチ素子１３は、電源回路１０が電圧出力ノード１２の電圧を第１の電圧からこの第１の電圧よりも低い第２の電圧に変化させる際に導通を開始するように、後述する制御回路により制御される。導通開始後、電源回路１０の出力が所定の値に到達すると、第１のスイッチ素子１３の導通状態が解除される。

また、電圧源１１と電圧出力ノード１２との間には第２のスイッチ素子１４が接続されている。この第２のスイッチ素子１４は、電源回路１０が電圧出力ノード１２の電圧を第２の電圧からこの第２の電圧よりも高い第１の電圧に変化させる際に導通を開始するように、後述する制御回路により制御される。導通開始後、電源回路１０の出力が所定の値に到達すると、第２のスイッチ素子１４の導通状態が解除される。

このような構成の出力可変型電源回路では、電源回路１０の出力が高電圧（第１の電圧）から低電圧（第２の電圧）に変化する際に第１のスイッチ素子１３が導通し、低電圧から高電圧に変化する際に第２のスイッチ素子１４が導通する。このため、電圧出力ノード１２に寄生的に存在している負荷容量や、電源回路１０内にインダクタやキャパシタが含まれる場合に、これらインダクタやキャパシタに蓄えられるエネルギーの充放出が行われるので、出力を高電圧から低電圧および低電圧から高電圧に高速に変化させることができる。

次に本発明の種々の実施の形態を説明する。

（第１の実施の形態）
図２は、本発明の出力可変型電源回路をドロッパ型コンバータ方式のものに実施した場合の概略的な回路構成を示すブロック図である。本実施形態の出力可変型電源回路において、図１中の電源回路１０は、電圧降下用のＰＭＯＳトランジスタ１５と、このＰＭＯＳトランジスタ１５のゲートを制御する制御回路１６とを含む。また、図１中の第１のスイッチ素子１３は放電用のＮＭＯＳトランジスタ１７からなり、このＮＭＯＳトランジスタ１７のゲートも上記制御回路１６により制御される。さらに図１中の第２のスイッチ素子１４は充電用のＰＭＯＳトランジスタ１８からなり、このＰＭＯＳトランジスタ１８のゲートも上記制御回路１６により制御される。

図３は、図２中の制御回路１６の具体的な回路構成の一例を、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１８等と共に示している。電圧源１１から供給される電圧ＶＤＤのノードには、電圧降下用のＰＭＯＳトランジスタ１５のソース、ドレインの一方が接続されている。このＰＭＯＳトランジスタ１５のソース、ドレインの他方は電圧出力ノード１２に接続されている。上記電圧ＶＤＤのノードと、この電圧ＶＤＤよりも低い値を持つリファレンス電圧ＶＤＤＬが供給されるノードとの間には、２個のＰＭＯＳトランジスタ４１、４２のソース、ドレイン間が直列に接続されている。

制御信号Selectは、電源回路１０の電圧出力ノード１２から互いに値が異なる２値の電圧を出力制御するために使用される。この制御信号Selectは、ＰＭＯＳトランジスタ４２のゲートに供給されると共に、インバータ回路４３を介してＰＭＯＳトランジスタ４１のゲートに供給される。

第１の電圧比較回路４４は、電圧出力ノード１２の電圧と、上記２個のＰＭＯＳトランジスタ４１、４２のソース、ドレイン間の直列接続ノードの電圧とを比較する。第１の電圧比較回路４４の出力信号は電圧降下用のＰＭＯＳトランジスタ１５のゲートに供給される。

第２の電圧比較回路４５は、電圧出力ノード１２の電圧と、電圧ＶＤＤよりも低く、リファレンス電圧ＶＤＤＬよりはわずかに高い値を持つリファレンス電圧ＶＤＤＬ＋αとを比較する。第２の電圧比較回路４５の出力信号Comp1はＮＯＲゲート回路４６の一方の入力端子に供給される。

セット／リセット型のフリップフロップ回路４７のリセット端子（／Ｒ）には制御信号Selectが供給される。また、セット端子（／Ｓ）には、遅延回路４８を介して制御信号Selectが供給される。フリップフロップ回路４７の出力信号Ｑ１は、ＮＯＲゲート回路４６の他方の入力端子に供給される。ＮＯＲゲート回路４６の出力信号は、ドライバ４９を介して、放電用のＮＭＯＳトランジスタ１７のゲートに駆動信号Son1として供給される。

第３の電圧比較回路５０は、電圧出力ノード１２の電圧と、リファレンス電圧ＶＤＤＬよりも高く、電圧ＶＤＤよりはわずかに低い値を持つリファレンス電圧ＶＤＤＨ−αとを比較する。第３の電圧比較回路５０の出力信号Comp2はＮＯＲゲート回路５１の一方の入力端子に供給される。

セット／リセット型のフリップフロップ回路５２のリセット端子（／Ｒ）には制御信号Selectの反転信号が供給される。また、セット端子（／Ｓ）には、遅延回路５３を介して制御信号Selectの反転信号が供給される。フリップフロップ回路５２の出力信号Ｑ２は、ＮＯＲゲート回路５１の他方の入力端子に供給される。ＮＯＲゲート回路５１の出力信号は、反転型のドライバ５４を介して、充電用のＰＭＯＳトランジスタ１８のゲートに駆動信号Son2として供給される。

次に、図３の出力可変型電源回路の動作の一例を図４に示す波形図を用いて説明する。制御信号Selectが“Ｈ”レベルのとき、２個のＰＭＯＳトランジスタ４１、４２のうち一方のＰＭＯＳトランジスタ４１が導通し、電圧源１１から供給される電圧ＶＤＤが第１の電圧比較回路４４の反転入力端子に供給される。このとき、第１の電圧比較回路４４の出力信号に基づいてＰＭＯＳトランジスタ１５がゲート制御されることにより、電源回路１０の電圧出力ノード１２にはほぼＶＤＤに近いＶＤＤＨの値をもつ電圧が出力電圧Ｖｏｕｔとして得られる。このとき、フリップフロップ回路４７はセット状態にされており、その出力信号Ｑ１は“Ｈ”レベルとなっている。この場合、ＮＯＲゲート回路４６の出力信号は“Ｌ”レベル、ドライバ回路４９の出力信号Son1も“Ｌ”レベルとなり、放電用のＮＭＯＳトランジスタ１７は非導通状態となっている。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＨからＶＤＤＬに変化させるために、制御信号Selectが“Ｌ”レベルに下げられる。すると、２個のＰＭＯＳトランジスタ４１、４２のうち、今度は他方のＰＭＯＳトランジスタ４２が導通し、目的電圧と等しい値を持つリファレンス電圧ＶＤＤＬが第１の電圧比較回路４４の反転入力端子に供給される。このとき、第１の電圧比較回路４４の出力信号に基づいてＰＭＯＳトランジスタ１５がゲート制御されることにより、電源回路１０は、電圧ＶＤＤＨからリファレンス電圧ＶＤＤＬと等しい値をもつ電圧の出力を開始する。

一方、制御信号Selectが“Ｌ”レベルになると、フリップフロップ回路４７がリセットされ、その出力信号Ｑ１が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＨ近辺の値であり、リファレンス電圧ＶＤＤＬ＋αよりも高いので、第２の電圧比較回路４５の出力信号Comp1は“Ｌ”レベルになっている。従って、フリップフロップ回路４７の出力信号Ｑ１が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路４６の出力信号が“Ｈ”レベルに反転し、ドライバ４９の出力信号Son1も“Ｈ”レベルに反転して、放電用のＮＭＯＳトランジスタ１７が導通する。これにより、電圧出力ノード１２が接地電位ノードに放電され、出力電圧ＶｏｕｔがＶＤＤＨからＶＤＤＬに向かって高速に変化し始める。

そして、出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＬ＋αよりも低くなると、第２の電圧比較回路４５の出力信号Comp1が“Ｈ”レベルに反転し、ＮＯＲゲート回路４６の出力信号及びドライバ４９の出力信号Son1が“Ｌ”レベルに反転するので、放電用のＮＭＯＳトランジスタ１７の導通状態が解除されて非導通状態となり、電圧出力ノード１２からの放電が停止する。このとき、出力電圧Ｖｏｕｔは目的電圧ＶＤＤＬに十分に近い値まで低下しており、出力電圧Ｖｏｕｔは最終的にはＶＤＤＬに到達する。

第２の電圧比較回路４５の出力信号Comp1が“Ｈ”レベルに反転した後、所定期間が経過して、遅延回路４８の出力信号が“Ｈ”レベルから“Ｌ”レベルに反転すると、フリップフロップ回路４７がセットされ、その出力信号Ｑ１が“Ｌ”レベルから“Ｈ”レベルに反転する。このとき、第２の電圧比較回路４５の出力信号Comp1は既に“Ｈ”レベルになっているので、ＮＯＲゲート回路４６の出力信号及びドライバ４９の出力信号Son1は“Ｌ”レベルのまま変化せず、放電用のＮＭＯＳトランジスタ１７も非導通状態を維持する。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＨに変化させるために、制御信号Selectが“Ｈ”レベルに上げられる。すると、２個のＰＭＯＳトランジスタ４１、４２のうち、ＰＭＯＳトランジスタ４１が導通し、ＶＤＤと等しい電圧が第１の電圧比較回路４４の反転入力端子に供給される。このとき、第１の電圧比較回路４４の出力信号に基づいてＰＭＯＳトランジスタ１５がゲート制御されることにより、電源回路１０は、リファレンス電圧ＶＤＤＬからＶＤＤと等しい値をもつ電圧の出力を開始する。

一方、制御信号Selectが“Ｈ”レベルになると、フリップフロップ回路５２がリセットされ、その出力信号Ｑ２が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＬ近辺の値であり、リファレンス電圧ＶＤＤＨ―αよりも低いので、第３の電圧比較回路５０の出力信号Comp2は“Ｌ”レベルになっている。従って、フリップフロップ回路５２の出力信号Ｑ２が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路５１の出力信号が“Ｈ”レベルに反転し、ドライバ５４の出力信号Son2が“Ｌ”レベルに反転して、充電用のＰＭＯＳトランジスタ１８が導通する。これにより、電圧出力ノード１２がＶＤＤに充電され、出力電圧ＶｏｕｔがＶＤＤＬからＶＤＤＨに向かって高速に変化し始める。

そして、出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＨ−αよりも高くなると、第３の電圧比較回路５０の出力信号Comp2が“Ｈ”レベルに反転し、ＮＯＲゲート回路５１の出力信号が“Ｌ”レベルに、ドライバ５４の出力信号Son2が“Ｈ”レベルに順次反転するので、充電用のＰＭＯＳトランジスタ１８の導通状態が解除されて非導通状態となり、電圧出力ノード１２への、ＰＭＯＳトランジスタ１８を介しての充電動作が停止する。このとき、出力電圧Ｖｏｕｔは目的電圧ＶＤＤに十分に近い値まで上昇しており、この後、出力電圧Ｖｏｕｔは、ＰＭＯＳトランジスタ１５を介して充電されることにより、最終的にはＶＤＤに到達する。

第３の電圧比較回路５０の出力信号Comp2が“Ｈ”レベルに反転した後、所定期間が経過して、遅延回路５３の出力信号が“Ｈ”レベルから“Ｌ”レベルに反転すると、フリップフロップ回路５２がセットされ、その出力信号Ｑ２が“Ｌ”レベルから“Ｈ”レベルに反転する。このとき、第３の電圧比較回路５０の出力信号Comp2は既に“Ｈ”レベルになっているので、ＮＯＲゲート回路５１の出力信号及びドライバ５４の出力信号Son2はそれぞれ“Ｌ”レベル、“Ｈ”レベルのまま変化せず、充電用のＰＭＯＳトランジスタ１８も非導通状態を維持する。

このように、本実施形態の出力可変型電源回路では、電源回路１０の出力が高電圧（ＶＤＤＨ）から低電圧（ＶＤＤＬ）に変化する際に、ＮＭＯＳトランジスタ１７が導通を開始するため、電圧出力ノード１２に寄生的に存在している負荷容量に蓄えられたエネルギーが接地電位ノードに放出され、出力が高電圧から低電圧に高速に変化する。また電源回路１０の出力が低電圧（ＶＤＤＬ）から高電圧（ＶＤＤＨ）に変化する際に、ＰＭＯＳトランジスタ１８が導通を開始するため、電圧出力ノード１２に寄生的に存在している負荷容量にエネルギーが充填され、出力が低電圧から高電圧に高速に変化する。本発明者等が、図３に示す実施形態の回路をデザインルールが０．１８μｍのＣＭＯＳプロセスを用いてシミュレーションした結果、１ｎＳの期間に出力電圧が４０％昇降することが確認された。

（第２の実施の形態）
図５は、本発明の出力可変型電源回路をバックコンバータ方式のものに実施した場合の概略的な回路構成を示すブロック図である。本実施形態の出力可変型電源回路において、図１中の電源回路１０は、ＰＷＭ（パルス幅変調）制御回路１９、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなりＰＷＭ制御回路１９により駆動されるドライバ２０、このドライバ２０により駆動されるインダクタ２１及びキャパシタ２２を含む。

また、図１中の第１のスイッチ素子１３は放電用のＮＭＯＳトランジスタ１７からなり、このＮＭＯＳトランジスタ１７のゲートは制御回路２３により制御される。図１中の第２のスイッチ素子１４は充電用のＰＭＯＳトランジスタ１８からなり、このＰＭＯＳトランジスタ１８のゲートは制御回路２３により制御される。

図６は、図５中のＰＷＭ制御回路１９及び制御回路２３の具体的な回路構成の一例をＮＭＯＳトランジスタ１７、ＰＭＯＳトランジスタ１８等と共に示している。

制御回路２３は、図３中に示した遅延回路４８、５３、フリップフロップ回路４７、５２、第２及び第３の電圧比較回路４５、５０、ＮＯＲゲート回路４６、５１及びドライバ４９、５４等を含む。

ＰＷＭ制御回路１９は、図３中に示した及び第１の電圧比較回路４４の他に、発振回路５５、ＡＮＤゲート回路５６及びインバータ回路５７、ＯＲゲート回路５８を含む。この場合、第１の電圧比較回路４４は、発振回路５５の出力信号と、２個のＰＭＯＳトランジスタ４１、４２のソース、ドレイン間の直列接続ノードの電圧とを比較する。第１の電圧比較回路４４の出力信号はＡＮＤゲート回路５６の一方の入力端子に供給される。ＡＮＤゲート回路５６の他方の入力端子には、制御回路２３内のＮＯＲゲート回路４６の出力信号がインバータ回路５７を介して供給される。ＡＮＤゲート回路５６の出力信号は、ＯＲゲート回路５８の一方の入力端子に供給される。ＯＲゲート回路５８の他方の入力端子には制御回路２３内のＮＯＲゲート５１の出力信号が供給される。ＯＲゲート回路５８の出力信号は、ドライバ２０を介してインダクタ２１の一端に供給される。インダクタ２１の他端は電圧出力ノード１２に接続されている。また、キャパシタ２２は電圧出力ノード１２と接地電位ノードとの間に接続されている。

次に、図６の出力可変型電源回路の動作を説明する。制御信号Selectが“Ｈ”レベルのとき、２個のＰＭＯＳトランジスタ４１、４２のうち一方のＰＭＯＳトランジスタ４１が導通し、電圧源１１から供給される電圧ＶＤＤが第１の電圧比較回路４４の反転入力端子に供給される。このとき、第１の電圧比較回路４４によって、発振回路５５の発振信号と電圧ＶＤＤとが比較され、第１の電圧比較回路４４からはデューティが比較的大きな信号が出力される。このとき、インバータ回路５７の出力信号は“Ｈ”レベルに、ＮＯＲゲート回路５１の出力は“Ｌ”レベルになっているので、第１の電圧比較回路４４の出力信号がＡＮＤゲート回路５６およびＯＲゲート回路５８を介してドライバ２０に供給されることにより、電源回路１０の電圧出力ノード１２にはＶＤＤＨの値をもつ高電圧が出力電圧Ｖｏｕｔとして得られる。このとき、制御回路２３内のフリップフロップ回路４７はセット状態にされており、その出力信号Ｑ１は“Ｈ”レベルとなっている。この場合、ＮＯＲゲート回路４６の出力信号は“Ｌ”レベル、ドライバ４９の出力信号Son1も“Ｌ”レベルとなり、放電用のＮＭＯＳトランジスタ１７は非導通状態となっている。また、制御回路２３内のフリップフロップ回路５２はセット状態にされており、その出力信号Ｑ２は“Ｈ”レベルとなっている。この場合、ＮＯＲゲート回路５１の出力信号は“Ｌ”レベル、ドライバ５４の出力信号Son2は“Ｈ”レベルとなり、充電用のＰＭＯＳトランジスタ１８は非導通状態となっている。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＨからＶＤＤＬに変化させるために、制御信号Selectが“Ｌ”レベルに下げられる。すると、図３で説明した場合と同様に、フリップフロップ回路４７がリセットされ、その出力信号Ｑ１が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＨであり、リファレンス電圧ＶＤＤＬ＋αよりも高いので、第２の電圧比較回路４５の出力信号Comp1は“Ｌ”レベルになっている。従って、フリップフロップ回路４７の出力信号Ｑ１が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路４６の出力信号が“Ｈ”レベルに反転し、ドライバ４９の出力信号Son1も“Ｈ”レベルに反転して、放電用のＮＭＯＳトランジスタ１７が導通する。これにより、電圧出力ノード１２が接地電位ノードに放電され、出力電圧ＶｏｕｔがＶＤＤＨからＶＤＤＬに向かって変化し始める。

一方、ＮＯＲゲート回路４６の出力信号が“Ｈ”レベルになると、ＰＷＭ制御回路１９内のインバータ回路５７の出力信号が“Ｌ”レベルになり、ＡＮＤゲート回路５６の出力信号も“Ｌ”レベルになる。従って、ドライバ２０は駆動されず、電源回路１０による電圧出力ノード１２へのエネルギーの供給が停止し、キャパシタ２２に蓄えられているエネルギーがＮＭＯＳトランジスタ１７を介して接地電位ノードに高速に放出され、出力電圧ＶｏｕｔはＶＤＤＨからＶＤＤＬに向かって高速に変化する。

そして、出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＬ＋αよりも低くなると、前述したように、ＮＯＲゲート回路４６の出力信号及びドライバ４９の出力信号Son1が“Ｌ”レベルに反転し、放電用のＮＭＯＳトランジスタ１７の導通状態が解除されて非導通状態となり、電圧出力ノード１２からの放電が停止する。この後、インバータ回路５７の出力信号が“Ｈ”レベルになり、デューティが比較的小さな第１の電圧比較回路４４の出力信号がＡＮＤゲート回路５６およびＯＲゲート回路５８を介してドライバ２０に供給され、電源回路１０の電圧出力ノード１２にはＶＤＤＬの値をもつ低電圧が出力電圧Ｖｏｕｔとして得られる。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＬからＶＤＤＨに変化させるために、制御信号Selectが“Ｈ”レベルに上げられる。すると、図３で説明した場合と同様に、フリップフロップ回路５２がリセットされ、その出力信号Ｑ２が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＬであり、リファレンス電圧ＶＤＤＨ―αよりも低いので、第３の電圧比較回路５０の出力信号Comp2は“Ｌ”レベルになっている。従って、フリップフロップ回路５２の出力信号Ｑ２が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路５１の出力信号が“Ｈ”レベルに反転し、ドライバ５４の出力信号Son2は“Ｌ”レベルに反転して、充電用のＰＭＯＳトランジスタ１８が導通する。これにより、電圧出力ノード１２の充電が開始され、出力電圧ＶｏｕｔがＶＤＤＬからＶＤＤＨに向かって変化し始める。

一方、ＮＯＲゲート回路５１の出力信号が“Ｈ”レベルになると、ＰＷＭ制御回路１９内のＯＲゲート回路５８の出力信号は“Ｈ”レベルになる。従って、ドライバ２０は連続的に駆動され、キャパシタ２２が充電され、出力電圧ＶｏｕｔはＶＤＤＬからＶＤＤＨに向かって高速に変化する。

そして、出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＨ―αよりも高くなると、前述したように、ＮＯＲゲート回路５１の出力信号及びドライバ５４の出力信号Son2が“Ｈ”レベルに反転し、充電用のＰＭＯＳトランジスタ１８の導通状態が解除されて非導通状態となり、電圧出力ノード１２への充電が停止する。この後、ＮＯＲゲート回路５１の出力信号が“Ｌ”レベルになり、デューティが比較的大きな第１の電圧比較回路４４の出力信号がＡＮＤゲート回路５６およびＯＲゲート回路５８を介してドライバ２０に供給され、電源回路１０の電圧出力ノード１２にはＶＤＤＨの値をもつ高電圧が出力電圧Ｖｏｕｔとして得られる。

このように、本実施形態の出力可変型電源回路では、電源回路１０の出力が高電圧（ＶＤＤＨ）から低電圧（ＶＤＤＬ）に変化する際に、ＮＭＯＳトランジスタ１７が導通を開始するため、電圧出力ノード１２に接続されているキャパシタ２２に蓄えられたエネルギーが接地電位ノードに放出され、出力が高電圧から低電圧に高速に変化する。また、電源回路１０の出力が低電圧（ＶＤＤＬ）から高電圧（ＶＤＤＨ）に変化する際に、ＰＭＯＳトランジスタ１８が導通を開始するため、電圧出力ノード１２に接続されているキャパシタ２２が充電され、出力が低電圧から高電圧に高速に変化する。本発明者等が、図６に示す実施形態の回路をデザインルールが０．１８μｍのＣＭＯＳプロセスを用いてシミュレーションした結果、１ｎＳの期間に出力電圧が５０％昇降することが確認された。

（第３の実施の形態）
図７は、本発明の出力可変型電源回路をスイッチトキャパシタ方式のものに実施した場合の概略的な回路構成を示すブロック図である。本実施形態の出力可変型電源回路において、図１中の電源回路１０は、ＰＭＯＳトランジスタ２４及び２５、ＮＭＯＳトランジスタ２６〜２９、キャパシタ３０〜３２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート制御を行う制御回路３３を含む。また、図１中の第１のスイッチ素子１３は放電用のＮＭＯＳトランジスタ１７からなり、このＮＭＯＳトランジスタ１７のゲートは制御回路３３から出力される制御信号により制御される。図１中の第２のスイッチ素子１４は充電用のＰＭＯＳトランジスタ１８からなり、このＰＭＯＳトランジスタ１８のゲートも制御回路３３から出力される制御信号により制御される。

図８は、図７中の制御回路３３の具体的な回路構成の一例をＮＭＯＳトランジスタ１７およびＰＭＯＳトランジスタ１８等と共に示している。

制御回路３３は、図３中に示した遅延回路４８、５３、フリップフロップ回路４７、５２、第２及び第３の電圧比較回路４５、５０、ＮＯＲゲート回路４６、５１、及びドライバ４９、５４の他に、インバータ回路５９、発振回路６０及びＡＮＤゲート回路６１を含む。

制御信号Selectはインバータ回路５９によって反転されてＡＮＤゲート回路６１の一方の入力端子に供給される。ＡＮＤゲート回路６１の他方の入力端子には発振回路６０の発振信号が供給される。ＡＮＤゲート回路６１の出力信号は制御信号Ｓ１として、電源回路１０内のＰＭＯＳトランジスタ２４、２５の各ゲート及びＮＭＯＳトランジスタ２７〜２９の各ゲートに供給される。ＮＭＯＳトランジスタ２６のゲートには制御信号Selectが供給される。

次に、図８の出力可変型電源回路の動作を説明する。制御信号Selectが“Ｈ”レベルのとき、電源回路１０内のＮＭＯＳトランジスタ２６のゲートには“Ｈ”レベルの信号が供給され、電源回路１０内の他のＰＭＯＳトランジスタ２４、２５及びＮＭＯＳトランジスタ２７〜２９の各ゲートには“Ｌ”レベルの信号が供給される。この結果、ＰＭＯＳトランジスタ２４及びＮＭＯＳトランジスタ２６を介して、電圧源１１の電圧ＶＤＤが電圧出力ノード１２に出力され、この電圧出力ノード１２には電圧ＶＤＤとほぼ同じ値の高電圧ＶＤＤＨが出力電圧Ｖｏｕｔとして得られる。このとき、制御回路３３内のフリップフロップ回路４７はセット状態にされており、その出力信号Ｑ１は“Ｈ”レベルとなっている。この場合、ＮＯＲゲート回路４６の出力信号は“Ｌ”レベル、ドライバ４９の出力信号Son1も“Ｌ”レベルとなり、放電用のＮＭＯＳトランジスタ１７は非導通状態となっている。また制御回路３３内のフリップフロップ回路５２はセット状態にされており、その出力信号Ｑ２は“Ｈ”レベルとなっている。この場合、ＮＯＲゲート回路５１の出力信号は“Ｌ”レベル、ドライバ５４の出力信号Son2は“Ｈ”レベルとなり、充電用のＰＭＯＳトランジスタ１８は非導通状態となっている。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＨからＶＤＤＬに変化させるために、制御信号Selectが“Ｌ”レベルに下げられる。すると、図３で説明した場合と同様に、フリップフロップ回路４７がリセットされ、その出力信号Ｑ１が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＨであり、リファレンス電圧ＶＤＤＬ＋αよりも高いので、第２の電圧比較回路４５の出力信号Comp１は“Ｌ”レベルになっている。従って、フリップフロップ回路４７の出力信号Ｑ１が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路４６の出力信号が“Ｈ”レベルに反転し、ドライバ４９の出力信号Son１も“Ｈ”レベルに反転して、放電用のＮＭＯＳトランジスタ１７が導通する。これにより、キャパシタ３２に蓄えられているエネルギーが高速に接地電位ノードに放出される。

一方、制御信号Selectが“Ｌ”レベルになると、ＮＭＯＳトランジスタ２６が非導通となる。また、ＡＮＤゲート回路６１を介して発振回路６０の発振信号が制御信号Ｓ１として電源回路１０に供給され、電源回路１０が動作を開始する。この場合、電源回路１０はほぼＶＤＤ／２の値の低電圧ＶＤＤＬをＶｏｕｔとして出力する。

そして、出力電圧Ｖｏｕｔの値がリファレンス電圧ＶＤＤＬ＋αよりも低くなると、前述したように、ＮＯＲゲート回路４６の出力信号及びドライバ４９の出力信号Son1が“Ｌ”レベルに反転し、放電用のＮＭＯＳトランジスタ１７の導通状態が解除されて非導通状態となり、電圧出力ノード１２からの放電が停止する。

次に、電圧出力ノード１２の出力電圧Ｖｏｕｔの値をＶＤＤＬからＶＤＤＨに変化させるために、制御信号Selectが“Ｈ”レベルに上げられる。すると、図３で説明した場合と同様に、フリップフロップ回路５２がリセットされ、その出力信号Ｑ２が“Ｌ”レベルに反転する。このとき、出力電圧ＶｏｕｔはまだＶＤＤＬであり、リファレンス電圧ＶＤＤＨ−αよりも低いので、第３の電圧比較回路５０の出力信号Comp2は“Ｌ”レベルになっている。従って、フリップフロップ回路５２の出力信号Ｑ２が“Ｌ”レベルに反転した後に、ＮＯＲゲート回路５１の出力信号が“Ｈ”レベルに反転し、ドライバ５４の出力信号Son2が“Ｌ”レベルに反転して、充電用のＰＭＯＳトランジスタ１８が導通する。これにより、キャパシタ３２が高速に充電される。

一方、制御信号Selectが“Ｈ”レベルになると、ＮＭＯＳトランジスタ２６も導通し、ＶｏｕｔとしてＶＤＤＨが出力される。この場合、ＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ１８とは共に導通し、電圧出力ノード１２をＶＤＤに充電するために寄与する。

このように、本実施形態の出力可変型電源回路では、電源回路１０の出力が高電圧（ＶＤＤＨ）から低電圧（ＶＤＤＬ）に変化する際に、ＮＭＯＳトランジスタ１７が導通を開始するため、電圧出力ノード１２に接続されているキャパシタ３２に蓄えられたエネルギーが接地電位ノードに放出され、出力が高電圧から低電圧に高速に変化する。また電源回路１０の出力が低電圧（ＶＤＤＬ）から高電圧（ＶＤＤＨ）に変化する際に、ＰＭＯＳトランジスタ１８が導通を開始するため、電圧出力ノード１２に接続されているキャパシタ３２が充電され、出力が低電圧から高電圧に高速に変化する。本発明者等が、図８に示す実施形態の回路をデザインルールが０．１８μｍのＣＭＯＳプロセスを用いてシミュレーションした結果、１ｎＳの期間に出力電圧が５０％昇降することが確認された。

なお、本発明は上記の各実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記各実施の形態では、電源回路１０が、制御信号に応じて互いに値が異なる２通りの電圧を電圧出力ノード１２から出力するものである場合を説明したが、これはｎ通り（ｎは２以上の正の整数）の異なる値の電圧を電圧出力ノード１２から出力するような構成のものに実施できることはいうまでもない。また、電源回路として、ドロッパ型コンバータ、バックコンバータ、スイッチトキャパシタコンバータの方式のものを用いる場合を説明したが、これは上記した方式以外の電源回路、例えばブーストコンバータや昇圧型スイッチトキャパシタコンバータ等にも用いることができる。

本発明の出力可変型電源回路の基本的な回路構成を示すブロック図。本発明の第１の実施の形態に係る出力可変型電源回路の概略的な回路構成を示すブロック図。図２中の制御回路の具体的な構成の一例を示す回路図。図３の出力可変型電源回路の動作の一例を示す波形図。本発明の第２の実施の形態に係る出力可変型電源回路の概略的な回路構成を示すブロック図。図５中の制御回路の具体的な構成の一例を示す回路図。本発明の第３の実施の形態に係る出力可変型電源回路の概略的な回路構成を示すブロック図。図７中の制御回路の具体的な構成の一例を示す回路図。

符号の説明

１０…電源回路、１１…電圧源、１２…電圧出力ノード、１３…第１のスイッチ素子、１４…第２のスイッチ素子、１５…電圧降下用のＰＭＯＳトランジスタ、１６…制御回路、
１７…放電用のＮＭＯＳトランジスタ、１８…充電用のＰＭＯＳトランジスタ、１９…ＰＷＭ制御回路、２０…ドライバ、２１…インダクタ、２２…キャパシタ、２３、３３…制御回路、４１、４２…ＰＭＯＳトランジスタ、４３、６１…インバータ回路、４４…第１の電圧比較回路、４５…第２の電圧比較回路、４６、５１…ＮＯＲゲート回路、４７、５２…フリップフロップ回路、４８、５３…遅延回路、４９、５４…ドライバ、５０…第３の電圧比較回路、５５、６０…発振回路。

Claims

電圧源に接続され、制御信号に応じてｎ通り（ｎは２以上の正の整数）の異なる値の電圧を電圧出力ノードから出力する電源回路と、
前記電圧出力ノードと基準電圧ノードとの間に接続された第１のスイッチ素子と、
前記電圧源の出力ノードと前記電圧出力ノードとの間に接続された第２のスイッチ素子と、
前記電圧出力ノードの電圧を第１の電圧からこの第１の電圧よりも低い第２の電圧に変化させる際に前記第１のスイッチ素子の導通を開始させ、前記第１のスイッチ素子の導通を開始させた後に前記電圧出力ノードの電圧が前記第１の電圧よりは低く前記第２の電圧よりは高い第３の電圧に到達した後に前記第１のスイッチ素子の導通を停止させ、前記電圧出力ノードの電圧を前記第２の電圧から前記第１の電圧に変化させる際に前記第２のスイッチ素子の導通を開始させ、前記第２のスイッチ素子の導通を開始させた後に前記電圧出力ノードの電圧が前記第２の電圧よりは高く前記第１の電圧よりは低い第４の電圧に到達した後に前記第２のスイッチ素子の導通を停止させるように前記第１、第２のスイッチ素子を制御すると共に、前記電圧出力ノードの電圧を前記第１の電圧から前記第２の電圧に変化させる際に前記電圧出力ノードの電圧が前記第１の電圧から変化を開始してから所定期間が経過した後は前記第１のスイッチ素子の制御動作を停止させ、かつ前記電圧出力ノードの電圧を前記第２の電圧から前記第１の電圧に変化させる際に前記電圧出力ノードの電圧が前記第２の電圧から変化を開始してから所定期間が経過した後は前記第２のスイッチ素子の制御動作を停止させるように制御する制御回路
とを具備したことを特徴とする出力可変型電源回路。
前記制御回路は、
前記制御信号が入力され、この制御信号に基づいてそれぞれリセットされ、この制御信号を所定期間遅延する遅延回路の出力信号に基づいてそれぞれセットされる第１、第２のフリップフロップ回路と、
前記電圧出力ノードの電圧と前記第３及び第４の電圧とをそれぞれ比較する第１、第２の電圧比較回路とを有し、
前記第１のスイッチ素子は、前記第１のフリップフロップ回路がリセットされている期間に前記第１の電圧比較回路の出力で制御され、
前記第２のスイッチ素子は、前記第２のフリップフロップ回路がリセットされている期間に前記第２の電圧比較回路の出力で制御されることを特徴とする請求項１記載の出力可変型電源回路。
前記電源回路は、ドロッパ型コンバータであることを特徴とする請求項１記載の出力可変型電源回路。
前記電源回路は、バックコンバータであることを特徴とする請求項１記載の出力可変型電源回路。
前記電源回路は、スイッチトキャパシタコンバータであることを特徴とする請求項１記載の出力可変型電源回路。