JP3993354B2 - 電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば半導体記憶装置の内部で使用される電圧を発生する電圧発生回路に係り、特に、異なる複数の電圧を発生する電圧発生回路に関する。
【0002】
【従来の技術】
例えばフラッシュEEPROMなどの不揮発性半導体メモリは、データの読み出し、プログラム(書き込み)、消去等の動作に応じて、メモリセルにはレベルの異なる数種類の電圧が印加される。
【0003】
図1は、不揮発性半導体メモリの一連動作と、各動作において、メモリセルの制御ゲートに印加される電圧の関係の例を示している。図1に示すように、この不揮発性半導体メモリでは、読み出し、プログラム(書き込み)、消去等の他に、メモリセルの閾値をある範囲に収束させるため、プログラム動作後や消去後にベリファイ動作が行われる。
【0004】
さらに、メモリセルアレイの選択されたブロックのデータを一括消去した後、過消去状態のセルを検出するため過消去ベリファイ電圧を用いて過消去ベリファイが行われる。この過消去ベリファイにより過消去状態のセルが検出された場合、過消去状態のセルに対してウィーク・プログラム(弱い書き込み)が行われる。このウィーク・プログラムは、セルの閾値分布を例えば0.5〜1.0Vの狭い範囲に制御する方法である。このため、セルの制御ゲートに印加する電圧を僅かずつ変化して書き込みがお行われる。具体的には、過消去ベリファイにより、消去状態のセルが検出された場合、過消去状態のセルを第1のゲート電圧でウィーク・プログラムする。この後、このセルの閾値が再度ベリファイされ、このセルの閾値が目標の閾値分布の範囲内にシフトしなかった場合、第1のゲート電圧よりも電圧ΔVだけ高い電圧で再度ウィーク・プログラムする。このような動作を繰り返すことにより、セルの閾値電圧が目標の閾値分布の範囲内に収束される。
【0005】
上記のように、不揮発性半導体メモリは、各種の動作に応じて異なるレベルの多くの電圧を必要とする。
【0006】
近年、不揮発性半導体メモリは、単一電源とされている。このため、不揮発性半導体メモリにおいて使用される上記各種電圧は、チップの内部に設けられた電圧発生回路により発生される。この電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、この昇圧回路の出力電圧から所望のレベルの内部電圧を発生する内部電圧発生回路などから構成されている。
【0007】
図2は、特願平8−162753号(特開平10−011987号)に記載された内部電圧発生回路を示している。この内部電圧発生回路は、所謂電圧加算型の電圧発生回路であり、デコーダに供給されるデジタル信号に応じて所望のレベルの電圧を発生可能とされている。すなわち、図2において、抵抗ストリングRSは、直列接続された抵抗R0〜R15により構成されている。この抵抗ストリングRSは、抵抗Rstdを介して接地されている。スイッチS0〜S15は出力ノードN1と抵抗R0〜R15の各接続ノードに接続されている。これらスイッチS0〜S15はデジタル信号A0、A1、A2、A3が供給されるデコーダ17の出力信号により選択的にオンとされる。差動増幅器11、12は抵抗ストリングRSと抵抗Rstdとが接続されたノードN2の電圧と基準電圧Vrefをそれぞれ比較する。差動増幅器11は、ノードN2の電圧が基準電圧Vrefより低い場合、出力端がハイレベルとなり、差動増幅器12は、ノードN2の電圧が基準電圧Vrefより高い場合、出力端がハイレベルとなる。
【0008】
NチャネルMOSトランジスタ13のゲートは差動増幅器11の出力に接続され、この差動増幅器11の出力信号により制御される。PチャネルMOSトランジスタ14は、電源端子VPPとトランジスタ13の電流経路の一端に接続され、前記トランジスタ13に電流を供給する。前記電源端子VPPと出力ノードN1の相互間に接続されたPチャネルMOSトランジスタ15はトランジスタ14とともにカレントミラー回路を構成する。このトランジスタ15は前記差動増幅器11の出力信号に応じて出力ノードN1の電位をプルアップする。NチャネルMOSトランジスタ16はゲートが前記差動増幅器12の出力端に接続され、電流経路が出力ノードN1と接地間に接続されている。このトランジスタ16は差動増幅器12の出力信号がハイレベルの場合オンとなり、出力ノードN1の電位をプルダウンする。前記電源端子VPPには図示せぬ昇圧回路より、外部電源電圧を昇圧した電圧が供給される。
【0009】
上記構成において、デジタル信号に応じてスイッチが切り換えられ、ノードN2の電位が基準電圧Vrefより低くされると、差動増幅器11の出力信号がハイレベルとされ、差動増幅器12の出力信号がローレベルとされる。このため、トランジスタ13がオン、トランジスタ16がオフ、トランジスタ15がオンとなる。したがって、トランジスタ15を介して出力ノードN1が充電され出力電圧Voutが上昇される。出力電圧Voutの上昇に伴いノードN2の電位が基準電圧Vrefより高くなると、出力ノードN1の充電が停止される。
【0010】
また、デジタル信号に応じてスイッチが切り換えられ、ノードN2の電位が基準電圧Vrefより高くされると、差動増幅器11の出力信号がローレベルとされ、差動増幅器12の出力信号がハイレベルとされる。このため、トランジスタ13がオフ、トランジスタ16がオン、トランジスタ15がオフとなる。したがって、トランジスタ16を介して出力ノードN1が放電され出力電圧Voutが下降される。出力電圧Voutの下降に伴いノードN2の電位が基準電圧Vrefより低くなると、出力ノードN1の放電が停止される。
【0011】
上記内部電圧発生回路によれば、所要の電圧を発生することができる。しかし、出力電圧の数が多くなるに従い、抵抗ストリングRSを構成する抵抗の数、スイッチの数、及びデコーダの数が増大し、回路面積が増大するという問題を有している。例えば、出力電圧の数を32通り必要とする場合、抵抗ストリングRS用に32個の抵抗を必要とし、これら抵抗を切り換えるための32個のスイッチが必要である。さらに、これらスイッチを制御するために5ビットのデジタル信号をデコードするための5ビットのデコーダ17が32個必要となる。
【0012】
一般的には、出力電圧の数が2N の場合、抵抗を2N 個用意し、Nビットのデジタル信号をデコードするN入力デコーダが2N 個必要となる。このNの値が大きくなるとデコーダや抵抗の素子数が急激に増大し、これらのパターンによるチップの占有面積が大きくなり回路設計が困難となる。しかも、製造に伴う抵抗値のばらつきに対してパターン変更の自由度が少なくなり、抵抗値を調整するための設計変更が困難となる。したがって、出力電圧の微調整ができなくなる。
【0013】
上記電圧加算型の電圧発生回路の問題点を解決するものとして、電流加算型の電圧発生回路が開発されている。
【0014】
図3は、特願平9−277035号(特開平11−122109号)に記載された電流加算型の電圧発生回路を示している。図3において、ラダー抵抗回路21は、直列接続された複数の抵抗R(抵抗値がR)と、これら抵抗Rの接続ノードに一端が接続された複数の抵抗2R(抵抗値が2R)により構成されている。ラダー抵抗回路21にはスイッチ回路22が接続されている。このスイッチ回路22は電流経路の一端が前記抵抗2Rの他端に接続され、電流経路の他端が第1のノードXに接続された複数のNチャネルMOSトランジスタQ01、Q11、Q21、Q31、Q41と、電流経路の一端が前記抵抗2Rの他端に接続され、電流経路の他端が第1のノードYに接続された複数のNチャネルMOSトランジスタQ02、Q12、Q22、Q32、Q42とにより構成されている。前記トランジスタQ01〜Q41のゲートにはデジタル信号(アドレス信号)A0〜A4が供給され、前記Q02〜Q42のゲートにはアドレス信号/A0〜/A4(/は反転信号を示す)が供給されている。前記接続ノードAと接地間には負荷抵抗RDが接続されている。
【0015】
差動増幅器23は基準電圧Vrefと前記ノードXの電圧を比較する。この差動増幅器23の出力端は、トランジスタQ61のゲートに接続され、このトランジスタQ61のソースには電源VPPが供給され、ドレインは出力ノードに接続されている。この出力ノードN1は負荷抵抗RLを介して前記ノードXに接続されている。
【0016】
また、電流源回路24は差動増幅器25と、この差動増幅器25の出力端にゲートが接続されたトランジスタQ62とにより構成されている。差動増幅器25は基準電圧Vrefと前記第1のノードYの電圧とを比較する。前記トランジスタQ62のソースには電源電圧Vccが供給され、ドレインは前記第1のノードYに接続されている。
【0017】
上記構成の電流加算型の電圧発生回路の動作を概略的に説明する。スイッチ回路22の各トランジスタQ01〜Q42をアドレス信号A0〜/A4に応じて変化すると、負荷抵抗RLに接続されるラダー抵抗回路21の抵抗値が変化する。このため、負荷抵抗RLに流れる電流が変化する。これに応じて、差動増幅器23、トランジスタQ61が動作され、第1のノードXの電位が基準電圧Vrefと等しくなるように制御される。また、電流源回路24において、差動増幅器25、トランジスタQ62は第2のノードYの電位を基準電圧Vrefと等しくなるように制御する。したがって、スイッチ回路22がアドレス信号A0〜A4、/A0〜/A4に応じて切り替えられた場合、第1のノードX及び第2のノードYの電位は、常に基準電圧Vrefと等しくなるように制御される。この条件を満たすと、以下で述べる合成抵抗の計算が可能となる。
【0018】
すなわち、ラダー抵抗回路21の各ノードのうち例えばノードEから電流I3が流れるとする。この時、ノードEからノードY側を見た合成抵抗は、R+R=2Rとなり、これはノードEから抵抗2R側をみた抵抗値に等しい。このため、ノードF側からノードE側に流れ込む電流I4を、トランジスタQ41および抵抗2Rを介してノードEに流れ込む電流I4’あるいはトランジスタQ42がオン状態のときに第2のノードYからトランジスタQ42および抵抗2Rを介してノードEに流れる電流I4’とは等しい。つまり、これらの電流の関係は式(1)に示すようになる。
【0019】
【数1】
【0020】
次に、前記ラダー抵抗回路21のノードDについて考える。このノードDからノードE側の合成抵抗は、式(2)に示すように2Rになる。
【0021】
【数2】
【0022】
したがって、ノードDにおけるノードE側の合成抵抗値と抵抗2R側の抵抗値とはともに等しい。このため、ノードE側からノードD側に流れ込む電流I3とトランジスタQ31がオン状態のときに第1のノードXからトランジスタQ31および抵抗2Rを介してノードDに流れ込む電流I3’あるいはトランジスタQ32がオン状態のときに第2のノードYからトランジスタQ32および抵抗2Rを介してのノードDに流れ込むI3’とは等しい。つまり、ノードDに電流I2が流れるとすると、これら電流の関係は、式(3)に示すようになる。
【0023】
【数3】
【0024】
上記のようにして、前記ラダー抵抗回路21の各ノードの合成抵抗を順次考える。最後にノードAからノードF側の合成抵抗値は、式(4)に示す連分数のように表され、抵抗2R側の抵抗値に等しい。
【0025】
【数4】
【0026】
したがって、各ノードにおいて、接地電位側に向かって流れ出る電流は、ノードF側および抵抗2R側からそれぞれ流れ込む等しい電流が加算されたものである。
【0027】
すなわち、負荷抵抗RDに流れる電流をIallとすると、ノードAからノードF側へ向かって各抵抗Rに流れる電流は、順にIall/2、Iall/4、Iall/8、…Iall/32と表される。これらの電流が加算されてラダー抵抗回路21で電圧に変換される。このため、出力ノードN1から出力される電圧Voutは、式(5)に示すようになる。
【0028】
【数5】
【0029】
但し、式(5)において、Aiはアドレス信号A0〜A4であり、Aiがハイレベルの場合“1”、ローレベルの場合“0”として計算する。
【0030】
上記構成の電流加算型の電圧発生回路は、ラダー抵抗回路21に接続されているスイッチ回路22をアドレス信号により直接制御している。このため、多くのデコーダを必要とせず、パターン面積を削減できる。さらに、ラダー抵抗回路21に使用されている抵抗の抵抗値はRと2Rの2種類であるため、設計が容易である。したがって、この電圧発生回路は、特に、デジタル信号のビット数が多くなるほど非常に有効である。
【0031】
しかし、上記従来の電流加算型の電圧発生回路は、式(5)から分かるように、負荷抵抗RLに流れる電流値を変化させることによって、出力電圧Voutを変化させている。このため、負荷抵抗に流れる電流を大きくすると、出力電圧が高くなる。
【0032】
【発明が解決しようとする課題】
図4は、負荷抵抗RLに流れる電流と出力電圧Voutの関係を示している。ここで、特性P1で示すように、出力電圧Voutが最大の時、負荷抵抗RDに有効レンジ内で最大電流Imaxが流れるように設定した場合、出力電圧Voutが最小の時、負荷抵抗RLに流れる電流は有効レンジ内の最小電流Imin以下となる。このため、負荷抵抗RLを介して出力ノードを充放電するために長時間を必要とし、応答性能が低下する。前述したように、例えばウィーク・プログラムを行う場合、ワード線の電位をすばやく所望の電位に設定する必要がある。しかし、このように応答性能が低い場合、所要の動作速度を確保することが困難となる。
【0033】
一方、特性P2で示すように、出力電圧Voutが最小の時、負荷抵抗RLに有効レンジ内で最小電流Iminが流れるように設定した場合、出力電圧Voutが最大の時、負荷抵抗RLに流れる電流は有効レンジ内の最大電流Imax以上となる。このため、消費電流が大きくなり、この回路を例えばバッテリーで駆動される携帯機器等に使用することが困難となる。
【0034】
また、この電源電圧発生回路に電源電圧VPPを供給する昇圧回路は、所謂チャージポンプ回路により構成されている。このチャージポンプ回路は例えばダイオード接続された複数のトランジスタと、これらトランジスタの接続ノードに一端が接続され、他端に発振器からの信号が供給される複数のキャパシタにより構成されている。このチャージポンプ回路は、高電圧を発生するに従い電流の供給能力が低下する。したがって、上記特性P2のような設定は、昇圧回路の設計にも大きな影響を及ぼすこととなる。
【0035】
本発明は、上記課題を解決するものであり、その目的とするところは、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供しようとするものである。
【0036】
【課題を解決するための手段】
本発明の電圧発生回路の第1の態様は、少なくとも2種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第1のノードを有する分圧回路と、基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、前記基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第2の出力信号を出力する第2の差動増幅器と、第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の前記第1の出力信号に応じて前記出力ノードを充電する充電回路と、第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の前記第2の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、前記第1の抵抗回路の他端に接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路とを具備することを特徴とする。
【0037】
本発明の電圧発生回路の第2の態様は、少なくとも2種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した第1の分圧電圧及び第2の分圧電圧を第1、第2のノードからそれぞれ出力する分圧回路と、基準電圧と前記分圧回路の前記第1のノードから出力される前記第1の分圧電圧が供給され、前記第1の分圧電圧と前記基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、前記基準電圧と前記分圧回路の前記第2のノードから出力される前記第2の分圧電圧が供給され、前記第2の分圧電圧と前記基準電圧との電位差に応じて第2の出力信号を出力する第2の差動増幅器と、第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の出力信号に応じて前記出力ノードを充電する充電回路と、第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の出力信号に応じて前記出力ノードを放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、他端が前記第1のノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、前記第2のノードに接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路と、前記第1のノードと前記第2のノードとの間に接続され、前記第1の分圧電圧及び第2の分圧電圧を発生する分圧抵抗とを具備することを特徴とする。
【0038】
本発明の電圧発生回路の第3の態様は、少なくとも2種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第1のノードを有する分圧回路と、第1の基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第1の基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、第2の基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第2の基準電圧との電位差に応じて、第2の出力信号を出力する第2の差動増幅器と、第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の前記第1の出力信号に応じて前記出力ノードを充電する充電回路と、第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の前記第2の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、前記第1の抵抗回路の他端に接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路とを具備することを特徴とする。
【0040】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【0041】
図5は、本発明が適用される例えば不揮発性半導体メモリの全体構成を示すものである。メモリセルアレイ31は、例えばNOR型フラッシュEEPROMにより構成されている。メモリセルアレイ31にはロウデコーダ32、選択回路33が接続されている。この選択回路33にはカラムデコーダ34が接続されている。ロウデコーダ32及びカラムデコーダ34にはアドレスバッフア回路35が接続されている。内部アドレス信号(又は、外部アドレス信号)A0〜Anは、アドレスバッフア回路35を経由して前記ロウデコーダ32及びカラムデコーダ34に供給される。ロウデコーダ32は、内部アドレス信号に応じてメモリセルアレイ31のワード線を選択する。カラムデコーダ34及び内部アドレス信号に応じてメモリセルアレイ31のビット線を選択する。
【0042】
選択回路33には、センスアンプ36及び書き込み回路37が接続されている。これらセンスアンプ36及び書き込み回路37には、入出力バッファ38が接続されている。前記センスアンプ30はデータの読み出し時、メモリセルアレイ31の選択されたメモリセルから読み出されたデータを検出し、入出力バッファ38に供給する。前記書き込み回路37はデータの書き込み時、入出力バッファ38から供給されるデータをメモリセルアレイ31の選択されたメモリセルに供給する。
【0043】
チャージ・ポンプ回路39は、例えば外部電源電圧Vccを昇圧し、昇圧電圧VPPを発生する。基準電圧発生回路40は、例えば外部電源電圧Vccより基準電圧Vrefを発生する。内部電圧発生回路41は、チャージ・ポンプ回路39及び基準電圧発生回路40に接続され、読み出し時、プログラム時、消去時、各種ベリファイ時、及びウィーク・プログラム時などにおいて、基準電圧Vrefに基づき昇圧電圧VPPから所定レベルの出力電圧Voutを発生する。
【0044】
なお、消去モード時において、ワード線には、負電圧が供給される。この負電圧は図示せぬワード線電圧発生回路(例えばネガティブ・チャージ・ポンプ回路)によって生成される。
【0045】
図6は、前記メモリセルアレイ31の一例を示すものである。このメモリセルアレイ31は、例えばNOR型EEPROMにより構成されている。複数のメモリセルMCは、ロウ及びカラムにマトリクス状に配置されている。各ロウに配置されたメモリセルMCの制御ゲートは、ワード線WL0、WL1、WL2、WL3…WLmにそれぞれ接続されている。各カラムに接続されたメモリセルMCのドレインはビット線BL0、BL1…BLnにそれぞれ接続され、ソースはソース線SLにそれそれ接続されている。
【0046】
図7は、前記チャージ・ポンプ回路39の一例を示している。このチャージ・ポンプ回路39において、ダイオード接続された複数のNチャネルMOSトランジスタ39aが直列接続され、ダイオードチェーン39bを構成している。これらトランジスタ39aは例えばイントリンシック型トランジスタであり、閾値電圧がほぼ0Vに設定されている。このダイオードチェーン39bの一端に外部電源Vccが供給される。各トランジスタ39aの各接続ノードには複数のキャパシタ39cの一端がそれぞれ接続されている。これらキャパシタ39cの他端には、図示せぬ発振器から供給されるクロック信号CLKが複数のインバータ回路39dを介して供給される。このチャージ・ポンプ回路39は複数のキャパシタ39cにクロック信号CLKを交互に供給することにより、出力端から昇圧された電圧VPPが出力される。
【0047】
(第1の実施例)
図8は、本発明の第1の実施例を示すものであり、前記内部電圧発生回路41の回路構成を示している。図8において、差動増幅器OP1の非反転入力端には基準電圧Vrefが供給され、反転入力端には後述する電圧設定回路51の出力電圧VGが供給される。この差動増幅器OP1の出力端にはNチャンネルMOSトランジスタTN2のゲートが接続されている。さらに、差動増幅器OP1の出力端と接地間には、NチャンネルMOSトランジスタTN4とTN6が並列に接続されている。前記トランジスタTN4のゲートは差動増幅器OP1の出力端にされ、前記トランジスタTN6のゲートには、イネーブル信号ENの反転信号/ENが供給されている。
【0048】
前記トランジスタTN2のソースは接地され、ドレインと昇圧電圧VPPが供給される電源端子T1の相互間には、PチャンネルMOSトランジスタTP2、TP3が並列に接続される。トランジスタTP3のゲートには、イネーブル信号ENが供給され、トランジスタTP2のゲートは前記トランジスタTN2のドレイン及びPチャンネルMOSトランジスタTP1のゲートに接続される。このトランジスタTP1のソースは前記電源端子T1に接続され、ドレインは出力ノードN1に接続されている。このトランジスタTP1は、差動増幅器OP1の出力電圧に応じて出力ノードN1のレベルをプルアップする。
【0049】
また、差動増幅器OP2の反転入力端には前記基準電圧Vrefが供給され、非反転入力端には前記電圧設定回路51の出力電圧VGが供給されている。この差動増幅器OP2の出力端はNチャンネルMOSトランジスタTN1のゲートに接続されている。このトランジスタTN1のソースは接地され、ドレインは前記出力ノードN1に接続される。このトランジスタTN1は、差動増幅器OP2の出力電圧に応じて出力ノードN1のレベルをプルダウンする。
【0050】
また、差動増幅器OP2の出力端と接地間には、NチャンネルMOSトランジスタTN3、TN5が並列に接続されている。トランジスタTN3のゲートは差動増幅器OP2の出力端に接続され、トランジスタTN5のゲートには、イネーブル信号の反転信号/ENが入力されている。
【0051】
前記トランジスタTP2、TP3、TN2、TN4の電流駆動力は、プルアップ用トランジスタTP1の電流駆動力よりも小さくなるように設定され、TN3の電流駆動力は、プルダウン用トランジスタTN1の電流駆動力よりも小さくなるように設定されている。これらトランジスタの電流駆動能力は、例えばトランジスタのチャネル幅を変えることにより設定される。すなわち、トランジスタTP2、TP3、TN2、TN4のチャネル幅は、トランジスタTP1のチャネル幅よりも小さく設定され、TN3のチャネル幅は、トランジスタTN1のチャネル幅よりも小さく設定されている。
【0052】
また、トランジスタTN5、TN6は、イネーブル信号/ENがハイレベルの時、差動増幅器OP1、OP2の出力端の電位をリセットできればよく、トランジスタのサイズは特に限定されない。
【0053】
前記出力ノードN1には、前記電圧設定回路51が接続される。この電圧設定回路51は、負荷抵抗回路52とラダー抵抗回路53とにより構成されている。また、ラダー抵抗回路53には、選択回路54が接続されている。この選択回路54にはアドレス信号A0、A1〜A4(第2の制御信号)が供給され、これらアドレス信号A0、A1〜A4は、後述する制御信号に応じて選択的にラダー抵抗回路53に供給される。前記負荷抵抗回路52は、後述する信号BIT2、BIT4、BIT5(第1の制御信号)に応じて抵抗値が変化され、ラダー抵抗回路53は、信号BIT2、BIT4、BIT5及び選択回路54から供給されるアドレス信号A0、A1〜A4に応じて抵抗値が変化される。前記負荷抵抗回路52とラダー抵抗回路53との接続ノードN2は電圧設定回路51の出力端であり、この出力端の電圧VGは負荷抵抗回路52とラダー抵抗回路53の抵抗値の変化に応じて変化される。
【0054】
さらに、前記出力ノードN1と接地間には、NチャンネルMOSトランジスタTNrstが接続されている。このトランジスタTNrstのゲートには、イネーブル信号の反転信号/ENが供給されている。このトランジスタTNrstは信号/ENに応じて出力ノードN1の電位をリセットする。
【0055】
また、出力ノードN1と接地間にはキャパシタCWLが接続されている。このキャパシタCWLは差動増幅器OP1、OP2のフィードバック・ループに対して位相遅れを補償し、出力電圧Voutの発振を防ぎ、安定した動作を可能とする。
【0056】
図9は、前記電圧設定回路51の構成を示している。この電圧設定回路51は、所謂電流加算型D/Aコンバータにより構成されている。負荷抵抗回路52は、前記出力ノードN1と接続ノードN2の間に挿入された抵抗RL1、RL2、RL3と、これら抵抗RL1、RL2、RL3を選択するPチャネルMOSトランジスタTP4、TP5、TP6とにより構成されている。すなわち、トランジスタTP4と抵抗RL1の直列回路と、トランジスタTP5と抵抗RL2の直列回路、トランジスタTP6と抵抗RL3の直列回路が出力ノードN1と接続ノードN2の間に並列接続されている。トランジスタTP4のゲートには、信号BIT5の反転信号/BIT5が供給され、トランジスタTP5のゲートには、信号BIT4の反転信号/BIT4が供給され、トランジスタTP6のゲートには、信号BIT2の反転信号/BIT2が供給される。前記抵抗RL1、RL2、RL3の抵抗値はそれぞれ異なり、これら抵抗値の関係は、RL1>RL2>RL3とされている。
【0057】
前記信号BIT5、BIT4、BIT2は、出力電圧Voutの範囲を選択する信号であり、これらの信号BIT5、BIT4、BIT2は後述するラダー抵抗回路53に供給されるアドレス信号A0、/A0〜A4、/A4のビット数も制御する。すなわち、5ビットのアドレス信号A0、/A0〜A4、/A4全てを使用する5ビット動作モードの場合、信号BIT5が活性化される。5ビットのアドレス信号のうち4ビット(A1、/A1〜A4、/A4)を使用する4ビット動作モードの場合、信号BIT4が活性化される。5ビットのアドレス信号のうち2ビット(A3、/A3、A4、/A4)を使用する2ビット動作モードの場合、信号BIT2が活性化される。ラダー抵抗回路53は、これら信号BIT5、BIT4、BIT2により選択された出力電圧の範囲において、アドレス信号を変えることにより出力電圧Voutを変えることができる。信号BIT5、BIT4、BIT2は、例えばアドレス信号A0〜A4を用いて生成される。あるいは信号BIT5、BIT4、BIT2を外部から供給してもよい。
【0058】
ラダー抵抗回路53において、接続ノードAと接続ノードFの相互間には抵抗R1、R2、R3、R4、R5が直列接続され、接続ノードFと接続ノードYの相互間には抵抗R6が接続される。接続ノードA、及び抵抗R1〜抵抗R5の各接続ノードB、C、D、Eには、それぞれ抵抗R21、R22、R23、R24、R25の一端が接続されている。これら抵抗R21、R22、R23、R24、R25の他端と第1のノードXの相互間には、NチャネルMOSトランジスタTN01、TN11、TN21、TN31、TN41が接続されている。また、抵抗R21、R22、R23、R24、R25の他端と第2のノードYの相互間には、NチャネルMOSトランジスタTN02、TN12、TN22、TN32、TN42が接続されている。前記トランジスタTN01、TN11、TN21、TN31、TN41の各ゲートにはアドレス信号A0、A1、A2、A3、A4がそれぞれ供給され、前記トランジスタTN02、TN12、TN22、TN32、TN42の各ゲートにはアドレス信号/A0、/A1、/A2、/A3、/A4がそれぞれ供給されている。前記抵抗R1、R2、R3、R4、R5、R6の抵抗値は共に等しく、抵抗R21、R22、R23、R24、R25の抵抗値は共に等しい。R1、R2、R3、R4、R5、R6の抵抗値をRとした場合、抵抗R21、R22、R23、R24、R25の抵抗値は2Rに設定される。
【0059】
さらに、前記接続ノードAと接地間には、NチャネルMOSトランジスタTN51と抵抗RD1が直列接続されている。前記接続ノードBと接地間には、NチャネルMOSトランジスタTN52と抵抗RD2が直列接続されている。前記接続ノードDと接地間には、NチャネルMOSトランジスタTN53と抵抗RD3が直列接続されている。前記トランジスタTN51、TN52、TN53の各ゲートには信号BIT5、BIT4、BIT2がそれぞれ供給されている。前記抵抗RD1、RD2、RD3の抵抗値はそれぞれ異なり、これら抵抗値の関係は、RD1>RD2>RD3とされている。
【0060】
また、前記第2のノードYには電流源回路55が接続されている。この電流源回路55は、差動増幅器OP3と、この差動増幅器OP3の出力端にゲートが接続されたPチャネルMOSトランジスタTP7とにより構成されている。差動増幅器OP3は基準電圧Vrefと前記第2のノードYの電圧とを比較する。前記トランジスタTP7のソースには電源電圧Vccが供給され、ドレインは前記第2のノードYに接続されている。
【0061】
図10は、前記アドレス信号の選択回路54を示している。
【0062】
図10に示すように、アドレス信号A3、A4、/A3、/A4は、トランジスタTN31、TN32、TN41、TN42のゲートに直接供給される。
【0063】
アドレス信号A1、A2、/A1、/A2は、それぞれ第1の選択回路54aを介してトランジスタTN11、TN12、TN21、TN22のゲートに供給される。すなわち、第1の選択回路54aは各アドレス信号に対応して4個設けられる。この第1の選択回路54aにおいて、並列接続されたトランスファーゲートTR1、TR2の入力端にはアドレス信号A1(A2、/A1、/A2)が供給される。これらトランスファーゲートTR1、TR2は信号BIT5、/BIT5、及び信号BIT4、/BIT4により制御される。前記トランスファーゲートTR1、TR2の出力端と接地間には、トランスファーゲートTR3、TR4が直列接続されている。これらトランスファーゲートTR3、TR4は信号BIT5、/BIT5、及び信号BIT4、/BIT4により制御される。
【0064】
上記構成において、信号BIT4、/BIT4が活性化された場合、トランスファーゲートTR2が導通され、他のトランスファーゲートTR1、TR3、TR4は非導通とされている。したがって、トランスファーゲートTR2を介して、アドレス信号A1、A2、/A1、/A2が対応するトランジスタTN11、TN12、TN21、TN22のゲートに供給される。
【0065】
また、信号BIT5、/BIT5が活性化された場合、トランスファーゲートTR1が導通され、他のトランスファーゲートTR2、TR3、TR4は非導通とされている。したがって、トランスファーゲートTR1を介して、アドレス信号A1、A2、/A1、/A2が対応するトランジスタTN11、TN12、TN21、TN22のゲートに供給される。信号BIT4、/BIT4、及びBIT5、/BIT5が非活性とされた場合、トランスファーゲートTR3、TR4が導通され、トランジスタTN11、TN12、TN21、TN22のゲートは接地電位とされる。
【0066】
アドレス信号A0、/A0は、それぞれ第2の選択回路54bを介してトランジスタTN01、TN02のゲートに供給される。すなわち、第2の選択回路54bは各アドレス信号A0、/A0に対応して2個設けられる。この第2の選択回路54bにおいて、トランスファーゲートTR5の入力端にはアドレス信号A0(/A0)が供給される。このトランスファーゲートTR5の出力端と接地間には、トランスファーゲートTR6が直列接続されている。これらトランスファーゲートTR5、TR6は信号BIT5、/BIT5により選択的に制御される。
【0067】
上記構成において、信号BIT5、/BIT5が活性化された場合、トランスファーゲートTR5が導通され、トランスファーゲートTR6は非導通とされる。したがって、トランスファーゲートTR5を介して、アドレス信号A0、/A0が対応するトランジスタTN01、TN02のゲートに供給される。信号BIT5、/BIT5が非活性の場合、トランスファーゲートTR6が導通され、トランジスタTN01、TN02のゲートは接地電位とされる。
【0068】
図8乃至図11を参照して、第1の実施例の動作について説明する。
【0069】
図8において、内部電圧発生回路41を非動作状態とする場合、信号ENがローレベル、信号/ENがハイレベルとされる。するとトランジスタTN5、TN6がオンとなり、差動増幅器OP1、OP2の出力信号は接地電位とされる。このとき、トランジスタTP3もオンとなり、トランジスタTP1のゲートに電圧VPPが供給される。このため、トランジスタTP1はオフ状態とされる。また、信号/ENに応じてトランジスタTNrstがオンとされ、出力ノードN1の電圧Voutは、接地電位とされている。
【0070】
内部電圧発生回路41を動作状態とする場合、信号ENがハイレベル、信号/ENがローレベルとされる。
【0071】
図9に示す電圧設定回路51は、信号BIT5、BIT4、BIT2に応じて、出力電圧Voutの範囲が切り換えられる。すなわち、2ビット動作モードにおいて、信号BIT2が活性化された場合、負荷抵抗回路52のトランジスタTP6がオンとされ、抵抗RL3が選択される。これと同時に、トランジスタTN53がオンとされ、抵抗RD3が選択される。信号BIT2が活性化された場合、その他の信号BIT5、BIT4は非活性とされている。このため、図10に示す第1、第2の供給回路54a、54bの出力信号はいずれも接地電位とされている。したがって、アドレス信号A3、/A3、A4、/A4に応じてトランジスタTN31、TN32、TN41、TN42が選択的に活性化される。
【0072】
また、4ビット動作モードにおいて、信号BIT4が活性化された場合、負荷抵抗回路52のトランジスタTP5がオンとされ、抵抗RL2が選択される。これと同時に、トランジスタTN52がオンとされ、抵抗RD2が選択される。信号BIT4が活性化された場合、その他の信号BIT5、BIT2は非活性とされている。このため、図10に示す第1、第2の選択回路54a、54bの出力信号はいずれも接地電位とされている。したがって、アドレス信号A1、/A1、A2、/A2、A3、/A3、A4、/A4に応じてトランジスタTN11、TN12、TN21、TN22、TN31、TN32、TN41、TN42が選択的に活性化される。
【0073】
さらに、5ビット動作モードにおいて、信号BIT5が活性化された場合、負荷抵抗回路52のトランジスタTP4がオンとされ、抵抗RL1が選択される。これと同時に、トランジスタTN51がオンとされ、抵抗RD1が選択される。信号BIT5が活性化された場合、その他の信号BIT4、BIT2は非活性とされている。このとき、図10に示す第1、第2の選択回路54a、54bからはいずれも対応するアドレス信号が出力されている。したがって、全てのアドレス信号A0、/A0A1、/A1、A2、/A2、A3、/A3、A4、/A4を用いて全トランジスタTN01、TN01、TN11、TN12、TN21、TN22、TN31、TN32、TN41、TN42が選択的に活性化される。
【0074】
上記各動作モードにおいて、出力ノードN1と接地間に接続される抵抗値が変化される。このため、負荷抵抗回路52とラダー抵抗回路53の接続ノードN2の電位が変化する。この接続ノードN2の電位は、図8に示す差動増幅器OP1、OP2において、基準電位Vrefと比較される。これら差動増幅器OP1、OP2の比較結果に応じてトランジスタTP1、又はTN1のいずれかが動作され、出力ノードN1が充電又は放電される。この出力ノードN1の電位の変化に伴い、接続ノードN2の電位が変化し、この接続ノードN2の電位が再度差動増幅器OP1、OP2において、基準電位Vrefと比較される。このような動作が繰り返され、接続ノードN2(第1のノードX)の電位は、基準電位Vrefとほぼ等しくなる。また、第2のノードYの電位は電流源回路55により、基準電位Vrefとほぼ等しくされる。したがって、定常状態において、第1、第2のノードX、Yの電位は基準電位Vrefとほぼ等しくされる。
【0075】
ここで、図8に示す回路の動作についてさらに詳細に説明する。各動作モードにおいて、アドレス信号が切り換えられた場合、負荷抵抗回路52とラダー抵抗回路53の接続ノードN2の電圧VGが変化する。この電圧VGは、図8に示す差動増幅器OP1、OP2に供給される。差動増幅器OP1、OP2は、電圧VGと基準電圧Vrefとを比較する。基準電圧Vrefより電圧VGが低い場合、差動増幅器OP1の出力信号がハイレベル、差動増幅器OP2の出力信号がローレベルとなる。このため、トランジスタTN2がオン、トランジスタTN1がオフし、トランジスタTP1により、出力ノードN1が充電される。したがって、出力電圧Voutが上昇する。出力電圧Voutの上昇に伴い、接続ノードN2の電圧VGが上昇し、基準電圧Vrefとほぼ等しくなると、差動増幅器OP1の出力信号は僅かにハイレベルとなる。このため、トランジスタTN2、TP1は僅かに導通した状態となり、出力電圧Voutは安定状態となる。
【0076】
一方、基準電圧Vrefより電圧VGが高い場合、差動増幅器OP1の出力信号がローレベル、差動増幅器OP2の出力信号がハイレベルとなる。このため、トランジスタTN2がオフし、トランジスタTN1がオンし、トランジスタTN1により、出力ノードN1の電荷が放電される。したがって、出力電圧Voutが下降する。出力電圧Voutの下降に伴い、接続ノードN2の電圧VGが下降し、基準電圧Vrefとほぼ等しくなると、差動増幅器OP2の出力信号は僅かにハイレベルとなる。このため、トランジスタTN1は僅かに導通し、出力電圧Voutは安定状態となる。
【0077】
図11は、上記各動作モードにおける出力電流と負荷抵抗に流れる電流の関係を示している。図11に示すように、2ビット動作モード、4ビット動作モード、5ビット動作モードのそれぞれにおいて、負荷抵抗RL1、RL2、RL3及び抵抗RD1、RD2、RD3を適宜設定することにより、負荷抵抗RL1、RL2、RL3に流れる電流の最小値Imin、及び最大値Imaxが等しくされている。負荷抵抗RLに流れる電流の最小値Iminから最大値Imaxまでの有効レンジ内において、2ビット動作モード、4ビット動作モード、5ビット動作モードは、それぞれ出力可能な出力電圧Voutの範囲が規定されている。
【0078】
本実施例の場合、負荷抵抗回路52、及びラダー抵抗回路53を構成する各抵抗の抵抗値を、例えばR1〜R6=R=25kΩ、R21〜R25=2R=50kΩ、RL3=25kΩ(2ビット時)、RL2=100kΩ(4ビット時)、RL1=400kΩ(5ビット時)とし、抵抗RD3=6.25kΩ(2ビット時)、RD2=100kΩ(4ビット時)、RD1=475kΩ(5ビット時)と設定した場合、負荷抵抗に流れる電流の有効レンジは、Imin=10μA、Imax=40μAに設定される。
【0079】
また、上記条件で、2ビット動作モード時の最小加算電流値(アドレス信号の変化に伴う電流の増加分)は10μA、4ビット動作モード時の最小加算電流値は2.5μA、5ビット動作モード時の最小加算電流値は1.25μAである。また、出力電圧Voutは、アドレス信号に応じて0.25Vのステップで1.5V〜9Vの範囲で変化する。
【0080】
図11において、例えば2ビット動作モードから順次アドレスを変化して電圧を発生する場合を考える。2ビット動作モードは最小加算電流値が他の動作モードより大きいため、アドレスが増加すると、加算される電流が急激に増加する。このため、負荷抵抗RL3に流れる最大電流Imaxの手前(消費電流が過多となる手前)で、2ビット動作モードから4ビットに切り換える。4ビット動作モードの最初のアドレスの時、負荷抵抗RL2に流れる電流値は、応答性能を保証することができる最小値Iminに戻る。この状態よりアドレスが大きくなると、2ビット動作モード時より、小さな最小加算電流によって負荷抵抗RL2に流れる電流値が増加する。この4ビット動作モードにおいて、負荷抵抗に流れる最大電流Imaxの手前(消費電流が過多となる手前)で、5ビット動作モードに切り換える。この5ビット動作モードにおいてアドレスが増加すると、4ビット動作モード時より、小さな最小加算電流によって負荷抵抗RL1に流れる電流値が増加する。
【0081】
尚、2ビット動作モード、4ビット動作モード、5ビット動作モードの切り換えは、上記のように順次行う必要はなく、不揮発性半導体メモリの動作に必要な電圧の発生に応じて切り換えればよい。例えばプログラム時には5ビット動作モードとして、大きなアドレスを設定することにより、9Vの高電圧を発生することができる。また、過消去ベリファイ後、ウィークプログラムを行う場合は、2ビット動作モードとし、小さなアドレスから順次アドレスを増加すればよい。
【0082】
上記第1の実施例によれば、負荷抵抗回路52の負荷抵抗RL1、RL2、RL3、及びラダー抵抗回路53の抵抗RD1、RD2、RD3を、2ビット動作モード、4ビット動作モード、5ビット動作モードのそれぞれにおいて、切り換えている。このため、各動作モードにおいて、負荷抵抗RL1、RL2、RL3に適正な範囲の電流を供給することができる。したがって、発生する出力電圧のレベルに係わらず、高速に所要の出力電圧を発生することができる。
【0083】
特に、従来は基準電圧Vrefレベルに近い電圧を発生する際、応答性能が悪くなっていた。しかし、第1の実施例の場合、2ビット動作モードを用いて、最小加算電流値を大きくすると、基準電圧Vrefレベルに近い電圧を発生する際、応答性能を保証することができる。
【0084】
しかも、各動作モードにおいて、負荷抵抗RL1、RL2、RL3に適正な範囲の電流を供給することができるため、発生する出力電圧のレベルに係わらず、消費電流の増大を防止できる。
【0085】
図12は、図8に示す差動増幅器OP1、OP2の回路例を示している。この差動増幅器OP1、OP2は、NチャンネルMOSトランジスタTN1、TN2を駆動する。このため、差動増幅器OP1、OP2は、トランジスタTN1、TN2と整合性が良いNチャンネルMOSトランジスタからなるカレントミラーを回路を有している。すなわち、Nチャンネル型MOSトランジスタTN51、TN52のソースは、接地されている。これらトランジスタTN51、TN52のゲートは、互いに接続され、その接続点はトランジスタTN52のドレインに接続されている。PチャンネルMOSトランジスタTP51、TP52のソースは、PチャンネルMOSトランジスタTP53を介して例えば電源Vccが供給される端子に接続され、各ドレインは前記トランジスタTN11、TN52のドレインにそれぞれ接続されている。トランジスタTP53のゲートには制御信号/SAENが供給される。
【0086】
前記トランジスタTP51のゲートは反転入力端であり、トランジスタTP52のゲートは非反転に入力端である。また、トランジスタTP51とTN51の接続ノードが出力端である。
【0087】
カレントミラー回路を構成する前記トランジスタTN51、TN52は、ゲート酸化膜厚が同一とされている。このため、これらトランジスタTN51、TN52の閾値電圧のばらつきがキャンセルされる。したがって、反転入力端の電圧と非反転入力端の電圧がほぼ等しくなった安定状態において、トランジスタTN51、TN52に流れる電流の比を一定とすることができる。しかも、NチャネルMOSトランジスタからなるTN1、TN2をNチャネルMOSトランジスタからなるトランジスタTN51により駆動している。このため、これらトランジスタの整合性が良く安定な動作が可能である。
【0088】
(第2の実施例)
上記差動増幅器OP1、OP2の電源は、電圧発生回路を安定に動作させるために電圧が安定であることが望ましい。しかし、第1の実施例に示すように、差動増幅器OP1、OP2に外部電源Vccを供給する場合、外部電源が低電圧化されると差動増幅器の出力電圧の振幅が減少する。このため、差動増幅器OP1、OP2の出力電圧によりトランジスタNT1、NT2を安定に制御することが困難となる。
【0089】
図13は、本発明の第2の実施例を示すものであり、図8と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0090】
図13に示す内部電圧発生回路41は、図8に示す回路と差動増幅器OP11、OP21が相違する。これら差動増幅器OP11、OP21には、例えば電圧VPPより低く、電源電圧Vcc以上で、電源電圧Vccの変動による影響が少ない電圧VPP2が供給される。差動増幅器OP11、OP21を正常に動作させるために、電圧VPPより低く、電源電圧Vcc以上であることが好ましい。この電圧VPP2は、図5に示す前記チャージポンプ回路39とは、別のチャージポンプ回路60により発生される。このチャージポンプ回路60の構成は、例えば図7に示す回路構成に比べて、トランジスタ及びキャパシタの数が削減されている。
【0091】
図14は、上記差動増幅器OP11、OP21の一例を示している。この差動増幅器OP11、OP21はカレントミラー型差動増幅器により構成されている。図14において、PチャンネルMOSトランジスタTP61、TP62のソースは、PチャンネルMOSトランジスタTP63を介して電源VPP2が供給される端子に接続されている。これらトランジスタTP61、TP62のゲートは互いに接続され、その接続点はトランジスタTP62のドレインに接続されている。前記トランジスタTP63のゲートには制御信号/SAENが供給される。
【0092】
NチャンネルMOSトランジスタTN61、TN62のドレインは、前記トランジスタTP61、TP62のドレインにそれぞれ接続されている。これらトランジスタTN61、TN62のソースはNチャンネルMOSトランジスタTN63を介して接地されている。トランジスタTN63のゲートは、前記トランジスタTP61、62のゲートに接続されている。
【0093】
前記トランジスタTN61、TN62はイントリンシック型のトランジスタであり、閾値電圧はほぼ0Vに設定されている。トランジスタTN61のゲートは反転入力端であり、トランジスタTN62のゲートは非反転入力端である。トランジスタTN61とトランジスタTP61の接続ノードは出力端である。トランジスタTN63は、トランジスタTN61、TN62のソース電圧を上げ、トランジスタTN61、TN62の検知感度を上げている。
【0094】
差動増幅器OP11、OP21を構成するトランジスタTN63と、差動増幅器OP11の出力端に接続されるトランジスタTN2、TN6、及び差動増幅器OP21の出力端に接続されるトランジスタTN1、TN5は同時に形成される。このため、これらトランジスタのゲート酸化膜の膜厚は同一となる。したがって、これらトランジスタはプロセスのばらつきに影響を受けることがなく、回路の特性を安定に保持できる。
【0095】
また、トランジスタTN61はトランジスタTN61、TN62と同一導電型のトランジスタにより構成されている。このため、差動増幅器OP11、OP21の出力の特性とトランジスタTN1、TN2の電気的特性を合わせることができ安定な動作を行うことができる。
【0096】
さらに、前記トランジスタTN61、TN62はチャネルに不純物を導入しないイントリンシック型のトランジスタである。このため、これらトランジスタTN61、TN62の閾値電圧のばらつきは殆どない。したがって、反転入力端及び非反転入力端に供給される電圧に応じて正確に動作することができる。
【0097】
上記第2の実施例によれば、差動増幅器OP11、OP21には、電圧VPP2が供給されている。この電圧VPP2はチャージポンプ回路60により生成されているため、電源電圧の変化に対する依存性が少ない。したがって、電源電圧が低下された場合においても、差動増幅器OP11、OP21の出力電圧の振幅を十分確保でき、安定な動作を行うことができる。
【0098】
また、差動増幅器OP11、OP21をカレントミラー型の差動増幅器により構成し、差動増幅器OP11、OP21の出力の特性とトランジスタTN1、TN2の特性を合わせている。したがって、差動増幅器OP11、OP21の回路特性をプロセスのばらつきに影響を受けることなく安定に保持できる。
【0099】
図15は、図13に示す内部電圧発生回路41において、所定の出力電圧Voutが発生されるまでの遷移時間と外部電源電圧との関係を示している。第2の実施例に示す回路の場合、特性Aに示すように、電源電圧が約3Vから約1.5Vの範囲において、遷移時間を0.5μsに保つことができた。特性Bは第1の実施例の場合であり、外部電源電圧が低下することにより遷移時間が長くなることが分かる。
【0100】
(第3の実施例)
図16は、本発明の第3の実施例を示しており、図8と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0101】
図16において、負荷抵抗回路52とラダー抵抗回路53の相互間には、抵抗R70が接続されている。この抵抗R70には直列接続されたスイッチSW1、SW2が並列接続されている。これらスイッチSW1、SW2の接続ノードの電圧VGAは前記差動増幅器OP1の反転入力端に供給される。また、ラダー抵抗回路53と抵抗70との接続ノードの電圧VGBは前記差動増幅器OP2の非反転入力端に供給される。差動増幅器OP1の非反転入力端及び差動増幅器OP2の反転入力端には基準電圧Vrefが供給される。
【0102】
上記構成において、スイッチSW1をオフ、スイッチSW2をオンとすると、第1の実施例とほぼ同じ動作となる。第3の実施例ではスイッチSW1をオン、スイッチSW2をオフとする。このようにスイッチSW1、SW2を設定すると、電圧VGAとVGBに抵抗70による電位差が生じる。電圧VGAとVGBの関係はVGA>VGBである。また、定常状態における電圧VGA、VGBと基準電圧Vrefの関係は、VGA>Vref>VGBである。このため、差動増幅器OP1、OP2の出力信号は定常状態において、ローレベルとされている。
【0103】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧VGA、VGBが変化した場合、差動増幅器OP1、OP2において、電圧VGA、VGBと基準電圧Vrefが比較される。この比較結果に応じてトランジスタTN2、TP1、あるいはトランジスタTN1が駆動され、出力ノードN1が充電あるいは放電される。そして、電圧VGA、VGBと基準電圧Vrefがほぼ等しくなるようにフィードバック制御される。
【0104】
図17は、図16に示す内部電圧発生回路41の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧VGA、VGBが低下し、電圧VGAが基準電圧Vrefより低くなったとする。すると差動増幅器OP1の出力信号がハイレベルとなり、トランジスタTN2、TP1により出力ノードN1が充電される。出力電圧Voutの上昇に伴い電圧VGA、VGBが上昇し、電圧VGAが基準電圧Vrefより高くなると差動増幅器OP1の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【0105】
一方、アドレス信号の変化により、電圧VGA、VGBが上昇し、電圧VGBが基準電圧Vrefより高くなったとする。すると差動増幅器OP2の出力信号がハイレベルとなり、トランジスタTN1により出力ノードN1が放電される。出力電圧Voutの下降に伴い電圧VGBが下降し、電圧VGBが基準電圧Vrefより低くなると差動増幅器OP2の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【0106】
上記第3の実施例によれば、差動増幅器OP1、OP2に供給される電圧VGA、VGBに電位差を設け、定常状態において、差動増幅器OP1、OP2の出力信号がローレベルとなり、トランジスタTN1、TP1が確実にオフするように設定されている。したがって、出力ノードN1の充放電が停止している定常状態における消費電流を削減することができる。
【0107】
(第4の実施例)
図18は、本発明の第4の実施例を示しており、図8と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0108】
この実施例において、差動増幅器OP1の反転入力端及び差動増幅器OP2の非反転入力端には電圧設定回路51の接続ノードN2の電圧VGが供給される。また、差動増幅器OP1の非反転入力端には第1の基準電圧Vref1が供給され、差動増幅器OP2の反転入力端には第2の基準電圧Vref2が供給される。第1、第2の基準電圧Vref1、Vref2と電圧VGの関係は、Vref1<VG<Vref2に設定されている。このため、差動増幅器OP1、OP2の出力信号は定常状態において、ローレベルとされている。
【0109】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧VGが変化した場合、差動増幅器OP1、OP2において、電圧VGと基準電圧Vref1、ref2とが比較される。この比較結果に応じてトランジスタTN2、TP1、あるいはトランジスタTN1が駆動され、出力ノードN1が充電あるいは放電される。そして、電圧VGと基準電圧Vref1、ref2がほぼ等しくなるようにフィードバック制御される。
【0110】
図19は、図18に示す内部電圧発生回路41の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧VGが低下し、電圧VGが基準電圧Vref1より低くなったとする。すると差動増幅器OP1の出力信号がハイレベルとなり、トランジスタTN2、TP1により出力ノードN1が充電される。出力電圧Voutの上昇に伴い電圧VGが上昇し、電圧VGAが基準電圧Vref1より高くなると差動増幅器OP1の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【0111】
一方、アドレス信号の変化により、電圧VGが上昇し、電圧VGが基準電圧Vref2より高くなったとする。すると差動増幅器OP2の出力信号がハイレベルとなり、トランジスタTN1により出力ノードN1が放電される。出力電圧Voutの下降に伴い電圧VGが下降し、電圧VGが基準電圧Vref2より低くなると差動増幅器OP2の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【0112】
上記第4の実施例によれば、差動増幅器OP1に定常状態における電圧VGより低い第1の基準電圧Vref1を供給し、差動増幅器OP2に定常状態における電圧VGより高い第2の基準電圧Vref2を供給している。このため、定常状態において、差動増幅器OP1、OP2の出力信号がローレベルとなり、トランジスタTN1、TP1が確実にオフする。したがって、出力ノードN1の充放電が停止している定常状態における消費電流を削減することができる。
【0113】
尚、本発明は、NOR型フラッシュEEPROMに適用した場合について説明したが、これに限定されるものではなく、図20に示すダイナミックDRAM、図21に示すスタティックRAM、あるいは図22に示す強誘電体メモリ(FRAM:Ferroelrctric Random Access Memory)に本発明を適用することも可能である。
【0114】
また、図16、図18において、差動増幅器OP1、OP2には電源Vccを供給している。しかし、これら差動増幅器OP1、OP2に図13と同様に電源VPP2を供給してもよい。
【0115】
さらに、上記第1乃至第4の実施例に記載した構成を組み合わせて実施することも可能である。
【0116】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【0117】
【発明の効果】
以上、詳述したようにこの発明によれば、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供できる。
【図面の簡単な説明】
【図1】不揮発性半導体メモリの一連動作と電圧の関係の例を示す図。
【図2】従来の内部電圧発生回路の一例を示す回路図。
【図3】従来の内部電圧発生回路の他の例を示す回路図。
【図4】図3の動作特性を示す図。
【図5】本発明が適用される不揮発性半導体メモリを示す構成図。
【図6】図5に示すメモリセルアレイの一例を示す回路図。
【図7】図5に示すチャージポンプ回路一例を示す回路図。
【図8】本発明の第1の実施例を示すものであり、図5に示す内部電圧発生回路を示す回路図。
【図9】図8に示す電圧設定回路の一例を示す回路図。
【図10】図8に示す選択回路の一例を示す回路図。
【図11】第1の実施例の動作特性を示す図。
【図12】図8に示す差動増幅器の一例を示す回路図。
【図13】本発明の第2の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図14】図13に示す差動増幅器の一例を示す回路図。
【図15】本発明の第2の実施例の所定の出力電圧が発生されるまでの遷移時間と外部電源電圧との関係を示す図。
【図16】本発明の第3の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図17】図16の動作を説明するために示す波形図。
【図18】本発明の第4の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図19】図18の動作を説明するために示す波形図。
【図20】本発明が適用されるメモリセルの例を示すものであり、ダイナミックDRAMを示す回路図。
【図21】本発明が適用されるメモリセルの例を示すものであり、スタティックRAMを示す回路図。
【図22】本発明が適用されるメモリセルの例を示すものであり、強誘電体メモリを示す回路図。
【符号の説明】
31…メモリセルアレイ、
39…チャージ・ポンプ回路、
40…基準電圧発生回路、
41…内部電圧発生回路、
OP1、OP2…差動増幅器、
TP1…PチャンネルMOSトランジスタ、
TN1…NチャンネルMOSトランジスタ、
51…電圧設定回路、
52…負荷抵抗回路、
53…ラダー抵抗回路。
Claims (16)
- 少なくとも2種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第1のノードを有する分圧回路と、
基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、
前記基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第2の出力信号を出力する第2の差動増幅器と、
第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の前記第1の出力信号に応じて前記出力ノードを充電する充電回路と、
第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の前記第2の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、
前記第1の抵抗回路の他端に接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、
前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路と
を具備することを特徴とする電圧発生回路。 - 少なくとも2種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した第1の分圧電圧及び第2の分圧電圧を第1、第2のノードからそれぞれ出力する分圧回路と、
基準電圧と前記分圧回路の前記第1のノードから出力される前記第1の分圧電圧が供給され、前記第1の分圧電圧と前記基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、
前記基準電圧と前記分圧回路の前記第2のノードから出力される前記第2の分圧電圧が供給され、前記第2の分圧電圧と前記基準電圧との電位差に応じて第2の出力信号を出力する第2の差動増幅器と、
第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の出力信号に応じて前記出力ノードを充電する充電回路と、
第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の出力信号に応じて前記出力ノードを放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、他端が前記第1のノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、
前記第2のノードに接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、
前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路と、
前記第1のノードと前記第2のノードとの間に接続され、前記第1の分圧電圧及び第2の分圧電圧を発生する分圧抵抗と
を具備することを特徴とする電圧発生回路。 - 前記第1の抵抗回路は、互いに異なる抵抗値を有し、各一端が前記第1のノードに共通接続される複数の第1の抵抗を有する第1の抵抗群と、
電流経路の各一端が前記出力ノードに接続され、電流経路の各他端が前記各第1の抵抗の他端にそれぞれ接続され、第1の制御信号に応じて1つが導通され、これにより前記複数の第1の抵抗の1つを選択する複数の第1のスイッチを有する第1のスイッチ回路と
を具備することを特徴とする請求項2記載の電圧発生回路。 - 前記第2の抵抗回路は、直列接続された複数の第2の抵抗を有する第2の抵抗群と、
一端が前記第2の抵抗の各接続ノードにそれぞれ接続された複数の第3の抵抗を有する第3の抵抗群と、
電流経路の一端が前記第2のノードに接続され、電流経路の他端が前記各第3の抵抗の他端に接続され、前記第2の制御信号に応じてオン、オフが制御される複数の第2のスイッチを有する第2のスイッチ回路と、
第3のノードに接続され、前記第3のノードに電流を供給する電流源回路と、
電流経路の一端が前記第3のノードに共通接続され、電流経路の他端が前記各第3の抵抗の他端に接続され、前記第2の制御信号に応じてオン、オフが制御される複数の第3のスイッチを有する第3のスイッチ回路と
を具備することを特徴とする請求項2記載の電圧発生回路。 - 前記電流源回路は前記第3のノードを定電位に保持することを特徴とする請求項4記載の電圧発生回路。
- 前記各第3の抵抗は、前記各第2の抵抗の2倍の抵抗値を有することを特徴とする請求項4記載の電圧発生回路。
- 前記第3の抵抗回路は、電流経路の一端が前記第2の抵抗群の異なる接続ノードにそれぞれ接続され、前記第1の制御信号によりオン、オフされる複数の第4のスイッチを有する第4のスイッチ回路と、
一端が前記各第4のスイッチの電流経路の他端に接続され、他端が前記第2の電源に接続された複数の第4の抵抗を有する第4の抵抗群と
をさらに具備することを特徴とする請求項4記載の電圧発生回路。 - 少なくとも2種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第1のノードを有する分圧回路と、
第1の基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第1の基準電圧との電位差に応じて第1の出力信号を出力する第1の差動増幅器と、
第2の基準電圧と前記分圧回路の前記第1のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第2の基準電圧との電位差に応じて、第2の出力信号を出力する第2の差動増幅器と、
第1の電源と前記出力ノードの間に接続され、前記第1の差動増幅器の前記第1の出力信号に応じて前記出力ノードを充電する充電回路と、
第2の電源と前記出力ノードの間に接続され、前記第2の差動増幅器の前記第2の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、第1の制御信号に応じて抵抗値が可変される第1の抵抗回路と、
前記第1の抵抗回路の他端に接続され、第2の制御信号に応じて抵抗値が変化されることにより、前記第1の抵抗回路に流れる電流を制御する第2の抵抗回路と、
前記第2の抵抗回路に接続され、前記第1の抵抗回路とともに、前記第1の制御信号により制御され、前記第1の抵抗回路に設定された抵抗値に応じて前記第1の抵抗回路に流れる電流の最大値、最小値を等しく設定する第3の抵抗回路と
を具備することを特徴とする電圧発生回路。 - 前記第1の抵抗回路は、互いに異なる抵抗値を有し、各一端が前記第1のノードに共通接続された複数の第1の抵抗を有する第1の抵抗群と、
電流経路の一端が前記出力ノードに接続され、電流経路の他端が前記各第1の抵抗の他端にそれぞれ接続され、第1の制御信号に応じて1つが導通され、これにより前記複数の第1の抵抗の1つが選択される複数の第1のスイッチを有する第1のスイッチ回路と
を具備することを特徴とする請求項1又は8記載の電圧発生回路。 - 前記第2の抵抗回路は、直列接続された複数の第2の抵抗を有する第2の抵抗群と、
一端が前記第2の抵抗の各接続ノードにそれぞれ接続された複数の第3の抵抗を有する第3の抵抗群と、
電流経路の一端が前記第1のノードに共通接続され、電流経路の他端が前記各第3の抵抗の他端に接続され、前記第2の制御信号に応じてオン、オフが制御される複数の第2のスイッチを有する第2のスイッチ回路と、
第2のノードに接続され、前記第2のノードに電流を供給する電流源回路と、
電流経路の一端が前記第2のノードに共通接続され、電流経路の他端が前記各第3の抵抗の他端に接続され、前記第2の制御信号に応じてオン、オフが制御される複数の第3のスイッチを有する第3のスイッチ回路と
を具備することを特徴とする請求項1又は8記載の電圧発生回路。 - 前記電流源回路は前記第2のノードを定電位に保持することを特徴とする請求項10記載の電圧発生回路。
- 前記各第3の抵抗は、前記各第2の抵抗の2倍の抵抗値を有することを特徴とする請求項10記載の電圧発生回路。
- 前記第3の抵抗回路は、電流経路の一端が前記第2の抵抗群の異なる接続ノードにそれぞれ接続され、前記第1の制御信号によりオン、オフされる複数の第4のスイッチを有する第4のスイッチ回路と、
一端が前記各第4のスイッチの電流経路の他端に接続され、他端が前記第2の電源に接続された複数の第4の抵抗を有する第4の抵抗群と
をさらに具備することを特徴とする請求項10記載の電圧発生回路。 - 前記充電回路に接続され、外部電源電圧を昇圧して第1の電圧を有する前記第1の電源を発生する第1の電源回路をさらに具備することを特徴とする請求項1又は8記載の電圧発生回路。
- 前記第1、第2の差動増幅器に接続され、外部電源電圧を昇圧して前記外部電源電圧以上で前記第1の電圧より低くい第2の電圧を発生する第2の電源回路をさらに具備することを特徴とする請求項14記載の電圧発生回路。
- 前記第1、第2の差動増幅器は、電流経路の各一端に前記第2の電圧がそれぞれ供給され、各ゲートが共通接続された第1導電型の第1、第2のトランジスタと、
電流経路の一端が前記第1のトランジスタの前記電流経路の他端に接続された第2導電型の第3のトランジスタと、
電流経路の一端が前記第2のトランジスタの前記電流経路の他端及びゲートに接続された第2導電型の第4のトランジスタと、
電流経路の一端が前記第3、第4のトランジスタの前記電流経路の他端に接続され、前記電流経路の他端が前記第2の電源に接続され、ゲートが前記第1、第2のトランジスタのゲートに接続された第2導電型の第5のトランジスタと
を具備することを特徴とする請求項15記載の電圧発生回路。
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