JP4866623B2 - 表示装置及びその制御方法 - Google Patents
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Description
に表示駆動回路が形成されたアクティブ・マトリクス型の表示装置及びその制御方法に関
する。
配置される2つの基板のうち、一方の基板の液晶と接する面に、垂直方向に併設される複
数のゲート信号線のうちの2本のゲート信号線と、水平方向に併設される複数のドレイン
信号線のうちの2本のドレイン信号線とで囲まれた領域を1つの画素領域としている。
トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線から映像信号が供
給される画素電極とが備えられている。
4を用いて説明する。
て表している。
して負荷回路の電位上昇の速度が速くなる。
下を補助しているため問題ない。
する。また、入力信号VINSの最大電位と最小電位は、その他の入力信号VINと/VINに等しいと仮定する。また、MISTFTであるn型のMOSトランジスタの閾値電圧Vthは等しいものと仮定する。
Claims (10)
- 絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第1の容量の第1の端子に接続され、
前記第1の容量の第2の端子は第1のスイッチング素子の第1の端子とゲート端子および第2のスイッチング素子の第1の端子に接続され、
前記第1のスイッチング素子の第2の端子は第3のスイッチング素子のゲート端子と第2の容量の第1の端子および第4のスイッチング素子の第1の端子に接続され、
前記第3のスイッチング素子の第1の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子がリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第2のスイッチング素子と前記第4のスイッチング素子および第5のスイッチング素子のそれぞれのゲート端子に接続され、
前記第2のスイッチング素子と前記第4のスイッチング素子および前記第5のスイッチング素子のそれぞれの第2の端子は低電圧電源供給側に接続され、
前記第3のスイッチング素子の第2の端子は前記第2の容量の第2の端子と前記第5のスイッチング素子の第1の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第2のスイッチング素子と前記第4のスイッチング素子および前記第5のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。 - 絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第1の容量の第1の端子に接続され、
前記第1の容量の第2の端子は第1のスイッチング素子の第1の端子とゲート端子および第2のスイッチング素子の第1の端子に接続され、
前記第1のスイッチング素子の第2の端子は第3のスイッチング素子のゲート端子と第2の容量の第1の端子および第4のスイッチング素子の第1の端子に接続され、
前記第3のスイッチング素子の第2の端子は前記第2の容量の第2の端子と第5のスイッチング素子の第1の端子と第3の容量の第1の端子および第6のスイッチング素子の第1の端子とゲート端子に接続され、
前記第6のスイッチング素子の第2の端子は第7のスイッチング素子のゲート端子と第8のスイッチング素子の第1の端子および第4の容量の第1の端子に接続され、
前記第3のスイッチング素子と前記第7のスイッチング素子のそれぞれの第1の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子がリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子と前記第8のスイッチング素子および第9のスイッチング素子のそれぞれのゲート端子と前記第3の容量の第2の端子に接続され、
前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子と前記第8のスイッチング素子および前記第9のスイッチング素子のそれぞれの第2の端子は低電圧電源供給側に接続され、
前記第7のスイッチング素子の第2の端子は前記第4の容量の第2の端子と前記第9のスイッチング素子の第1の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子と前記第8のスイッチング素子および前記第9のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。 - 絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
入力パルスの入力端子が第1の容量の第1の端子に接続され、
前記第1の容量の第2の端子は第1のスイッチング素子の第1の端子とゲート端子および第2のスイッチング素子の第1の端子に接続され、
前記第1のスイッチング素子の第2の端子は第3のスイッチング素子のゲート端子と第2の容量の第1の端子および第4のスイッチング素子の第1の端子に接続され、
前記第3のスイッチング素子の第2の端子は前記第2の容量の第2の端子と第5のスイッチング素子の第1の端子と第3の容量の第1の端子および第6のスイッチング素子の第1の端子とゲート端子に接続され、
前記第6のスイッチング素子の第2の端子は第7のスイッチング素子のゲート端子と第8のスイッチング素子の第1の端子および第4の容量の第1の端子に接続され、
前記第3のスイッチング素子と前記第7のスイッチング素子のそれぞれの第1の端子は高電圧電源供給側に接続され、
前記入力パルスと逆相をなすパルスの入力端子が第1のリセット信号生成回路の入力端子に接続され、
前記第1のリセット信号生成回路の出力端子は前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子および前記第8のスイッチング素子のそれぞれのゲート端子に接続され、
前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子および前記第8のスイッチング素子のそれぞれの第2の端子は低電圧電源供給側に接続されており、
前記入力パルスと逆相をなすパルスの入力端子は第5の容量の第1の端子に接続され、
前記第5の容量の第2の端子は第10のスイッチング素子の第1の端子とゲート端子および第11のスイッチング素子の第1の端子に接続され、
前記第10のスイッチング素子の第2の端子は第12のスイッチング素子のゲート端子と第6の容量の第1の端子および第13のスイッチング素子の第1の端子に接続され、
前記第12のスイッチング素子の第1の端子は前記高電圧電源供給側に接続され、
前記入力パルスの入力端子は第2のリセット信号生成回路の入力端子に接続され、
前記第2のリセット信号生成回路の出力端子は前記第11のスイッチング素子と前記第13のスイッチング素子および第14のスイッチング素子のそれぞれのゲート端子に接続され、
前記第11のスイッチング素子と前記第13のスイッチング素子および前記第14のスイッチング素子のそれぞれの第2の端子は前記低電圧電源供給側に接続され、
前記第12のスイッチング素子の第2の端子は前記第6の容量の第2の端子と前記第14のスイッチング素子の第1の端子と前記第3の容量の第2の端子および第9のスイッチング素子のゲート端子に接続され、
前記第9のスイッチング素子の第2の端子は前記低電圧電源供給側に接続され、
前記第7のスイッチング素子の第2の端子は前記第4の容量の第2の端子と前記第9のスイッチング素子の第1の端子に接続されて出力端子をなしており、
前記第1のリセット信号生成回路は前記入力パルスと逆相をなすパルスに応じて前記第2のスイッチング素子と前記第4のスイッチング素子と前記第5のスイッチング素子および前記第8のスイッチング素子のオン状態とオフ状態を制御し、
前記第2のリセット信号生成回路は前記入力パルスに応じて前記第11のスイッチング素子と前記第13のスイッチング素子および前記第14のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。 - 前記電圧レベル変換器において、
第15のスイッチング素子のゲート端子が前記第2の容量の第1の端子に接続され、
前記第15のスイッチング素子の第1の端子が前記第6の容量の第2の端子に接続され、
前記第15のスイッチング素子の第2の端子が前記低電圧電源供給側に接続されることを特徴とする請求項3に記載の表示装置。 - 前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第nの容量の第1の端子に接続され、
前記第nの容量の第2の端子は該リセット信号生成回路の出力端子に接続され、
また前記第nの容量の第2の端子は第rのスイッチング素子の第1の端子とゲート端子に接続され、
前記第rのスイッチング素子の第2の端子は前記低電圧電源供給側に接続されることを特徴とする請求項1ないし4のいずれかに記載の表示装置。 - 前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第nの容量の第1の端子に接続され、
前記第nの容量の第2の端子は該リセット信号生成回路の出力端子に接続され、
また前記第nの容量の第2の端子は第rのスイッチング素子の第1の端子とゲート端子に接続され、
前記第rのスイッチング素子の第2の端子は前記低電圧電源供給側に接続されることを特徴とする請求項1ないし4のいずれかに記載の表示装置。 - 前記第rのスイッチング素子または前記第sのスイッチング素子のいずれかには1以上のスイッチング素子が直列接続で構成されており、
前記第rのスイッチング素子に1以上のスイッチング素子の直列接続で構成される場合は、その初段のスイッチング素子の第1の端子とゲート端子が前記第nの容量の第2の端子に接続され、第2の端子が次段のスイッチング素子の第1の端子とゲート端子に接続され、最終段のスイッチング素子の第2の端子が前記低電圧電源供給側に接続され、
前記第sのスイッチング素子に1以上のスイッチング素子の直列接続で構成される場合は、その初段のスイッチング素子の第1の端子が前記第nの容量の第2の端子に接続され、ゲート端子と第2の端子が次段のスイッチング素子の第1の端子に接続され、最終段のスイッチング素子の第2の端子とゲート端子が前記低電圧電源供給側に接続されることを特徴とする請求項5又は6に記載の表示装置。 - 前記リセット信号生成回路は、
該リセット信号生成回路の入力端子が第nの容量の第1の端子に接続され、
前記第nの容量の第2の端子は該リセット信号生成回路の出力端子に接続され、
また前記第nの容量の第2の端子は抵抗素子の第1の端子に接続され、
前記抵抗素子の第2の端子は前記低電圧電源供給側に接続されることを特徴とする請求項1ないし4のいずれかに記載の表示装置。 - 絶縁基板面に電圧レベル変換器を含む回路を備えた表示装置において、
前記電圧レベル変換器は、
多結晶シリコンを半導体層とする複数のスイッチング素子から構成され、
第1の入力パルスの入力端子が第1のスイッチング素子の第1の端子とゲート端子に接続され、
第2の入力パルスの入力端子が第1の容量の第1の端子に接続され、
前記第1の容量の第2の端子は、前記第1のスイッチング素子の第2の端子と第2のスイッチング素子の第1の端子とゲート端子および第3のスイッチング素子の第1の端子に接続され、
前記第2のスイッチング素子の第2の端子は、第4のスイッチング素子のゲート端子と第2の容量の第1の端子および第5のスイッチング素子の第1の端子に接続され、
前記第4のスイッチング素子の第1の端子は高電圧電源供給側に接続され、
前記第1の入力パルスと逆相をなす第3の入力パルスの入力端子および前記第1の入力パルスの入力端子はリセット信号生成回路の入力端子に接続され、
前記リセット信号生成回路の出力端子は前記第3のスイッチング素子のゲート端子と前記第5のスイッチング素子のゲート端子および第6のスイッチング素子のゲート端子に接続され、
前記第3のスイッチング素子の第2の端子と前記第5のスイッチング素子の第2の端子および前記第6のスイッチング素子の第2の端子は低電圧電源供給側に接続され、
前記第4のスイッチング素子の第2の端子は、前記第2の容量の第2の端子および前記第6のスイッチング素子の第1の端子に接続されて出力端子をなしており、
前記リセット信号生成回路は前記第1の入力パルスと前記第3の入力パルスに応じて前記第3のスイッチング素子と前記第5のスイッチング素子および前記第6のスイッチング素子のオン状態とオフ状態を制御することを特徴とする表示装置。 - 絶縁基板面に請求項9に記載の電圧レベル変換器を含む回路を備えた表示装置の制御方法において、
前記電圧レベル変換器に入力する前記第1の入力パルスは該電圧レベル変換器が高電圧の信号を出力する期間に定められた電圧を供給し、該電圧レベル変換器が低電圧の信号を出力する期間には前記定められた電圧を供給する電圧源から電気的に切断された状態となることを特徴とする表示装置の制御方法。
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