KR20040081109A - 샘플홀드회로 및 그것을 사용한 화상표시장치 - Google Patents

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KR20040081109A
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Abstract

이 샘플홀드회로(14)는, 데이터선(6)과 제1 노드(N10)와의 사이에 접속된 제1 스위치(15)와, 제1 노드(N10)와 제2 노드(N20)와의 사이에 접속된 제2 스위치(16)와, 제2 노드(N20)와 공통전위(VCOM)의 라인과의 사이에 접속된 커패시터(19)와, 제2 노드(N20)와 같은 전위를 제1 노드(N10) 및 액정셀(2)의 한쪽 전극에 공급하는 구동회로(20)를 구비한 것이다. 제1 스위치(15) 및 제2 스위치(16)는, 주사선(4)이 「H」레벨인 경우에 도통한다.

Description

샘플홀드회로 및 그것을 사용한 화상표시장치{SAMPLE HOLD CIRCUIT AND IMAGE DISPLAY DEVICE USING THE SAME}
도 76은, 종래의 액정표시장치의 주요부를 나타내는 회로도이다. 도 76에서, 이 액정표시장치에서는, 주사선(301)과 데이터선(302)의 교차부에 액정셀(303) 및 샘플홀드회로(304)가 배치되어 있다. 샘플홀드회로(304)는, 스위치(305) 및 커패시터(307)를 포함한다. 스위치 305는, 데이터선 302와 노드 N300과의 사이에 접속되고, 주사선(301)이 선택레벨의 「H」레벨의 기간에 도통한다. 스위치(305)는, 기생저항을 갖는다. 도 76에서는, 기생저항은, 스위치(305)에 병렬접속된 저항소자(306)로 표시되어 있다. 커패시터 307은, 노드 N300과 공통전위 VCOM의 라인과의 사이에 접속된다. 액정셀 303은, 노드 N300과 공통전위 VCOM의 라인과의 사이에 접속된다.
주사선(301)이 선택레벨의 「H」레벨로 상승되면, 스위치(305)가 도통하고, 노드 N300은 데이터선(302)의 전위로 충전된다. 주사선(301)이 비선택레벨의 「L」레벨로 강하되면, 스위치(305)가 비도통이 되고, 노드 N300의 전위는 커패시터(307)에 의해 유지된다. 액정셀(303)은, 노드 N300의 전위에 따른 광투과율을 나타낸다.
그러나, 종래의 액정표시장치에서는, 주사선(301)이 「L」레벨로 된 상태로 데이터선(302)의 전위가 변화되었을 때에, 저항소자(306)를 통해 노드 N300과 데이터선(302)과의 사이에 누설전류가 흐르고, 노드 N300의 전위가 변화해 버린다. 이 때문에 소정주기로 노드 N300의 전위를 리플래시(재기록)할 필요가 있고, 비교적 큰 전력이 소비되어 있었다.
(발명의 개시)
따라서, 본 발명의 주된 목적은, 유지전위의 변화가 작은 샘플홀드회로와, 그것을 사용한 화상표시장치를 제공하는 것이다.
본 발명에 관한 샘플홀드회로에서는, 그 한쪽 전극이 입력전위를 수신하고, 제1 기간에 도통하는 제1 스위칭소자와, 그 한쪽 전극이 제1 스위칭소자의 다른쪽 전극에 접속되며, 제2 기간에 도통하는 제2 스위칭소자와, 그 한쪽 전극이 제1 스위칭소자의 다른쪽 전극에 접속되고, 그 다른쪽 전극이 소정의 전위를 수신하는 제1 커패시터와, 그 입력노드가 제2 스위칭소자의 다른쪽 전극에 접속되며, 그 출력노드가 제1 스위칭소자의 다른쪽 전극에 접속되고, 입력노드의 전위에 따른 전위를 출력노드에 출력하는 구동회로가 설치된다. 따라서, 제1 및 제2 스위칭소자를 제1 및 제2 기간에 도통시켜 입력전위를 샘플링한 후에, 입력전위가 변화되었을 때라도, 제1 스위칭소자의 다른쪽 전극의 전위를 구동회로에 의해 유지하므로, 샘플링한 전위의 변화가 작게 끝난다.
또한, 본 발명에 관한 화상표시장치에서는, 상기 샘플홀드회로와, 그 출력전위에 의해 구동되는 액정셀 또는 발광소자가 설치된다. 이 경우는, 계조전위 또는 계조전류의 리플래시의 빈도가 적게 끝나, 소비전력의 감소화를 도모할 수 있다.
본 발명은 샘플홀드회로 및 그것을 사용한 화상표시장치에 관한 것으로, 특히, 입력전위를 샘플링하고, 샘플링한 전위를 유지 및 출력하는 샘플홀드회로와, 그것을 사용한 화상표시장치에 관한 것이다.
도 1은 본 발명의 실시예 1에 의한 컬러액정 표시장치의 전체구성을 나타내는 블록도이다.
도 2는 도 1에 나타낸 수평주사회로의 주요부를 나타내는 회로블록도이다.
도 3은 도 1에 나타낸 각 액정셀에 대응하여 설치된 샘플홀드회로의 구성을 나타내는 회로도이다.
도 4는 도 3에 나타낸 구동회로의 구성을 나타내는 회로도이다.
도 5는 도 4에 나타낸 구동회로의 동작을 설명하기 위한 회로도이다.
도 6은 도 4에 나타낸 구동회로의 동작을 설명하기 위한 타임차트이다.
도 7은 실시예 1의 변경예를 나타내는 회로도이다.
도 8은 실시예 1의 다른 변경예를 나타내는 회로도이다.
도 9는 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 10은, 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 11은 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 12는 본 발명의 실시예 2에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 13은 도 12에 나타낸 구동회로의 구성을 보다 상세히 나타내는 회로도이다.
도 14는 실시예 2의 변경예를 나타내는 회로도이다.
도 15는 실시예 2의 다른 변경예를 나타내는 회로도이다.
도 16은 실시예 2의 또 다른 변경예를 나타내는 회로도이다.
도 17은 본 발명의 실시예 3에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 18은 도 17에 나타낸 구동회로의 동작을 나타내는 타임차트이다.
도 19는 실시예 3의 변경예를 나타내는 회로도이다.
도 20은 본 발명의 실시예 4에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 21은 실시예 4의 변경예를 나타내는 회로도이다.
도 22는 실시예 4의 다른 변경예를 나타내는 회로도이다.
도 23은 실시예 4의 또 다른 변경예를 나타내는 회로도이다.
도 24는 실시예 4의 또 다른 변경예를 나타내는 회로도이다.
도 25는 실시예 4의 또 다른 변경예를 나타내는 회로도이다.
도 26은 본 발명의 실시예 5에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 27은 도 26에 나타낸 구동회로의 동작을 나타내는 타임차트이다.
도 28은 실시예 5의 변경예를 나타내는 회로도이다.
도 29는 본 발명의 실시예 6에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 30은 실시예 6의 변경예를 나타내는 회로도이다.
도 31은 본 발명의 실시예 7에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로도이다.
도 32는 도 31에 나타낸 구동회로의 구성을 나타내는 회로도이다.
도 33은 본 발명의 실시예 8에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로의 구성을 나타내는 회로블록도이다.
도 34는 도 33에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 타임차트이다.
도 35는 본 발명의 실시예 9에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로의 구성을 나타내는 회로블록도이다.
도 36은 도 35에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 타임차트이다.
도 37은 도 35에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 다른 타임차트이다.
도 38은 실시예 9의 변경예를 나타내는 회로도이다.
도 39는 실시예 9의 다른 변경예를 나타내는 회로도이다.
도 40은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 41은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 42는 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 43은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 44는 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 45는 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 46은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 47은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 48은 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 49는 실시예 9의 또 다른 변경예를 나타내는 회로도이다.
도 50은 본 발명의 실시예 10에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로의 구성을 나타내는 회로블록도이다.
도 51은 도 50에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 타임차트이다.
도 52는 도 50에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 다른 타임차트이다.
도 53은 본 발명의 실시예 11에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로의 구성을 나타내는 회로블록도이다.
도 54는 도 53에 나타낸 오프셋 보상기능의 구동회로의 동작을 나타내는 타임차트이다.
도 55는 본 발명의 실시예 12에 의한 샘플홀드회로의 푸시형 구동회로의 구성을 나타내는 회로도이다.
도 56은 도 55에 나타낸 푸시형 구동회로의 구성을 보다 상세히 나타내는 회로도이다.
도 57은 실시예 12의 변경예를 나타내는 회로도이다.
도 58은 실시예 12의 다른 변경예를 나타내는 회로도이다.
도 59는 본 발명의 실시예 13에 의한 샘플홀드회로의 풀형 구동회로의 구성을 나타내는 회로도이다.
도 60은 실시예 13의 변경예를 나타내는 회로도이다.
도 61은 본 발명의 실시예 14에 의한 샘플홀드회로의 구동회로의 구성을 나타내는 회로블록도이다.
도 62는 실시예 14의 변경예를 나타내는 회로도이다.
도 63은 실시예 14의 다른 변경예를 나타내는 회로도이다.
도 64는 실시예 14의 또 다른 변경예를 나타내는 회로도이다.
도 65는 도 64에 나타낸 구동회로의 구성을 보다 상세히 나타내는 회로도이다.
도 66은 본 발명의 실시예 15에 의한 컬러액정 표시장치의 주요부를 나타내는 회로도이다.
도 67은 본 발명의 실시예 16에 의한 컬러액정 표시장치의 주요부를 나타내는 회로도이다.
도 68은 도 67에 나타낸 구동회로의 구성을 나타내는 회로도이다.
도 69는 도 68에 나타낸 구동회로의 동작을 나타내는 타임차트이다.
도 70은 실시예 16의 변경예를 나타내는 회로도이다.
도 71은 실시예 16의 다른 변경예를 나타내는 회로도이다.
도 72는 실시예 16의 또 다른 변경예를 나타내는 회로도이다.
도 73은 실시예 16의 또 다른 변경예를 나타내는 회로도이다.
도 74는 본 발명의 실시예 17에 의한 화상표시장치의 주요부를 나타내는 회로블록도이다.
도 75는 본 발명의 실시예 18에 의한 화상표시장치의 주요부를 나타내는 회로블록도이다.
도 76은 종래의 액정표시장치의 주요부를 나타내는 회로도이다.
[실시예 1]
도 1은 본 발명의 실시예 1에 의한 컬러액정 표시장치의 구성을 나타내는 블록도이다. 도 1에서, 이 컬러액정 표시장치는, 액정패널(1), 수직주사회로(7) 및 수평주사회로(8)를 구비하고, 예를 들면 휴대전화기에 설치된다.
액정패널(1)은 복수행 복수열에 배열된 복수의 액정셀(2)과, 각 행에 대응하여 설치된 주사선(4) 및 공통전위선(5)과, 각 열에 대응하여 설치된 데이터선(6)을 포함한다.
액정셀(2)은 각 행에서 3개씩 미리 그룹화되어 있다. 각 그룹의 3개의 액정셀(2)에는 각각 R, G, B의 컬러필터가 설치된다. 각 그룹의 3개의 액정셀(2)은, 하나의 화소(3)를 구성하고 있다.
수직주사회로(7)는 화상신호에 따라, 복수의 주사선(4)을 소정시간씩 순차 선택하고, 선택한 주사선(4)을 선택레벨의 「H」레벨로 한다. 주사선(4)이 선택레벨의 「H」레벨로 되면, 그 주사선(4)에 대응하는 각 액정셀(2)과 그 액정셀(2)에 대응하는 데이터선(6)이 결합된다.
수평주사회로(8)는 화상신호에 따라, 수직주사회로(7)에 의해 1개의 주사선(4)이 선택되어 있는 동안에 복수의 데이터선(6)을 예를 들면 12개씩 순차 선택하고, 선택한 각 데이터선(6)에 계조전위 VG를 공급한다. 액정셀(2)의 광투과율은, 계조전위 VG의 레벨에 따라 변화된다.
수직주사회로(7) 및 수평주사회로(8)에 의해 액정패널(1)의 전체액정셀(2)이. 주사되면, 액정패널(1)에는 하나의 화상이 표시된다.
도 2는 도 1에 나타낸 수평주사회로(8)의 주요부를 나타내는 회로블록도이다. 도 2에서, 수평주사회로(8)는, 계조전위 발생회로(10) 및 구동회로(13)를 포함한다. 계조전위 발생회로(10) 및 구동회로(13)는, 수평주사회로(8)에 의해 동시에 선택되는 데이터선(6)의 수(이 경우는 12)만큼 설치된다.
계조전위 발생회로(10)는 제1 전원전위 V1(5V)의 노드와 제2 전원전위V2(0V)의 노드와의 사이에 직렬접속된 n+1개(단, n은 자연수임)의 저항소자 11.1∼11.n+1과, n+1개의 저항소자 11.1∼11.n+1의 사이의 n개의 노드와 출력노드 10a와의 사이에 각각 접속된 n개의 스위치 12.1∼12.n을 포함한다.
n+1개의 저항소자 11.1∼11.n+1의 사이의 n개의 노드에는, 각각 n단계의 전위가 나타난다. 스위치 12.1∼12.n은 화상농도신호 ΦP에 의해 제어되고, 그것들 중 어느 하나만이 도통상태로 된다. 출력노드 10a에는, n단계의 전위 중 어느 하나의 단계의 전위가 계조전위 VG로서 출력된다. 구동회로(13)는, 선택된 데이터선(6)이 계조전위 VG가 되도록 데이터선(6)에 전류를 공급한다.
도 3은 각 액정셀(2)에 대응하여 설치된 샘플홀드회로(14)의 구성을 나타내는 회로도이다. 도 3에서, 이 샘플홀드회로(14)는, 스위치(15, 16), 커패시터(19) 및 구동회로(20)를 포함한다. 스위치 15, 16은, 대응한 데이터선(6)과 구동회로(20)의 입력노드 N20과의 사이에 직렬접속된다. 스위치 15, 16은, 모두, 대응한 주사선(4)이 선택레벨의 「H」레벨인 경우에 도통하고, 대응한 주사선(4)이 비선택레벨의 「L」레벨인 경우에 비도통이 된다.
스위치 15, 16의 각각의 단자 사이에는 기생저항이 존재한다. 도 3에서는, 스위치 15, 16의 기생저항은, 각각 저항소자 17, 18로 표시되어 있다. 저항소자 17, 18은, 각각 스위치 15, 16에 병렬접속되어 있다. 스위치 15, 16의 각각은, 예를 들면, N형 트랜지스터, 또는 P형 트랜지스터, 또는 병렬접속된 N형 트랜지스터 및 P형 트랜지스터로 구성된다. 주사선(4)은, 스위치(15, 16)에 포함되는 N형 트랜지스터의 게이트에 직접접속된다. 또한 주사선(4)은, 스위치(15, 16)에 포함되는 P형 트랜지스터의 게이트에 인버터를 통해 접속된다.
커패시터 19의 한쪽 전극은 노드 N20에 접속되고, 커패시터 19의 다른쪽 전극은 공통전위선(5)으로부터 공통전위 VCOM을 수신한다. 구동회로(20)는, 입력노드 N20의 전위와 같은 전위를 출력노드 N30에 출력한다. 구동회로 20의 출력노드 N30은, 스위치 15와 16의 사이의 노드 N10에 접속됨과 동시에, 액정셀(2)의 한쪽 전극에 접속된다. 액정셀(2)의 다른쪽 전극에는 공통전위 VCOM이 공급된다.
다음에 이 샘플홀드회로(14)의 동작에 대하여 설명한다. 주사선(4)이 선택레벨의 「H」레벨로 되면, 스위치(15, 16)가 도통하고, 노드 N10, N20, N30의 전위가 데이터선(6)의 전위와 같게 된다. 주사선(4)이 비선택레벨의 「L」레벨로 되면, 노드 N20의 전위는 커패시터 19에 의해 유지된다. 노드 N10의 전위는, 구동회로(20)에 의해 노드 N20과 동일한 전위로 유지된다. 노드 N20의 전위는, 저항소자 17, 18을 통해 데이터선(6)의 전위변화에 영향을 받아 변화되고자 하지만, 노드 N10의 전위를 구동회로(20)에 의해 유지하므로, 데이터선(6)의 전위변화가 노드 N10의 전위에 대하여 미치게 하는 영향은 종래에 비해 작다.
도 4는 구동회로(20)의 구성을 나타내는 회로도이다. 도 4에서, 구동회로(20)는, 레벨시프트회로(21, 25), 커패시터(29), 풀업회로(30) 및 풀다운회로(33)를 포함한다.
레벨시프트회로 21은 제3 전원전위 V3(15V)의 노드와 접지전위 GND의 노드와의 사이에 직렬접속된 저항소자 22, N형 전계효과 트랜지스터(이하, N형 트랜지스터라 칭함) 23 및 P형 전계효과 트랜지스터(이하, P형 트랜지스터와 칭한다) 24를포함한다. N형 트랜지스터 23의 게이트는, 그 드레인(노드 N22)에 접속되어 있다. N형 트랜지스터 23은, 다이오드소자를 구성한다. P형 트랜지스터 24의 게이트는, 입력노드 N20에 접속된다. 저항소자 22의 저항값은, 트랜지스터 23, 24의 도통저항값보다도 충분히 큰 값으로 설정되어 있다.
입력노드 N20의 전위(계조전위)를 VI로 하고, P형 트랜지스터의 임계치전압을 VTP로 하고, N형 트랜지스터의 임계치전압을 VTN으로 하면, P형 트랜지스터 24의 소스(노드 N23)의 전위 V23 및 N형 트랜지스터 23의 드레인(노드 N22)의 전위 V22는 각각 다음식 (1)(2)로 표시된다.
V23=VI+│VTP│…(1)
V22=VI+│VTP│+VTN…(2)
따라서, 레벨시프트회로 21은, 입력전위 VI를 │VTP│+VTN만큼 레벨시프트시킨 전위 V22를 출력한다.
레벨시프트회로 25는, 제4 전원전위 V4(5V)의 노드와 제5 전원전위 V5(110V)와의 사이에 직렬접속된 N형 트랜지스터 26, P형 트랜지스터 27 및 저항소자 28을 포함한다. N형 트랜지스터 26의 게이트는, 입력노드 N20에 접속된다. P형 트랜지스터 27의 게이트는, 그 드레인(노드 N27)에 접속된다. P형 트랜지스터 27은, 다이오드소자를 구성한다. 저항소자 28의 저항값은, 트랜지스터 26, 27의 도통저항값보다도 충분히 큰 값으로 설정되어 있다.
N형 트랜지스터 26의 소스(노드 N26)의 전위 V26 및 P형 트랜지스터 27의 드레인(노드 N27)의 전위 V27은, 각각 다음식 (3)(4)로 표시된다.
V26=VI-VTN…(3)
V27=VI-VTN-│VTP│…(4)
따라서, 레벨시프트회로 25는, 입력전위 VI를 -VTN-│VTP│만큼 레벨시프트시킨 전위 V27을 출력한다.
커패시터 29는 레벨시프트회로 21의 출력노드 N22와 레벨시프트회로 25의 출력노드 N27과의 사이에 접속된다. 커패시터 26은, 노드 N22의 전위변화를 노드 N27에 전달함과 동시에, 노드 N27의 전위변화를 노드 N27에 전달한다.
풀업회로 30은 제6 전원전위 V6(15V)의 노드와 출력노드 N30과의 사이에 직렬접속된 N형 트랜지스터 31 및 P형 트랜지스터 32를 포함한다. 출력노드 N30에는, 부하용량(액정셀(2) 및 스위치(15, 16)의 기생용량) 36이 접속되어 있다. N형 트랜지스터 31의 게이트는, 레벨시프트회로 21의 출력전위 V22를 수신한다. P형 트랜지스터 32의 게이트는 그 드레인에 접속되어 있다. P형 트랜지스터 30은, 다이오드소자를 구성한다. N형 트랜지스터 31은 포화영역에서 동작하도록 제6 전원전위 V6이 설정되어 있으므로, N형 트랜지스터 31은 소위 소스 폴로어 동작을 행한다.
현재 설명의 편의상, 도 5에 나타내는 바와 같이, P형 트랜지스터 32의 드레인(노드 N301)과 출력노드 N30과의 사이가 비도통상태에 있다고 가정한다. N형 트랜지스터 31의 소스(노드 N31)의 전위 V31 및 P형 트랜지스터 32의 드레인(노드 N301)의 전위 V301은, 각각 다음식 (5). (6)으로 표시된다.
V31=V22-VTN=VI+│VTP│…(5)
V30'=V31-│VTP│=VI…(6)
도 4로 되돌아가, 풀다운회로 33은, 제7 전원전위 V7(-10V)의 노드와 출력노드 N30과의 사이에 직렬접속된 P형 트랜지스터 35 및 N형 트랜지스터 34를 포함한다. P형 트랜지스터 35의 게이트는 레벨시프트회로 25의 출력전위 V27을 수신한다. N형 트랜지스터 34의 게이트는 그 드레인에 접속되어 있다. N형 트랜지스터 34는, 다이오드소자를 구성한다. P형 트랜지스터 35는 포화영역에서 동작하도록 제7 전원전위 V7이 설정되어 있으므로, P형 트랜지스터 35는 소위 소스 폴로어동작을 행한다.
현재, 설명의 편의상, 도 5에 나타내는 바와 같이, N형 트랜지스터 34의 드레인(노드 N30")과 출력노드 N30과의 사이가 비도통상태에 있다고 가정한다. P형 트랜지스터 35의 소스(노드 N34)의 전위 V34 및 N형 트랜지스터 34의 드레인(노드 N30")의 전위 V30"는, 각각 다음식 (7)(8)로 표시된다.
V34=V27+│VTP│=VI-VTN…(7)
V30"=V34+VTN=VI…(8)
수식 (7)(8)은, P형 트랜지스터 32의 드레인(노드 N30')과 N형 트랜지스터 34의 드레인(노드 N30")을 접속해도 제6 전원전위 V6의 노드와 제7 전원전위 V7의 노드와의 사이에는 전류는 흐르지 않고, 출력노드 N30의 전위 VO가 입력노드 N20의 전위 VI와 동일하게 되는 것을 나타내고 있다. 따라서, 저항소자 22, 28의 저항값을 충분히 크게 해 놓으면, VO=VI가 된 정상상태에서는, 관통전류는 매우 작아진다.
도 6은, 이 구동회로(20)의 교류동작(천이상태에서의 동작)을 설명하기 위한타임차트이다. 도 6에서, 초기 상태에서는, VI=VL이라고 되어 있는 것으로 한다. 이에 따라, V22, V27, VO는, 각각 아래와 같이 되어 있다.
V22=VL+│VTP│+VTN
V27=VL-│VTP│-VTN
VO=VL
시간 t1에서 VI가 VL로부터 VH로 상승되면, V22, V27, VO는 소정시간의 경과 후에 각각 이하와 같이 된다.
V22=VH+│VTP│+VTN
V27=VH-│VTP│-VTN
VO=VH
이 레벨변화의 과정에서, 이하의 동작이 행해진다. 레벨시프트회로 25에서는, 시간 t1에서 입력전위 VI가 VL로부터 VH로 상승되면, N형 트랜지스터 26의 구동능력이 높아지고, 노드 N26의 전위 V26이 급속히 상승한다. 이에 따라, P형 트랜지스터 27의 소스-게이트 사이 전압이 커져 P형 트랜지스터 27의 구동능력도 높아지고, 노드 N27의 전위 V27이 급속히 상승된다.
노드 N27의 전위 V27이 급속히 상승되면, 용량결합에 의해 커패시터 29를 통해 노드 N22의 전위 V22가 VH-VL만큼만 급속히 상승한다. 이것에 따라 출력노드 N30의 전위 VO도 VL로부터 VH로 급속히 상승된다.
또한 시간 t2에서 입력전위 VI가 VH로부터 VL로 강하되면, P형 트랜지스터 24의 구동능력이 높아지고, 노드 N23의 전위 V23이 급속히 저하한다. 이에 따라, N형 트랜지스터23의 게이트-소스사이전압이 커져 N형 트랜지스터23의 구동능력도 높아져, 노드 N22의 전위 V22가 급속히 저하한다.
노드 N22의 전위 V22가 급속히 저하하면, 용량결합에 의해 커패시터 26을 통해 노드 N27의 전위 V27이 VH-VL만큼만 급속히 저하한다. 이것에 따라 출력노드 N30의 전위 VO도 VH로부터 VL로 급속히 강하된다.
또한 구동회로 20에서는, 정상상태로서는 풀업회로 30 및 풀다운회로 33에 관통전류는 흐르지 않고, 저항소자 22, 26의 저항값을 트랜지스터 23, 24, 26, 27의 도통저항값보다도 충분히 높게 함으로써 레벨시프트회로 21, 25의 관통전류도 작게 할 수 있으므로, 직류전류의 감소화를 도모할 수 있다. 또한, 커패시터 26을 설치하였으므로, 입력전위 VI의 변화에 대해서도 신속하게 응답할 수 있다.
이 실시예 1에서는, 샘플홀드회로(14)에, 데이터선(6)과 구동회로(20)의 입력노드 N20과의 사이에 2개의 스위치(15, 16)를 직렬접속하고, 구동회로(20)에 의해 스위치(15, 16) 사이의 노드 N10의 전위를 노드 N20의 전위로 유지하므로, 데이터선(6)의 전위가 변화된 경우라도 노드 N10, N20, N30의 전위변화를 작게 억제할 수 있다. 따라서, 노드 N10, N20, N30의 전위를 리플래시하는 빈도를 적게 할 수 있고, 소비전력의 감소화를 도모할 수 있다.
이때, 액정셀(2)의 구동전압의 극성을 소정주기로 전환함으로써, 액정표시장치의 저소비전력화를 도모하는 것도 가능하다. 액정셀(2)의 구동전압의 극성을 소정주기로 전환하는 방법으로서는, 예를 들면, 도 2의 제1 전원전위 V1을 소정주기로 5V 및 0V로 교대로 전환하고, 제2 전원전위 V2를 0V 및 5V로 소정주기로 교대로전환하며, 도 3의 공통전위 VCOM을 소정주기로 0V 및 5V로 서로 전환하는 방법이 있다.
또한, 샘플홀드회로(14)는, 액정표시장치와 같은 화상표시장치에서 계조전위를 샘플링 및 홀드하는 것에 사용될 뿐만 아니라, 아날로그전위를 샘플링 및 홀드하여 부하회로에 공급하는 회로로서 어떠한 용도로도 사용가능한 것은 말할 필요도 없다.
또한, 구동회로(20)는, 액정표시장치와 같은 화상표시장치에서 계조전위를 전달하는 것에 사용될 뿐만 아니라, 입력된 아날로그전위와 동전위가 되도록 출력노드의 전위를 제어하는 아날로그버퍼로서 어떠한 용도로도 사용가능한 것은 말할 필요도 없다.
또한, 구동회로(20)의 전계효과 트랜지스터는, MOS 트랜지스터라도 되고, TFT(박막트랜지스터)라도 된다. 또한, 저항소자는 고유전금속으로 형성해도 되고, 불순물확산층으로 형성해도 되며, 점유면적 감소화를 위해 전계효과 트랜지스터로 형성해도 된다.
또한, 전계효과 트랜지스터를 TFT로 구성하는 경우는, 저항소자를 진성 a-Si 박막으로 구성하면 된다. 즉, TFT는, 유리기판 상에 형성된 진성 a-Si 박막의 표면에 게이트전극을 형성하고, 게이트전극의 위쪽으로부터 소정영역에 불순물을 주입하여 게이트전극의 한쪽 측 및 다른쪽 측에 각각 소스 및 드레인을 형성한 것이다. 게이트전극에 의해 마스크되어 불순물이 주입되어 있지 않은 부분이 채널영역이 된다. 채널을 할 수 없을 때의 채널영역의 저항값, 즉 비도통시의 TFT의 저항값은,1012Ω 오더가 된다.
저항소자를 트랜지스터와 동일한 사이즈로 하면, 저항소자의 저항값이 비도통시의 트랜지스터의 저항값과 동일한 정도로 되고, 레벨시프트회로 21, 25의 전원전압 V3, V4-V5가 저항소자와 트랜지스터로 분압되어 출력레벨 V22, V27이 저하하여, 원하는 전위를 얻을 수 없게 된다. 이것을 방지하기 위해서는, 저항소자의 저항값을 트랜지스터의 오프저항값보다도 작게 할 필요가 있다. 예를 들면, 저항소자의 폭을 트랜지스터의 폭의 10∼100배로 하여 저항소자의 저항값을 트랜지스터의 저항값의 1/10∼1/100배로 하면 된다. 혹은, 불순물을 주입한 a-Si 막으로 저항소자를 구성하면, 저항소자의 면적을 크게 하지 않고, 저항소자의 저항값을 작게 할 수 있다.
이하, 여러가지의 변경예에 대하여 설명한다. 도 7의 구동회로 40은, 도 4의 구동회로 20에서 커패시터 29를 제거한 것이다. 부하용량 36의 용량값이 비교적 작은 경우는, 트랜지스터 23, 24, 26, 27, 31, 32, 34, 35의 치수를 작게 할 수 있다. 트랜지스터 23, 27, 31, 35의 치수를 작게 하면 트랜지스터 23, 27, 31, 35의 게이트용량이 작아지고, 노드 N22, N27의 기생용량이 작아진다. 따라서, 커패시터 29가 없어도 저항소자 22, 28을 통해 행해지는 충방전에 의해 노드 N22, N27의 전위 V22, V27의 상승 및 하강이 가능해진다. 이 변경예에서는, 커패시터 29를 제거하였으므로, 회로의 점유면적이 작게 끝난다.
도 8의 구동회로 41은, 도 4의 구동회로 20에서 다이오드접속된 트랜지스터 23, 27, 32, 34를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단,│VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 4의 구동회로 20과 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 회로의 점유면적을 작게 할 수 있다.
도 9의 구동회로 42는, 도 8의 구동회로 37에서 또한 커패시터 29를 제거한 것이다. 부하용량 36의 용량값이 비교적 작은 경우는, 트랜지스터 24, 26, 31, 35의 치수를 작게 할 수 있고, 노드 N22, N27의 기생용량을 작게 할 수 있다. 따라서, 커패시터 29가 없어도 저항소자 22, 28을 통해 행해지는 충방전에 의해 노드 N22, N27의 전위 V22, V27의 상승 및 하강이 가능해진다. 이 변경예에서는, 커패시터 29를 제거하였으므로, 회로의 점유면적을 더욱 작게 할 수 있다.
도 10의 컬러액정 표시장치로서는, 각 행에 대응하여 2개의 주사선 4a, 4b가 설치된다. 스위치 15, 16은, 각각 주사선 4a, 4b가 선택레벨의 「H」레벨인 경우에 도통한다. 스위치 15, 16이 동시에 온되고, 스위치 16이 오프된 후에 스위치 15가 오프된다. 이 경우는, 구동회로 20의 동작의 안정화를 도모할 수 있다.
도 11의 화상표시장치는, 실시예 1의 컬러액정 표시장치에서 액정셀(2)을 P형 트랜지스터(50) 및 유기 EL(전계 발광)소자(51)로 치환한 것이다. P형 트랜지스터 50 및 유기 EL 소자 51은, 전원전위 VCC의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. P형 트랜지스터 50의 게이트는, 구동회로 20의 출력노드 N30에 접속된다. 구동회로 20의 출력전위에 따라 P형 트랜지스터 50의 도통저항값이 변화되고, 유기 EL 소자 51에 흐르는 전류값이 변화된다. 이에 따라, 유기 EL 소자 51의 밝기가 변화된다. 유기 EL 소자 51은, 복수행 복수열로 배치되어 1장의 패널을 구성하고, 그 패널에는 하나의 화상이 표시된다.
[실시예 2]
도 12는, 본 발명의 실시예 2에 의한 샘플홀드회로의 구동회로 60의 구성을 나타내는 회로도이다. 도 12를 참조하여, 이 구동회로 60이 도 4의 구동회로 20과 다른 점은, 레벨시프트회로 21, 25가 각각 레벨시프트회로 61, 63으로 치환되어 있는 점이다. 레벨시프트회로 61은 레벨시프트회로 21의 저항소자 22를 정전류원 62로 치환하고, 레벨시프트회로 63은 레벨시프트회로 25의 저항소자 28을 정전류원 64로 치환한 것이다.
정전류원 62는, 도 13에 나타내는 바와 같이, P형 트랜지스터 65, 66 및 저항소자 67을 포함한다. P형 트랜지스터 65는 제3 전원전위 V3의 라인과 노드 N22와의 사이에 접속되고, P형 트랜지스터 66 및 저항소자 67은 제3 전원전위 V3의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. P형 트랜지스터 65, 66의 게이트는, 모두 P형 트랜지스터 66의 드레인에 접속된다. P형 트랜지스터 65, 66은, 커렌트미러회로를 구성한다. P형 트랜지스터 66 및 저항소자 67에는 저항소자 67의 저항값에 따른 값의 정전류가 흐르고, P형 트랜지스터 65에는 P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 이때, 저항소자 67의 한쪽 전극은 접지전위 GND의 라인에 접속되어 있지만, 제3 전원전위 V3으로부터 P형 트랜지스터 66의 임계치전압의 절대값 │VTP│를 감산한 전위보다도 낮은 다른 전원전위의 라인에 저항소자 67의 한쪽 전극을 접속해도 된다. 또한, 정전류원으로서 트랜지스터 65, 66 및 저항소자 67 대신에, 게이트와 소스를 서로 접속한 디플리션형의 트랜지스터를 제3 전원전위 V3의 라인과 노드 N22와의 사이에 설치해도 된다.
또한 정전류원 64는, 저항소자 68 및 N형 트랜지스터 69, 70을 포함한다. 저항소자 68 및 N형 트랜지스터 69는 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 직렬접속되고, N형 트랜지스터 70은 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속된다. N형 트랜지스터 69, 74의 게이트는, 모두 N형 트랜지스터 69의 드레인에 접속된다. N형 트랜지스터 69, 70은, 커렌트미러회로를 구성한다. 저항소자 68 및 N형 트랜지스터 69에는 저항소자 68의 저항값에 따른 값의 정전류가 흐르고, N형 트랜지스터 70에는 N형 트랜지스터 69에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 이때, 저항소자 68의 한쪽 전극은 제4 전원전위 V4에 접속되어 있지만, 제5 전원전위 V5에 N형 트랜지스터 69의 임계치전압 VTN을 가산한 전위보다도 높은 다른 전원전위의 라인에 저항소자 68의 한쪽 전극을 접속해도 된다. 또한, 정전류원으로서 트랜지스터 69, 70 및 저항소자 68 대신에, 게이트와 소스를 서로 접속한 디플리션형의 트랜지스터를 제5 전원전위 V5의 라인과 노드 N27과의 사이에 설치해도 된다. 다른 구성 및 동작은, 도 4의 구동회로 20과 동일하므로, 그 설명은 반복하지 않는다.
이 실시예 2에서는, 도 4의 구동회로 20의 저항소자 22, 28을 각각, 정전류원 62, 64로 치환하였으므로 입력전위 VI의 값에 상관없이, 입력전위 VI와 같은 출력전위 VO를 얻을 수 있다.
이하, 이 실시예 2의 여러가지의 변경예에 대하여 설명한다. 도 14의 구동회로 71은, 도 12의 구동회로 60에서 커패시터 29를 제거한 것이다. 이 변경예는, 부하용량 36의 용량값이 비교적 작은 경우에 유효하게 된다. 이 변경예에서는, 커패시터 29를 제거하였으므로, 회로의 점유면적이 작게 끝난다.
도 15의 구동회로 72는, 도 13의 구동회로 60에서 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 회로의 점유면적을 작게 할 수 있다. 단, 출력전위 VO는, VO=VI+│VTP│-VTN이 된다.
도 16의 구동회로 73은, 도 15의 구동회로 72로부터 커패시터 29를 제거한 것이다. 이 변경예는, 부하용량 36의 용량값이 비교적 작은 경우에 유효하게 된다. 이 변경예에서는, 커패시터 29를 제거하였으므로, 회로의 점유면적이 작게 끝난다.
[실시예 3]
예를 들면 도 4의 구동회로 20에서, 부하용량 36을 충방전할 때, 트랜지스터 31, 32, 34, 35의 각각은 소위 소스 폴로어동작을 행한다. 그 때, 출력전위 VO가 입력전위 VI에 근접해짐에 따라 트랜지스터 31, 32, 34, 35의 각각의 게이트-소스사이 전압이 작아져, 트랜지스터 31, 32, 34, 35의 전류구동능력이 저하한다. 트랜지스터 32, 34에 대해서는 그것들의 게이트전극폭을 넓게 함으로써 구동능력의 저하를 막는 것이 가능하게 되지만, 트랜지스터 31, 35의 게이트전극폭을 넓히면 게이트용량이 증대하여, 구동회로(20)의 동작속도가 저하해 버린다. 이 실시예 7에서는, 이 문제의 해결이 도모된다.
도 17은, 본 발명의 실시예 3에 의한 샘플홀드회로의 구동회로 75의 구성을나타내는 회로도이다. 도 17을 참조하여, 이 구동회로 75는, 도 14의 구동회로 71에 커패시터 76, 77을 추가한 것이다. 커패시터 76의 한쪽 전극은 승압신호 ΦB를 수신하고, 그 다른쪽 전극은 노드 N22에 접속된다. 커패시터 77의 한쪽 전극은 승압신호 ΦB의 상보신호 /ΦB를 수신하고, 그 다른쪽 전극은 노드 N27에 접속된다.
도 18은, 도 17에 나타낸 구동회로 75의 동작을 나타내는 타임차트이다. 도 18에서는, 이해를 쉽게 하기 위해, 노드 N22, N27의 전위 V22, V27 및 출력전위 VO의 천이시간이 실제보다도 길게 표시되어 있다. 시간 t1에서, 입력전위 VI가 「L」레벨 VL로부터 「H」레벨 VH로 상승되면, 전위 V22, V27, VO의 각각이 서서히 상승한다. 전술한 대로, 전위 V22, V27, VO의 각각은, 전위변화의 주기는 비교적 빠르게 상승되지만, 최종레벨에 근접해짐에 따라 상승 속도가 느려진다.
시간 t1로부터 소정시간 경과 후의 시간 t2에서, 승압신호 ΦB가 「H」레벨로 상승됨과 동시에 신호 /ΦB가 「L」레벨로 강하된다. 신호 ΦB가 「H」레벨로 상승되면, 커패시터 76을 통해 용량결합에 의해, 노드 N22의 전위 V22가 소정전압 ΔV1만큼 상승한다. 신호 /ΦB가 「L」레벨로 강하되면, 커패시터 77을 통해 용량결합에 의해, 노드 N27의 전위 V27이 소정전위 ΔV2만큼 저하한다. 이때, 출력노드 N30에 「H」레벨 VH를 출력하는 동작을 행하고 있고, N형 트랜지스터 31의 도통저항값 쪽이 P형 트랜지스터 35의 도통저항값보다도 낮게 되어 있으므로, V22에 의한 레벨상승 작용 쪽이 V27에 의한 레벨강하작용보다도 강하게 동작하여, 출력전위 VO는 시간 t2로부터 급속히 상승한다(V22를 승압하지 않은 경우는 점선으로 나타낸 바와 같이 됨).
승압된 전위 V22는, 노드 N22로부터 트랜지스터 23, 24를 통해 접지전위 GND의 라인에 전류가 유출함으로써, VI+│VTP│+VTN까지 저하한다. 또한 강압된 전위 V27은, 제4 전원전위 V4의 라인으로부터 트랜지스터 26, 27을 통해 노드 N27에 전류가 유입함으로써, VI-│VTP│-VTN까지 상승한다.
시간 t3에서, 승압신호 ΦB가 「L」레벨로 강하됨과 동시에 신호 /ΦB가 「H」레벨로 상승된다. 신호 ΦB가 「L」레벨로 강하되면, 커패시터 76을 통해 용량결합에 의해, 노드 N22의 전위 V22가 소정전압 ΔV1만큼 저하한다. 또한 신호 /ΦB가 「H」레벨로 상승되면, 커패시터 77을 통해 용량결합에 의해, 노드 N27의 전위 V27이 소정전압 ΔV2만큼 상승한다. V22가 ΔV1만큼 저하해도 풀업회로 30에는 출력전위 VO를 저하시키는 능력이 없고, V27이 ΔV2만큼 상승해도 풀다운회로 33에는 출력전위 VO를 상승시키는 능력이 없으므로, 출력전위 VO는 변화하지 않는다.
강압된 전위 V22는, 제3 전원전위 V3의 라인으로부터 P형 트랜지스터 65를 통해 노드 N22에 전류가 유입함으로써, VI+│VTP│+VTN까지 상승한다. 단, 저소비전력화를 위해 P형 트랜지스터 65의 전류구동능력이 작게 설정되어 있으므로, 노드 N22의 전위 V22가 원래의 레벨 VI+│VTP│+VTN으로 상승하는 데 필요한 시간은, V22가 그 레벨 VI+│VTP│+VTN으로 저하하는 데 필요한 시간보다도 길어진다.
또한 승압된 전위 V27은, 노드 N27로부터 N형 트랜지스터 70을 통하여 제5 전원전위 V5의 라인에 전류가 유출함으로써, VI-VTN-│VTP│까지 저하한다. 단, 저소비전력화를 위해 N형 트랜지스터의 전류구동능력은 작게 설정되어 있으므로, 노드 N27의 전위 V27이 원래의 레벨 VI-VTN-│VTP│으로 저하하는 데 필요한 시간은,V22가 그 레벨 VI-VTN-│VTP│로 상승하는 데 필요한 시간보다도 길어진다.
다음에 시간 t4에서, 입력전위 VI가 「H」레벨 VH로부터 「L」레벨 VL로 강하되면, 전위 V22, V27, V4의 각각이 서서히 저하한다. 전위 V22, V27, V4의 각각은, 전위변화의 초기는 비교적 빠르게 하강하지만, 최종레벨에 근접해짐에 따라 하강속도가 시간이 늦어진다.
시간 t4로부터 소정시간경과 후의 시간 t5에서, 승압신호 ΦB가 「H」레벨로 상승됨과 동시에 신호 /ΦB가 「L」레벨로 강하된다. 신호 ΦB가 「H」레벨로 상승되면, 커패시터 76을 통해 용량결합에 의해, 노드 N22의 전위 V22가 소정전압 ΔV1만큼 상승한다. 신호 /ΦB가 「L」레벨로 강하되면, 커패시터 77을 통해 용량결합에 의해, 노드 N27의 전위 V27이 소정전위 ΔV2만큼 저하한다. 이때, 출력노드 N30에 「L」레벨 VL을 출력하는 동작을 행하고 있고, P형 트랜지스터 35의 도통저항값 쪽이 N형 트랜지스터 31의 도통저항값보다도 낮게 되어 있으므로, V27에 의한 레벨하강작용 쪽이 V22에 의한 레벨상승작용보다도 강하게 작용하고, 출력전위 VO는 시간 t5로부터 급속히 저하한다(V27을 강압하지 않은 경우는 점선으로 나타낸 바와 같이 됨).
승압된 전위 V22는, 노드 N22로부터 트랜지스터 23, 24를 통해 접지전위 GND의 라인에 전류가 유출함으로써, VI+│VTP│+VTN까지 저하한다. 또한 강압된 전위 V27은, 제4 전원전위 V4의 라인으로부터 트랜지스터 26, 27을 통해 노드 N27에 전류가 유입함으로써, VI-│VTP│-VTN까지 상승한다.
시간 t6에서, 승압신호 ΦB가 「L」레벨로 강하됨과 동시에 신호 /ΦB가 「H」레벨로 상승된다. 신호 ΦB가 「L」레벨로 강하되면, 커패시터 76을 통해 용량결합에 의해, 노드 N22의 전위 V22가 소정전압 ΔV1만큼 저하한다. 또한 신호 /ΦB가 「H」레벨로 상승되면, 커패시터 77을 통해 용량결합에 의해, 노드 N27의 전위 V27이 소정전압 ΔV2만큼 상승한다. ΔV1이 저하해도 풀업회로 30에는 출력전위 VO를 저하시키는 능력이 없고, ΔV2가 상승해도 풀다운회로 33에는 출력전위 VO를 상승시키는 능력이 없으므로, 출력전위 VO는 변화하지 않는다.
강압된 전위 V22는, 제3 전원전위 V3의 라인으로부터 P형 트랜지스터 65를 통해 노드 N22에 전류가 유입함으로써, VI+│VTP│+VTN까지 상승한다. 단, 저소비전력화를 위해 P형 트랜지스터 65의 전류구동능력은 작게 설정되어 있으므로, 노드 N22의 전위 V22가 원래의 레벨 VI+│VTP│+VTN으로 상승하는 데 필요한 시간은, V22가 그 레벨 VI+│VTP│+VTN으로 저하하는 데 필요한 시간보다도 길어진다.
또한 승압된 전위 V27은, 노드 N27로부터 N형 트랜지스터 70을 통해 제5 전원전위 VO의 라인에 전류가 유출함으로써, VI-VTN-│VTP│까지 저하한다. 단, 저소비전력화를 위해 N형 트랜지스터 70의 전류구동능력은 작게 설정되어 있으므로, 노드 N27의 전위 V27이 원래의 레벨 VI-VTN-│VTP│로 저하하는 데 필요한 시간은, V22가 그 레벨 VI-VTN-│VTP│로 상승하는 데 필요한 시간보다도 길어진다.
이 실시예 3에서는, 입력전위 VI가 「L」레벨 VL로부터 「H」레벨 VH로 상승된 것에 따라 노드 N22의 전위 V22를 원래 도달해야 할 전위 VI+│VTP│+VTN보다도 높은 전위로 승압하므로, 출력전위 VO의 상승 속도를 빠르게 할 수 있다. 또한, 입력전위 VI가 「H」레벨 VH로부터 「L」레벨 VL로 강하된 것에 따라 노드 N27의 전위 V27도 원래 도달해야 할 전위 VI-│VTP│-VTN보다도 낮은 전위로 강압하므로, 출력전위 VO의 하강속도를 빠르게 할 수 있다. 따라서, 구동회로 75의 응답속도의 고속화를 도모할 수 있다.
도 19는, 이 실시예 3의 변경예에 의한 구동회로 78의 구성을 나타내는 회로도이다. 이 구동회로 78은, 도 17의 구동회로 75의 트랜지스터 23, 27, 32, 34를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
[실시예 4]
도 20은, 본 발명의 실시예 4에 의한 샘플홀드회로의 구동회로(80)의 구성을 나타내는 회로도이다. 도 20을 참조하여, 이 구동회로 80은, 도 14의 구동회로 71에 P형 트랜지스터 81 및 N형 트랜지스터 82를 추가한 것이다. P형 트랜지스터 81은, 제3 전원전위 V3의 라인과 노드 N22와의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP를 수신한다. N형 트랜지스터 82는, 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP의 상보신호 ΦP를 수신한다.
신호 ΦP, /ΦP는, 실시예 3에서 나타낸 신호 ΦB, /ΦB와 동일한 타이밍으로 레벨변화된다. 즉, 입력신호 VI가 「L」레벨 VL로부터 「H」레벨 VH로 상승되고 나서 소정시간 경과 후에, 신호 /ΦP, ΦP가 각각 펄스적으로 「L」레벨 및 「H」레벨로 되고, P형 트랜지스터 81 및 N형 트랜지스터 82가 펄스적으로 도통한다. 이에 따라, 노드 N22의 전위 V22는, 제3 전원전위 V3을 트랜지스터 81과 트랜지스터 23, 24로 분압한 전위로 승압된 후, 소정값 VI+│VTP│+VTN이 된다. 또한, 노드N27의 전위 V27은, 제4 전원전위 V4와 제5 전원전위 V5의 사이의 전압 V4-V5를 트랜지스터 26, 27과 트랜지스터 82로 분압한 전위로 강압된 후, 소정값 VI-VTN-│VTP│가 된다. 이때, 실시예 3에서도 기술한 바와 같이, N형 트랜지스터 31에 의한 충전작용 쪽이 P형 트랜지스터 35에 의한 방전작용보다도 강하게 작용하고, 출력전위 VO는 급속히 입력전위 VI와 같아진다.
이 실시예 4에서도, 실시예 3과 동일한 효과를 얻을 수 있다.
이하, 이 실시예 4의 여러가지의 변경예에 대하여 설명한다. 도 21의 구동회로 83은, 도 20의 구동회로 80으로부터 N형 트랜지스터 23, 24 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
도 22의 구동회로 85는, 도 20의 구동회로 80에 N형 트랜지스터 86 및 P형 트랜지스터 87을 추가한 것이다. N형 트랜지스터 86은, P형 트랜지스터 24의 소스와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP를 수신한다. P형 트랜지스터 87은, 제4 전원전위 V4의 라인과 N형 트랜지스터 26의 드레인과의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP의 상보신호 ΦP를 수신한다. 이 변경예에서는, P형 트랜지스터 81의 도통시에 N형 트랜지스터 86이 비도통이 되므로, 제3 전원전위 V3의 라인으로부터 트랜지스터 81, 23, 24, 86을 통해 접지전위 GND의 라인에 관통전류가 흐르는 것을 방지할 수 있다. 또한, N형 트랜지스터 82의 도통시에 P형 트랜지스터 87이 비도통이 되므로, 제4 전원전위 V4의 라인으로부터 트랜지스터 87, 26, 27, 82를 통해 제5 전원전위 V5의 라인에 관통전류가 흐르는 것을 방지할 수 있다. 따라서, 회로 61, 63의 소비전류가 작게 끝난다.
도 23의 구동회로 88은, 도 22의 구동회로 85로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 출력전위 VO가 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
도 24의 구동회로 90은, 도 20의 구동회로 80의 P형 트랜지스터 24의 소스에 접지전위 GND 대신에 신호 ΦP를 공급함과 동시에 N형 트랜지스터의 드레인에 제4 전원전위 VO 대신에 신호 /ΦP를 공급한 것이다. 이 변경예에서는, P형 트랜지스터 81의 도통시에 P형 트랜지스터 24의 드레인을 「H」레벨로 하므로, 트랜지스터 81, 23, 24에 관통전류가 흐르는 것을 방지할 수 있다. 또한, N형 트랜지스터 82의 도통시에 N형 트랜지스터 26의 드레인을 「L」레벨로 하므로, 트랜지스터 26, 27, 82에 관통전류가 흐르는 것을 방지할 수 있다. 따라서, 회로 61, 63의 소비전류의 감소화를 도모할 수 있다.
도 25의 구동회로 91은, 도 24의 구동회로 90으로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
[실시예 5]
도 26은, 본 발명의 실시예 5에 의한 샘플홀드회로의 구동회로 95의 구성을나타내는 회로도이다. 도 26을 참조하여, 이 구동회로 95가 도 17의 구동회로 75와 다른 점은, 레벨시프트회로 61, 63이 각각 레벨시프트회로 96, 102로 치환되어 있는 점이다.
레벨시프트회로 96은, 레벨시프트회로 61에 P형 트랜지스터 97, 98 및 N형 트랜지스터 99∼101을 추가한 것이다. P형 트랜지스터 97은, N형 트랜지스터 99, 100 및 P형 트랜지스터 98은 제3 전원전위 V3의 라인과 접지전위 GND의 라인과의 사이에 직렬접속되고, N형 트랜지스터 101은 제3 전원전위 V3의 라인과 노드 N22와의 사이에 접속된다. P형 트랜지스터 97의 게이트는, P형 트랜지스터 66의 게이트에 접속된다. 따라서, 트랜지스터 97, 99, 100, 98에는, P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. N형 트랜지스터 99, 100의 게이트는, 각각 그것들의 드레인에 접속된다. N형 트랜지스터 99, 100의 각각은 다이오드를 구성한다. P형 트랜지스터 98의 게이트는, 입력전위 VI를 수신한다. 트랜지스터 97, 99의 사이의 노드의 전위 V99는, V99=VI+│VTP│+VTN이 된다. V99는, N형 트랜지스터 101의 게이트에 공급된다. N형 트랜지스터 101은, 노드 N22를 V99-VTN=VI+│VTP│+VTN으로 충전한다.
레벨시프트회로 102는, 레벨시프트회로 63에 N형 트랜지스터 103, 104 및 P형 트랜지스터 105∼107을 추가한 것이다. N형 트랜지스터 103, P형 트랜지스터 105, 106 및 N형 트랜지스터 104는, 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 직렬접속되고, P형 트랜지스터 107은 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속된다. N형 트랜지스터 103의 게이트는, 입력전위 VI를 받는다. P형 트랜지스터 105, 106의 게이트는, 각각 그것들의 드레인에 접속된다. P형 트랜지스터 105, 106의 각각은, 다이오드를 구성한다. N형 트랜지스터 104의 게이트는, N형 트랜지스터 69의 게이트에 접속된다. N형 트랜지스터 104에는, N형 트랜지스터 69에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. MOS 트랜지스터 106과 104의 사이의 노드의 전위 V106은, V106=VI-VTN-│VTP│가 된다. V106은, P형 트랜지스터 107의 게이트에 공급된다. P형 트랜지스터 107은, 노드 N27을 V106-│VTP│=VI-VTN-│VTP│로 방전한다. 다른 구성 및 동작은, 도 17의 구동회로 75와 동일하므로, 그 설명은 반복하지 않는다.
도 27은, 도 26에 나타낸 구동회로 95의 동작을 나타내는 타임차트로서, 도 18과 대비되는 도면이다. 도 27을 참조하여, 이 구동회로 95에서는, 트랜지스터 97∼101에 의해 노드 N22를 VI+│VTP│+VTN으로 충전하므로, 노드 N22의 전위 V22가 소정값 VI+│VTP│+VTN보다도 저하하였을 때(시간 t3, t6), 노드 N22의 전위 V22를 급속히 소정값 VI+│VTP│+VTN으로 되돌릴 수 있다. 또한, 트랜지스터 103∼107에 의해 노드 N27을 VI-VTN-│VTP│로 방전하므로, 노드 N27의 전위 V27이 소정값 VI-VTN-│VTP│보다도 상승하였을 때(시간 t3, t6), 노드 N27의 전위 V27을 급속히 소정값 VI-VTN-│VTP│로 되돌릴 수 있다. 따라서, 회로의 응답속도의 고속화를 도모할 수 있다.
도 28은, 이 실시예 5의 변경예를 나타내는 회로도이다. 이 구동회로 108은, 도 26의 구동회로 95로부터 N형 트랜지스터 23, 34, 100 및 P형 트랜지스터 27, 32, 105를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34, 100, 105를 제거하였으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
[실시예 6]
도 29는, 본 발명의 실시예 6에 의한 샘플홀드회로의 구동회로 110의 구성을 나타내는 회로도이다. 도 29에서, 이 구동회로 110이 도 26의 구동회로 95와 다른 점은, 레벨시프트회로 96, 102가 레벨시프트회로 111, 112로 치환되어 있는 점이다.
레벨시프트회로 111은, 레벨시프트회로 96으로부터 P형 트랜지스터 97, 98 및 N형 트랜지스터 100을 제거하고, N형 트랜지스터 99를 P형 트랜지스터 65의 소스와 노드 N22와의 사이에 접속한 것이다. N형 트랜지스터 99의 게이트는, N형 트랜지스터 99의 드레인 및 N형 트랜지스터 101의 게이트에 접속된다. N형 트랜지스터 99, 101의 게이트의 전위 V99는, V99=VI+│VTP│+2VTN이 된다. N형 트랜지스터 101은, 노드 N22를 V99-VTN=VO+│VTP│+VTN으로 충전한다.
레벨시프트회로 112는, 레벨시프트회로 102로부터 N형 트랜지스터 103, 104 및 P형 트랜지스터 105를 제거하고, P형 트랜지스터 106을 노드 N27과 N형 트랜지스터 80의 드레인과의 사이에 접속한 것이다. P형 트랜지스터 106의 게이트는, 그 드레인 및 P형 트랜지스터 107의 게이트에 접속된다. P형 트랜지스터 106, 107의 게이트의 전위 V106은, V106=VI-VTN-2│VTP│가 된다. P형 트랜지스터 107은, 노드 N27을 V106+│VTP│=VI-VTN-│VTP│로 방전한다. 다른 구성 및 동작은, 도 26의 구동회로 95와 동일하므로, 그 설명은 반복하지 않는다.
이 실시예 6에서는, 실시예 5와 같은 효과를 얻을 수 있는 것 외, 제3 전원전위 V3의 라인으로부터 트랜지스터 97, 99, 100, 98을 통해 접지전위 GND의 라인에 흐르는 전류, 및 제4 전원전위 VO의 라인으로부터 트랜지스터 103, 105, 106, 104를 통해 제5 전원전위 V5의 라인에 흐르는 전류를 삭감할 수 있으므로, 소비전류가 작게 끝난다. 또한, 트랜지스터 97, 98, 100, 103∼105를 제거하였으므로, 회로의 점유면적이 작게 끝난다.
도 30은, 이 실시예 6의 변경예를 나타내는 회로도이다. 이 구동회로 113은, 도 29의 구동회로 110으로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 끝난다.
[실시예 7]
도 31은, 본 발명의 실시예 7에 의한 반도체 집적회로장치의 주요부를 나타내는 회로블록도이다. 도 31에서, 이 반도체 집적회로장치는, j개(단, j는 2 이상의 정수임)의 구동회로 115.1∼115.j를 구비한다.
구동회로 115.1은, 도 32에 나타내는 바와 같이, 도 13의 구동회로 60의 레벨시프트회로 61, 63을 각각 레벨시프트회로 116, 117로 치환한 것이다. 레벨시프트회로 116은 레벨시프트회로 61로부터 P형 트랜지스터 66 및 저항소자 67을 제거한 것이고, 레벨시프트회로 117은 레벨시프트회로 63으로부터 저항소자 68 및 N형 트랜지스터 69를 제거한 것이다. 트랜지스터 65,70의 게이트는, 각각 바이어스전위 VBP, VBN을 수신한다. 다른 구동회로 115.2∼115.j의 각각도 구동회로 115.1과 같은 구성이다.
도 31로 되돌아가, 이 반도체 집적회로장치에서는, 바이어스전위 VBP를 생성하기 위한 P형 트랜지스터 66 및 저항소자 67과 바이어스전위 VBN을 생성하기 위한 저항소자 68 및 N형 트랜지스터 69가 구동회로 115.1∼115.j에 공통으로 설치된다.
P형 트랜지스터 66 및 저항소자 67은 제3 전원전위 V3의 라인과 접지전위 GND의 라인과의 사이에 직렬접속되고, P형 트랜지스터 66의 게이트는 그 드레인(노드 N66)에 접속된다. 노드 N66에는, 바이어스전위 VBP가 나타난다. 노드 N66과 접지전위 GND의 라인과의 사이에는, 바이어스전위 VBP를 안정화시키기 위한 커패시터 118이 접속된다. 구동회로 115.1∼115.j의 각각의 P형 트랜지스터 65에는, P형 트랜지스터 66에 흐르는 정전류에 따른 값의 정전류가 흐른다.
저항소자 68 및 N형 트랜지스터 69는 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 접속되고, N형 트랜지스터 69의 게이트는 그 드레인(노드 N68)에 접속된다. 노드 N68에는, 바이어스전위 VBN이 나타난다. 노드 N68과 접지전위 GND의 라인과의 사이에는, 바이어스전위 VBN을 안정화시키기 위한 커패시터 119가 접속된다. 구동전위 115.1∼115.j의 각각의 N형 트랜지스터 70은, N형 트랜지스터 69에 흐르는 정전류에 따른 값의 정전류가 흐른다.
이 실시예 7에서는, 실시예 2와 동일한 효과를 얻을 수 있는 것 외, 바이어스전위 VBP, VBN을 생성하기 위한 회로를 구동회로 115.1∼115.j에 공통으로 설치하였으므로, 구동회로 115.1∼115.j 1개당 점유면적이 작게 끝난다.
[실시예 8]
도 33은, 본 발명의 실시예 8에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로 120의 구성을 나타내는 회로블록도이다. 도 33에서, 이 오프셋 보상기능의 구동회로 120은, 구동회로 121, 커패시터 122 및 스위치 S1∼S4를 포함한다. 구동회로 121은, 실시예 1∼11에서 나타낸 구동회로 중 어느 하나의 구동회로이다. 커패시터 122 및 스위치 S1∼S4는, 구동회로 121의 트랜지스터의 임계치전압의 변동 등에 의해 구동회로 121의 입력전위와 출력전위의 사이에 전위차 즉 오프셋전압 VOF가 생긴 경우에, 이 오프셋전압 VOF를 보상하기 위한 오프셋 보상회로를 구성한다.
즉, 스위치 S1은 입력노드 N120과 구동회로 121의 입력노드 N20과의 사이에 접속되고, 스위치 S4는 출력노드 N121과 구동회로 121의 출력노드 N30과의 사이에 접속된다. 커패시터 122 및 스위치 S22는, 구동회로 121의 입력노드 N20과 출력노드 N30과의 사이에 직렬접속된다. 스위치 S3은, 입력노드 N120과 커패시터 122 및 스위치 S2 사이의 노드 N122와의 사이에 접속된다. 스위치 S1∼S4의 각각은, P형 트랜지스터이어도 되고, N형 트랜지스터이어도 되며, P형 트랜지스터 및 N형 트랜지스터를 병렬접속한 것이어도 된다. 스위치 S1∼S4의 각각은, 제어신호(도시하지 않음)에 의해 온/오프제어된다.
현재, 구동회로 121의 출력전위가 입력전위보다도 오프셋전압 VOF만큼 낮은 경우에 대하여 설명한다. 도 34에 나타내는 바와 같이, 초기상태에서는, 모든 스위치 S1∼S4는 오프상태로 되어 있다. 어떤 시간 t1에서 스위치 S1, S2가 온상태로 되면, 구동회로 121의 입력노드 N20의 전위 V20은 V20=VI가 되고, 구동회로 121의출력전위 V30 및 노드 N122의 전위 V122는 V30=V122=VI-VOF가 되며, 커패시터 122는 오프셋전압 VOF로 충전된다.
다음에 시간 t2에서 스위치 S1, S2가 오프상태로 되면, 오프셋전압 VOF는 커패시터 122로 유지된다. 이어서 시간 t3에서 스위치 S3이 온상태로 되면, 노드 N122의 전위 V122는 V122=VI가 되고, 구동회로 121의 입력전위 V20은 V20=VI+VOF가 된다. 이 결과, 구동회로 121의 출력전위 V30은 V30=V2O-VOF=VI가 되고, 구동회로 121의 오프셋전압 VOF는 소거된 것으로 된다. 다음에 시간 t4에서 스위치 S4가 온상태로 되면, 출력전위 VO가 VO=VI가 되어 부하에 공급된다.
이 실시예 8에서는, 구동회로 121의 오프셋전압 VOF를 소거할 수 있고, 출력전위 VO와 입력전위 VI를 일치시킬 수 있다.
이때, 스위치 S4는 반드시 필요하지 않다. 단, 스위치 S4를 설치하지 않으면, 부하용량 36의 용량값이 큰 경우는 시간 t1에서 스위치 S1, S2를 온상태로 하고 나서 커패시터 122의 단자 사이 전압 VOF가 안정하기까지의 시간이 길어진다.
[실시예 9]
도 35는, 본 발명의 실시예 9에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로 125의 구성을 나타내는 회로블록도이다. 도 35에서, 이 오프셋 보상기능의 구동회로 125는, 도 12의 구동회로 60에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1a∼S4a, S1b∼S4b를 추가한 것이다.
스위치 S1a, S1b는, 각각 입력노드 N120과 트랜지스터 24, 26의 게이트(노드 N20a, N20b)와의 사이에 접속된다. 스위치 S4a, S4b는, 각각 출력노드 N121과 트랜지스터 32, 34의 드레인(노드 N30a, N30b)과의 사이에 접속된다. 커패시터 122a 및 스위치 S2a는, 노드 N20a와 N30a의 사이에 직렬접속된다. 커패시터122b 및 스위치 S2b는, 노드 N20b와 N30b의 사이에 직렬접속된다. 스위치 S3a는, 입력노드 N120과 커패시터 122a 및 스위치 S2a 사이의 노드 N122a와의 사이에 접속된다. 스위치 3b는, 입력노드 N120과 커패시터 122b 및 스위치 S2b 사이의 노드 N122 등과의 사이에 접속된다. 커패시터 126a, 126b의 한쪽 전극은 각각 노드 N30a, N30b에 접속되고, 그것들의 다른쪽 전극은 각각 리셋트신호 /ΦR 및 그 상보신호 ΦR을 수신한다.
도 36은, 도 35에 나타낸 오프셋 보상기능의 구동회로 125의 동작을 나타내는 타임차트이다. 정전류원 62 및 트랜지스터 23, 24, 31, 32로 이루어지는 충전회로와, 정전류원 64 및 트랜지스터 26, 27, 34, 35로 이루어지는 방전회로와는, 충전과 방전의 차이는 있지만 동일한 동작을 하므로, 도 36에서는 충전회로의 동작에만 대하여 설명한다. 현재, N형 트랜지스터 31의 임계치전압 VTN이 N형 트랜지스터의 임계치전압 VTN보다도 VOFa만큼 크기 때문에 충전회로측에 오프셋전압 VOFa가 있고, 방전회로측에 오프셋전압 VOFb는 없는 것으로 한다.
초기 상태에서는, 스위치 S1a∼S3a가 오프상태로 됨과 동시에 스위치 S4a가 온상태로 되고, 노드 N20a, N122a, N30a, N121에는 전회의 전위 VI'가 유지되어 있다. 시간 t1에서 스위치 S1a, S2a가 온상태로 되면, 노드 N20a, N122a, N30a, N121의 전위 V20a, V122a, V30a, VO는 모두 입력전위 VI와 같은 전위가 된다. 또한, 노드 N22의 전위 V22는, V22=VI+│VTP│+VTN이 된다. N형 트랜지스터 31의 임계치전압 VTN'가 N형 트랜지스터 23의 임계치전압 VTN보다도 VOFa만큼 높음에도 상관없이 V20a, VI22a, V30a, VO가 모두 VI와 같은 전위가 되는 것은, 출력노드 N121은 방전회로에 의해 입력전위 VI까지 방전되지만, 그것 이하에는 방전되지 않기 때문이다.
다음에, 시간 t2에서 스위치 S4a가 오프상태로 되어, 충전회로의 출력노드 N30a와 방전회로의 출력노드 N30b가 전기적으로 절연된다. 이어서 시간 t3에서 리셋트신호 /ΦR이 「H」레벨로부터 「L」레벨로 강하되면, 커패시터 126a를 통해 용량결합에 의해, 노드 N30a, N122a의 전위 V30a, V122a가 소정전압만큼 강압된다. 이에 따라, 트랜지스터 31, 32가 도통하여 노드 N30a, N122a의 전위 V30a, V122a가 VI-VOFa까지 상승하고, 커패시터 122a가 VOFa로 충전된다.
노드 N30a, N122a의 전위 V30a, V122a가 안정한 후, 시간 t4에서 스위치 S1a, S2a가 오프상태로 되고, 또한 시간 t5에서 스위치 S3a가 온상태로 되면, 입력전위 VI에 오프셋전압 VOFa를 가산한 전위 VI+VOFa가 노드 N20a에 공급된다. 이에 따라, 노드 N22의 전위 V22는 V22=VI+│VTP│+VTN+V9Fa로 되고, 노드 N30a, N122a의 전위 V30a, V122a는 입력전위 VI와 동일 레벨이 된다.
충전회로의 출력전위 V30a는 시간 t1로부터 V30a=VI가 되지만, 시간 t1∼t2의 기간은 배선용량 등에 의해 유지된 전위에 지나지 않고, 부극성의 노이즈가 있었던 경우는 V30a는 VI-VOF까지 저하해 버린다. 이것에 대하여 시간 t5 이후는, 부극성의 노이즈가 있어도 트랜지스터 31, 32에 의해 충전되므로, V30a는 VI로 유지된다.
다음에 시간 t6에서 스위치 S3a가 오프상태로 되고, 또한 시간 t7에서 스위치 S4a가 온상태로 되면, 부하용량 36이 구동회로에 의해 구동된다. 시간 t8에서 리셋신호 /ΦR이 「H」레벨로 상승되면, 초기 상태로 되돌아간다. 이 시간 t8에서는, 출력임피던스가 충분히 낮게 되어 있으므로, 리셋트신호 /ΦR이 「H」레벨로 상승되어도 출력전위 VO는 거의 변화하지 않는다. 방전회로측에서도 동일한 동작이 행해지고, 출력전위 VO는 VI로 유지된다.
도 37은, 도 35에 나타낸 오프셋 보상기능의 구동회로 125의 동작을 나타내는 다른 타임차트이다. 정전류원 62 및 트랜지스터 23, 24, 32로 이루어지는 충전회로와, 정전류원 64 및 트랜지스터 26, 27, 34, 35로 이루어지는 방전회로와는, 충전과 방전의 차이는 있지만 동일한 동작을 하므로, 도 37에서는 방전회로의 동작에만 대하여 설명한다. 현재, P형 트랜지스터 35의 임계치전압의 절대값 │VTP'│가 P형 트랜지스터 27의 임계치전압의 절대값 │VTP│보다도 VOFb만큼 크기 때문에 방전회로측에 오프셋전압 VOFb가 있고, 충전회로측에는 오프셋전압 VOFa는 없는 것으로 한다.
초기 상태에서는, 스위치 S1b∼S3b가 오프상태로 됨과 동시에 스위치 S4b가 온상태로 되고, 노드 N20b, N122b, N30b, N121에는 전회의 전위 VI'가 유지되어 있다. 시간 t1에서 스위치 S1b, S2b가 온상태로 되면, 노드 N20b, N122b, N30b, N121의 전위 V20b, V122b, V30b, VO는 모두 입력전위 VI와 같은 전위가 된다. 또한, 노드 N27의 전위 V27은, V27=VI-│VTP│-VTN이 된다. P형 트랜지스터 35의 임계치전압의 절대값 │VTP'│가 V형 트랜지스터 27의 임계치전압의 절대값 │VTP│보다도 VOFb만큼 높음에도 상관없이 V20b, V122b, V30b, VO는 모두 VI와 같은 전위가 되는것은, 출력노드 N121이 충전회로에 의해 입력전위 VI까지 충전되지만, 그 이상으로는 충전되지 않기 때문이다.
다음에, 시간 t2에서 스위치 S4b가 오프상태로 되어, 충전회로의 출력노드 N30a와 방전회로의 출력노드 N30b가 전기적으로 절연된다. 이어서 시간 t3에서 신호 ΦR이 「L」레벨로부터 「H」레벨로 상승되면, 커패시터 126b를 통해 용량결합에 의해, 노드 N30b, N122b의 전위 V30b, V122b가 소정전압만큼 승압된다. 이에 따라, 트랜지스터 34, 35가 도통하여 노드 N30b, N122b의 전위 V30b, V122b가 VI+VOFb까지 저하하고, 커패시터 122b가 VOFb로 충전된다.
노드 N30b, N122b의 전위 V30b, V122b가 안정한 후, 시간 t4에서 스위치 S1b, S2b가 오프상태로 되고, 또한 시간 t5에서 스위치 S3b가 온상태로 되면, 입력전위 VI로부터 오프셋전압 VOFb를 감산한 전위 VI-VOF가 노드 N20b로 공급된다. 이에 따라, 노드 N27의 전위 V27이 V27=VI-VTN-│VTP│-VOFb가 되고, 노드 N30b, V122b의 전위 V30b, V122b는 입력전위 VI와 동일 레벨이 된다.
방전회로의 출력전위 V30b는 시간 t1로부터 V30b=VI가 되지만, 시간 t1∼t2의 기간은 배선용량 등에 의해 유지된 전위에 지나지 않고, 정극성의 노이즈가 있었던 경우는 V30b는 VI+VOFb까지 상승해 버린다. 이것에 대하여 시간 t5 이후는, 정극성의 노이즈가 있어도 트랜지스터 34, 35에 의해 방전되므로, V30b는 VI로 유지된다.
다음에 시간 t6에서 스위치 S3b가 오프상태로 되고, 또한 시간 t7에서 스위치 S4b가 온상태로 되면, 부하용량 36이 구동회로에 의해 구동된다. 시간 t8에서신호 ΦR이 「L」레벨로 강하되면, 초기 상태로 되돌아간다. 이 시간 t8에서는, 출력임피던스가 낮아져 있으므로, 신호 ΦR이 「L」레벨로 상승되어도 출력전위 V는 거의 변화하지 않는다. 방전회로측에서도 동일한 동작이 행해지고, 출력전위 VO는 VI로 유지된다.
이하, 이 실시예 9의 여러가지의 변경예에 대하여 설명한다. 도 38의 오프셋 보상기능의 구동회로 127은, 도 35의 오프셋 보상기능의 구동회로 125로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 끝난다.
도 39의 오프셋 보상기능의 구동회로 130은, 도 35의 오프셋 보상기능의 구동회로 125의 커패시터 126a, 126b를 각각 N형 트랜지스터 131a 및 P형 트랜지스터 131b로 치환한 것이다. N형 트랜지스터 131a는, 제8 전원전위 V8의 라인과 노드 N30a와의 사이에 접속되고, 그 게이트는 리셋트신호 ΦR1을 수신한다. P형 트랜지스터 131b는, 노드 N30b와 제9 전원전위 V9의 라인과의 사이에 접속되고, 그 게이트는 리셋신호 ΦR'의 상보신호 /ΦR'를 수신한다.
통상시는 신호 ΦR', /ΦR'가 각각 「L」레벨 및 「H」레벨로 되어 있고, N형 트랜지스터 131a 및 P형 트랜지스터 131b는 모두 비도통으로 되어 있다. 도 36 및 도 37의 시간 t3에서, 신호 ΦR'가 소정시간만큼 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦR'가 소정시간만큼 펄스적으로 「L」레벨로 된다. 이에 따라, N형 트랜지스터 131a가 펄스적으로 도통하여 노드 N30a의 전위 V30a가 제8 전원전위 V8로 저하됨과 동시에, P형 트랜지스터 131b가 펄스적으로 도통하여 노드 N30b의 전위 V30b가 제9 전원전위 V9로 상승된다. 이 후, 도 36에서 설명한 경우에서는 노드 N30a가 VI-VOF로 충전되고, 도 37에서 설명한 경우에서는 노드 N30b가 VO+VOF로 방전된다. 이 변경예에서는, 도 36 및 도 37의 시간 t8에서도, 출력전위 VO에 노이즈가 발생하는 것은 없다. 이때, 신호 ΦR', /ΦR'의 펄스폭은 필요 최소한의 값으로 설정된다.
도 40의 오프셋 보상기능의 구동회로 132는, 도 20의 구동회로 80에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1a∼S4a, S1b∼S4b로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 36 및 도 37의 시간 t1∼t2의 기간에서 신호 /ΦP는 펄스적으로 「L」레벨로 됨과 동시에 신호 ΦP가 펄스적으로 「H」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속하게 도달함으로, 동작속도의 고속화를 도모할 수 있다.
도 41의 오프셋 보상기능의 구동회로 133은, 도 40의 오프셋 보상기능의 구동회로 132로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 끝난다.
도 42의 오프셋 보상기능의 구동회로 135는, 도 22의 오프셋 보상기능의 구동회로 85에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1a∼S4a, S1b∼S4b로 이루어지는 오프셋 보상회로를 부가한 것이다. 이 변경예에서는, 신호 /ΦP, ΦP가 각각 「L」레벨 및 「H」레벨로 되어 트랜지스터 81, 82가 도통했을 때에, 동시에 트랜지스터 86, 87이 비도통이 되므로, 관통전류가 흐르는 것을 방지할 수 있고, 소비전류가 작게 끝난다.
도 43의 오프셋 보상기능의 구동회로 136은, 도 42의 오프셋 보상기능의 구동회로 135로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 회로의 점유면적은 작게 끝난다.
도 44의 오프셋 보상기능의 구동회로 140은, 도 24의 구동회로 90에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1∼S4a, S1b∼S4b로 이루어지는 오프셋 보상회로를 부가한 것이다. 이 변경예로서는, 신호 /ΦP가 「L」레벨로 되어 P형 트랜지스터 81이 도통했을 때에 P형 트랜지스터 24의 드레인이 「H」레벨로 되어, 신호 ΦP가 「H」레벨로 되어 N형 트랜지스터 82가 도통했을 때에 N형 트랜지스터 26의 드레인이 「L」레벨로 되므로, 관통전류가 흐르는 것을 방지할 수 있고, 소비전력이 작게 끝난다.
도 45의 오프셋 보상기능의 구동회로 141은, 도 44의 오프셋 보상기능의 구동회로 140에서 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 끝난다.
도 46의 오프셋 보상기능의 구동회로 145는, 도 26의 오프셋 보상기능의 구동회로 95에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1a∼S4a, S1b∼S4b로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 36 및 도 37의 시간 t1∼t2의 기간에서 신호 ΦB가 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦB가 펄스적으로 「L」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속하게 도달하므로, 동작속도의 고속화를 도모할 수 있다.
도 47의 오프셋 보상기능의 구동회로 146은, 도 46의 오프셋 보상기능의 구동회로 145로부터 N형 트랜지스터 23, 34, 100 및 P형 트랜지스터 27, 32, 105를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 끝난다.
도 48의 오프셋 보상기능의 구동회로 150은, 도 29의 구동회로 110에 커패시터 122a, 122b, 126a, 126b 및 스위치 S1∼S4a, S1b∼S4b로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 36 및 도 37의 시간 t1∼t2의 기간에서 신호 ΦB가 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦB가 펄스적으로 「L」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속하게 도달하므로, 동작속도의 고속화를 도모할 수 있다.
도 49의 오프셋 보상기능의 구동회로 151은, 도 48의 오프셋 보상기능의 구동회로 150으로부터 N형 트랜지스터 23, 34 및 P형 트랜지스터 27, 32를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 끝난다.
[실시예 10]
도 50은, 본 발명의 실시예 10에 의한 샘플홀드회로의 오프셋 보상기능의 구동회로 155의 구성을 나타내는 회로도이다. 도 50에서, 이 오프셋 보상기능의 구동회로 155가 도 46의 오프셋 보상기능의 구동회로 145와 다른 점은, 스위치 S5 및 커패시터 156이 추가되어 있는 점과, 승압신호 ΦB, /ΦB가 각각 승압신호 ΦB1, /ΦB1로 치환되어 있는 점이다.
스위치 S5는, 스위치 S4a, S4b 사이의 노드와 출력노드 N121과의 사이에 접속된다. 커패시터 156은, 스위치 S4a, S4b 사이의 노드와 접지전위 GND의 라인과의 사이에 접속된다. 커패시터 156의 용량값은, 부하용량 36의 용량값보다도 작게 설정되어 있다.
도 51은, 도 50에 나타낸 오프셋 보상기능의 구동회로 155의 동작을 나타내는 타임차트로서, 도 36과 대비되는 도면이다. 여기서도 충전회로측의 동작에만 대하여 설명한다. 도 51을 참조하여, 시간 t9까지는 스위치 S5가 오프상태로 되어 있고, 부하용량 36이 전기적으로 절연되어 있으므로, 예를 들면 시간 t1∼t2에서 전위 V22, V30a, V122a가 신속하게 입력전위 VI로 도달한다.
시간 t9에서 스위치 S5가 온상태로 되면, 출력노드 N121에, 접속된 데이터선의 전위 VO에 따라 스위치 S4a, S4b 사이의 전위 V156이 변화된다. 도 51에서는, 데이터선의 전위 VO가 V156보다도 낮아졌던 경우가 나타나 있고, 시간 t9에서 전위 V156이 저하한 후, 트랜지스터 31, 32에 의해 전류가 공급되어 전위 V156이 서서히 상승한다. 이어서 시간 t10에서 신호 ΦB1이 「L」레벨로부터 「H」레벨로 상승되어 노드 N22의 전위 V22가 펄스적으로 상승하고, N형 트랜지스터 31을 흐르는 전류가 증가하여 전위 V156=VO가 급속히 입력전위 VI에 도달한다.
도 52는, 도 50에 나타낸 오프셋 보상기능의 구동회로 155의 동작을 나타내는 다른 타임차트로서, 도 37과 대비되는 도면이다. 여기서도, 방전회로측의 동작에만 대하여 설명한다. 도 52를 참조하여, 시간 t9까지는 스위치 S5가 오프상태로 되어 있고, 부하용량 36이 전기적으로 절연되어 있으므로, 예를 들면 시간 t1∼t2에서 전위 V27, V30b, V122b가 신속하게 입력전위 VI에 도달한다.
시간 t9에서 스위치 S5가 온상태로 되면, 출력노드 N121에 접속된 데이터선의 전위 VO에 따라 스위치 S4a, S4b 사이의 전위 V156이 변화된다. 도 52에서는,데이터선의 전위 VO가 V156보다도 높았던 경우가 나타나 있고, 시간 t9에서 전위 V156이 상승한 후, 트랜지스터 34, 35에 의해 전류가 배출되어 전위 V156이 서서히 저하한다.
이어서 시간 t10에서 신호 /ΦB1이 「H」레벨로부터 「L」레벨로 강하되어 노드 N27의 전위 V27이 펄스적으로 저하하고, P형 트랜지스터 35에 흐르는 전류가 증가하여 전위 V156=VO는 급속히 입력전위 VI에 도달한다.
이 실시예 10에서는, 부하용량 36의 용량값이 큰 경우라도, 빠른 동작속도를 얻을 수 있다.
[실시예 11]
도 53은, 본 발명의 실시예 11에 의한 오프셋 보상기능의 구동회로 157의 구성을 나타내는 회로도이다. 도 53을 참조하여, 이 오프셋 보상기능의 구동회로 157이 도 50의 오프셋 보상기능의 구동회로 155와 다른 점은, 커패시터 156이 제거되어 있는 점과, 스위치 S5의 온/오프의 타이밍 및 신호 ΦB1, /ΦB1의 레벨변화의 타이밍이다.
도 54는, 도 53에 나타낸 오프셋 보상기능의 구동회로 157의 동작을 나타내는 타임차트이다. 여기서는, N형 트랜지스터 31의 임계치전압 VTN'가 N형 트랜지스터 23의 임계치전압 VTN보다도 VOF만큼 큰 것으로 한다. 초기 상태에서는, 스위치 S1a∼S3a, S1b∼S3b는 오프상태로 됨과 동시에 스위치 S4a, S4b, S5가 온상태로 되고, 노드 N30a, N30b, N20a의 전위 V30a, V30b, V20a는 모두 전회의 입력전위(도면에서는 VH)로 되어 있다.
시간 t1에서 스위치 S5가 오프상태로 되어 스위치 S30a, S30b의 사이의 노드와 부하용량 36이 전기적으로 절연된다. 시간 t2에서 스위치 S1a, S1b, S2a, S2b가 온상태로 됨과 동시에, 입력전위 VI가 이번의 전위(도면에서는 VL)로 설정된다. 이와 같이, 노드 N30a, N30b, N20b의 전위 V30a, V30b, V20b는 모두 VI=VL로 된다. N형 트랜지스터 31의 임계치전압 VTN'가 다른 N형 트랜지스터의 임계치전압 VTN보다도 VOF만큼 높음에도 상관없이 V30a, V30b가 VI=VL이 되는 것은, 방전회로가 노드 N30a, N30b를 VI=VL까지 방전하지만, 그것 이하로는 방전하지 않기 때문이다.
시간 t3에서 스위치 S4a, S4b가 오프상태로 되어, 충전회로와 방전회로는 전기적으로 절연된다. 시간 t4에서 리셋트신호 /ΦR이 「H」레벨로부터 「L」레벨로 강하됨과 동시에 신호 ΦR이 「L」레벨로부터 「H」레벨로 상승된다. 이에 따라, 노드 N30a의 전위 V30a가 VL로부터 펄스적으로 강압된 후 VL-VOF로 됨과 동시에, 노드 N30b의 전위 V30b가 VL로부터 펄스적으로 승압된 후 VL이 된다.
시간 t5에서 스위치 S1a, S1b, S2a, s2b가 오프상태로 되고, 이어서 시간 t6에서 스위치 S3a, S3b가 온상태로 되면, 노드 N20a의 전위 V20a가 VL+VOF가 되고, 오프셋전압 VOF가 소거되어 노드 N30a의 전위 V30a는 VI=VL이 된다.
시간 t7에서 스위치 S3a, S3b가 오프상태로 되고, 이어서 시간 t8에서 스위치 S4a, S4b, S5가 온상태로 되면, 부하용량 36이 전회의 전위인 VH로 충전되어 있으므로, 노드 N30a, N30b의 전위 V30a, V30b는 일단 상승한 후, 서서히 저하한다. 시간 t9에서, 신호 ΦB1이 「L」레벨로부터 「H」레벨로 상승됨과 동시에, 신호 /ΦB1이 「H」레벨로부터 「L」레벨로 강하된다.
이와 같이, 커패시터 76을 통해 노드 N22의 전위 V22가 승압됨과 동시에, 커패시터 77을 통해 노드 N27의 전위 V27이 강압된다. 이때, 출력노드 N121에 「L」레벨 VL을 출력하는 동작을 행하고 있고, P형 트랜지스터 35의 도통저항값은 N형 트랜지스터 31의 도통저항값보다도 낮게 되어 있으므로, V27에 의한 레벨강하작용 쪽이 V22에 의한 레벨상승작용보다도 강하게 작용하고, 노드 N30a, N30b, N121의 전위 V30a, V30b, VO는 급속히 저하하여 VL에 도달한다.
이 실시예 11에서는, 동작속도의 고속화를 도모할 수 있다.
[실시예 12]
도 55는, 본 발명의 실시예 12에 의한 샘플홀드회로의 푸시형 구동회로 160의 구성을 나타내는 회로도이다. 도 55에서, 이 푸시형 구동회로 160은, 레벨시프트회로 61, 풀업회로 30, 및 정전류원 161을 구비한다. 레벨시프트회로 61 및 풀업회로 30은, 도 12에서 나타낸 것과 동일하다.
즉, 레벨시프트회로 61은, 제3 전원전위 V3(15V)의 노드와 접지전위 GND의 노드와의 사이에 직렬접속된 정전류원 62, N형 트랜지스터 23 및 P형 트랜지스터24를 포함한다. 정전류원 62는, 도 56에 나타내는 바와 같이, P형 트랜지스터 65, 66및 저항소자 67을 포함한다. P형 트랜지스터 65는 제3 전원전위 V3의 노드와 N형 트랜지스터 23의 드레인(노드 N22)과의 사이에 접속되고, P형 트랜지스터 66 및 저항소자 67은 제3 전원전위 V3의 노드와 접지전위 GND의 노드와의 사이에 직렬접속된다. P형 트랜지스터 65, 66의 게이트는, 모두 P형 트랜지스터 66의 드레인에 접속된다. P형 트랜지스터 65, 66은, 커렌트미러회로를 구성한다. P형 트랜지스터 66및 저항소자 67에는 저항소자 67의 저항값에 따른 값의 정전류가 흐르고, P형 트랜지스터 65에는 P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. N형 트랜지스터 23의 게이트는, 그 드레인(노드 N22)에 접속되어 있다. N형 트랜지스터 23은, 다이오드소자를 구성한다. P형 트랜지스터 24의 게이트는, 입력노드 N20에 접속된다. 정전류원 62의 전류값은, 트랜지스터 23, 24의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.
입력노드 N20의 전위(계조전위)를 VI로 하고, P형 트랜지스터의 임계치전압을 VTP로 하며, N형 트랜지스터의 임계치전압을 VTN으로 하면, P형 트랜지스터 24의 소스(노드 N23)의 전위 V23 및 N형 트랜지스터 23의 드레인(노드 N22)의 전위 V22는 각각 V23=VI+│VTP│, V22=VI+│VTP│+VTN이 된다. 따라서, 레벨시프트회로 61은, 입력전위 VI를 │VTP│+VTN만큼 레벨시프트시킨 전위 V22를 출력한다.
풀업회로 30은, 제6 전원전위 V6(15V)의 노드와 출력노드 N30과의 사이에 직렬접속된 N형 트랜지스터 31 및 P형 트랜지스터 32를 포함한다. N형 트랜지스터 31의 게이트는, 레벨시프트회로 61의 출력전위 V22를 수신한다. P형 트랜지스터 32의 게이트는, 그 드레인에 접속되어 있다. P형 트랜지스터 32는, 다이오드소자를 구성한다. N형 트랜지스터 31은 포화영역에서 동작하도록 제6 전원전위 V6이 설정되어 있으므로, N형 트랜지스터 31은 소위 소스 폴로어동작을 행한다.
정전류원 161은, 출력노드 N30과 접지전위 GND의 노드와의 사이에 접속된다. 정전류원 161은, 도 56에 나타내는 바와 같이, N형 트랜지스터 162, 163 및 저항소자 164를 포함한다. N형 트랜지스터 162는 출력노드 N30과 접지전위 GND의 노드와의 사이에 접속되고, 저항소자 164 및 N형 트랜지스터 163은 제6 전원전위 V6의 노드와 접지전위 GND의 노드와의 사이에 직렬접속된다. N형 트랜지스터 162, 163의 게이트는, 모두 N형 트랜지스터 163의 드레인에 접속된다. N형 트랜지스터 162, 163은, 커렌트미러회로를 구성한다. 저항소자 164 및 N형 트랜지스터 163에는 저항소자 164의 저항값에 따른 값의 정전류가 흐르고, N형 트랜지스터 162에는 N형 트랜지스터 163에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 정전류원 161의 전류값은, 트랜지스터 31, 32의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.
N형 트랜지스터 31의 소스(노드 N31)의 전위 V31은 V31=V22-VTN=VI+│VTP│가 되고, 출력노드 N30의 전위 VO는 VO=V31-│VTP│=VI가 된다.
이 실시예 12에서는, 트랜지스터 93, 24, 31, 32의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값의 관통전류를 흐르게 하면 충분하므로, 소비전류가 작게 끝난다.
또한, 도 57은, 이 실시예 12의 변경예에 의한 푸시형 구동회로 165의 구성을 나타내는 회로도이다. 도 57을 참조하여, 이 구동회로 165가 도 56의 구동회로 160과 다른 점은, 저항소자 164가 제거되고, 저항소자 67이 2개의 정전류원 62와 161로 공용되어 있는 점이다. 저항소자 67 및 N형 트랜지스터 163은, P형 트랜지스터 66의 소스와 접지전위 GND의 노드와의 사이에 직렬접속된다. N형 트랜지스터 163의 게이트는 그 드레인에 접속된다. 이 변경예에서는, 저항소자 67과 164의 저항값의 변동에 의해 오프셋전압이 발생하는 것을 방지할 수 있다.
또한, 도 58의 푸시형 구동회로 166은, 도 55의 푸시형 구동회로 160으로부터 다이오드접속된 트랜지스터 23, 32를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단, │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 55의 구동회로 160과 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터 23, 32를 제거하였으므로, 회로의 점유면적을 작게 할 수 있다.
또한, 정전류원 62, 161의 각각을 저항소자로 치환해도 된다. 이 경우는, 회로구성의 간단화를 도모할 수 있다.
[실시예 13]
도 59는, 본 발명의 실시예 13에 의한 풀형. 구동회로 170의 구성을 나타내는 회로도이다. 도 59에서, 이 구동회로 170은, 레벨시프트회로 63, 정전류원 171 및 풀다운회로 33을 포함한다. 레벨시프트회로 63 및 풀다운회로 33은, 도 12에서 나타낸 것과 동일하다.
즉, 레벨시프트회로 63은, 제4 전원전위 V4(5V)의 노드와 제5 전원전위 V5(110V)의 노드와의 사이에 직렬접속된 N형 트랜지스터 26, P형 트랜지스터 27 및 정전류원 64를 포함한다. N형 트랜지스터 26의 게이트는, 입력노드 N20의 전위 VI를 수신한다. P형 트랜지스터 27의 게이트는, 그 드레인(노드 N27)에 접속된다. P형 트랜지스터 27은, 다이오드소자를 구성한다. 정전류원 64의 전류값은, 트랜지스터 26, 27의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.
N형 트랜지스터 26의 소스(노드 N26)의 전위 V26은 V26=VI-VTN이 된다. P형 트랜지스터 27의 드레인(노드 N27)의 전위 V127은, V27=VI-VTN-│VTP│가 된다. 따라서, 레벨시프트회로 63은, 입력전위 VI를 -VTN-│VTP│만큼 레벨시프트시킨 전위 V27을 출력한다.
정전류원 171은, 제4 전원전위 V4의 노드와 출력노드 N30과의 사이에 접속된다. 풀다운회로 33은, 제7 전원전위 V7(-10V)의 노드와 출력노드 N30과의 사이에 직렬접속된 P형 트랜지스터 35 및 N형 트랜지스터 34를 포함한다. P형 트랜지스터 35의 게이트는, 레벨시프트회로 63의 출력전위 V27을 받는다. N형 트랜지스터 34의 게이트는, 그 드레인에 접속되어 있다. N형 트랜지스터 34는, 다이오드소자를 구성한다. P형 트랜지스터 35는 포화영역에서 동작하도록 제7 전원전위 V7이 설정되어 있으므로, P형 트랜지스터 35는 소위 소스 폴로어동작을 행한다. 정전류원 71의 전류값은, 트랜지스터 34, 35의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.
P형 트랜지스터 35의 소스(N34)의 전위 V34는, V34=V27+│VTP│=VI-VTN이 된다. 출력노드 N30의 전위 VO는, VO=V34+VTN=VI가 된다.
이 실시예 13에서는, 트랜지스터 26, 27, 34, 35의 각각에 소정의 임계치전압을 발생시키기 위해 필요한 최소한의 값의 관통전류를 흐르게 하면 충분하므로, 소비전류가 작게 끝난다.
또한, 도 60은, 이 실시예 13의 변경예에 의한 풀형 구동회로 172의 구성을 나타내는 회로도이다. 도 60을 참조하여, 이 풀형 구동회로 172는, 도 59의 풀형구동회로 170으로부터 다이오드접속된 트랜지스터 27, 34를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단, │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 59의 구동회로 170과 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터 27, 34를 제거하였으므로, 회로의 점유면적을 작게 할 수 있다.
또한, 정전류원 164, 171의 각각을 저항소자로 치환해도 된다. 이 경우는, 회로구성의 간단화를 도모할 수 있다.
[실시예 14]
도 61은, 본 발명의 실시예 14에 의한 구동회로 175의 구성을 나타내는 회로도이다. 도 61에서, 이 구동회로 175는, 도 55의 푸시형 구동회로 160과, 도 59의 풀형 구동회로 170을 조합한 것이다. 레벨시프트회로 61의 P형 트랜지스터 24의 게이트 및 레벨시프트회로 63의 N형 트랜지스터 26의 게이트는, 입력노드 N20의 전위 VI를 수신한다. 풀업회로 30의 P형 트랜지스터 32의 드레인 및 풀다운회로 33의 N형 트랜지스터 34의 드레인은, 모두 출력노드 N30에 접속된다.
출력전위 VO가 입력전위 VI보다도 높은 경우는, 풀업회로 30의 트랜지스터 31, 32가 비도통이 됨과 동시에, 풀다운회로 33의 트랜지스터 34, 35가 도통하고, 출력전위 VO가 저하한다. 출력전위 VO가 입력전위 VI보다도 낮은 경우는, 풀다운회로 33의 트랜지스터 34, 35가 비도통이 됨과 동시에, 풀업회로 30의 트랜지스터 31, 32가 도통하며, 출력전위 VO가 상승한다. 따라서, VO=VI가 된다.
이 구동회로 175는, 푸시형 구동회로, 풀형 구동회로, 또는 푸시풀형 구동회로로서 사용된다. 구동회로 175가 푸시형 구동회로로서 사용되는 경우는, 풀다운회로 33의 트랜지스터 34, 35의 전류구동능력이 풀업회로 30의 트랜지스터 31, 32의 전류구동능력에 비해 충분히 작은 레벨로 설정된다. 구동회로 175가 풀형 구동회로로서 사용되는 경우는, 풀업회로 30의 트랜지스터 31, 32의 전류구동능력이 풀다운회로 33의 트랜지스터 34, 35의 전류구동능력에 비해 충분히 작은 레벨로 설정된다. 구동회로 175가 푸시풀형 구동회로로서 사용되는 경우는, 풀업회로 30의 트랜지스터 31, 32의 전류구동능력이 풀다운회로 33의 트랜지스터 34, 35의 전류구동능력에 비해 충분히 작은 레벨로 설정된다.
이 실시예 14에서도, 관통전류가 작은 구동회로 175를 얻을 수 있고, 소비전력의 감소화를 도모할 수 있다.
또한, 도 62는, 이 실시예 14의 변경예에 의한 구동회로 176의 구성을 나타내는 회로도이다. 도 62를 참조하여, 이 구동회로 176은, 도 61의 구동회로 170으로부터 다이오드접속된 트랜지스터 23, 27, 32, 34를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단, │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 61의 구동회로 175와 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거하였으므로, 회로의 점유면적을 작게 할 수 있다.
또한, 도 63은 이 실시예 14의 다른 변경예에 의한 구동회로 180의 구성을 나타내는 회로도이다. 도 63에서, 이 구동회로 180은, 도 61의 구동회로 175의 레벨시프트회로 61, 63을 각각 레벨시프트회로 181, 183으로 치환한 것이다. 레벨시프트회로 181은, 레벨시프트회로 61의 정전류원 62를 저항소자 182로 치환한 것이다. 레벨시프트회로 183은, 레벨시프트회로 63의 정전류원 64를 저항소자 184로 치환한 것이다. 저항소자 182, 184의 저항값은, 저항소자 182, 184가 정전류원 62, 64와 동일한 정도의 전류를 흐르게 하는 값으로 설정되어 있다. 이 변경예에서도, 도 61의 구동회로 175와 동일한 효과를 얻을 수 있다.
또한, 도 64는, 이 실시예 14의 또 다른 변경예에 의한 구동회로 185의 구성을 나타내는 회로도이다. 도 64를 참조하여, 이 구동회로 185가 도 61의 구동회로 175와 다른 점은, 정전류원 161이 출력노드 N30과 제5 전원전위 V5의 노드와의 사이에 접속되며, 정전류원 171이 제3 전원전위 V3의 노드와 출력노드 N30과의 사이에 접속되어 있는 점이다.
정전류원 62, 64, 161, 171은, 도 65에 나타내는 바와 같이, 저항소자 67, P형 트랜지스터 65, 66, 189 및 N형 트랜지스터 186∼188로 구성된다. P형 트랜지스터 66. 저항소자 67 및 N형 트랜지스터 186은, 제3 전원전위 V3의 노드와 제5 전원전위 V5의 노드와의 사이에 직렬접속된다. P형 트랜지스터 66의 게이트는 그 드레인에 접속되고, N형 트랜지스터 186의 게이트는 그 드레인에 접속된다. 트랜지스터 66, 186의 각각은, 다이오드소자를 구성한다.
P형 트랜지스터 65는, 제3 전원전위 V3의 노드와 노드 N22와의 사이에 접속되고, 그 게이트는 P형 트랜지스터 66의 게이트에 접속된다. P형 트랜지스터 189는, 제3 전원전위 V3의 노드와 출력노드 N30과의 사이에 접속되고, 그 게이트는 P형 트랜지스터 66의 게이트에 접속된다. P형 트랜지스터 66, 65, 189는, 커렌트미러회로를 구성한다. P형 트랜지스터 63, 189의 각각에는, P형 트랜지스터 66에 흐르는 전류에 따른 값의 전류가 흐른다. P형 트랜지스터 65, 189는, 각각 정전류원 62, 171을 구성한다.
N형 트랜지스터 187은, 제5 전원전위 V5의 노드와 노드 N27과의 사이에 접속되고, 그 게이트는 N형 트랜지스터 186의 게이트에 접속된다. N형 트랜지스터 188은, 제5 전원전위 V5의 노드와 출력노드 N30과의 사이에 접속되고, 그 게이트는 N형 트랜지스터 186의 게이트에 접속된다. N형 트랜지스터 186∼188은, 커렌트미러회로를 구성한다. N형 트랜지스터 187, 188의 각각에는, N형 트랜지스터 186에 흐르는 전류에 따른 값의 전류가 흐른다. N형 트랜지스터 187, 188은, 각각 정전류원 64, 161을 구성한다. 다른 구성 및 동작은, 도 61의 구동회로 175와 동일하므로, 그 설명은 반복하지 않는다. 이 변경예에서도, 도 61의 구동회로 175와 동일한 효과를 얻을 수 있다.
[실시예 15]
도 66은, 본 발명의 실시예 15에 의한 컬러액정 표시장치의 주요부를 나타내는 회로도로서, 도 3과 대비되는 도면이다. 도 66을 참조하여, 이 컬러액정표시장치가 실시예 1의 컬러액정 표시장치와 다른 점은, 액정셀(2)의 한쪽 전극이 구동회로(20)의 출력노드 N30 대신에 입력노드 N20에 접속되어 있는 점이다.
노드 N30과 N20의 전위차가 큰 경우는, 스위치 16의 기생저항(저항소자 18)을 통해 노드 N30과 N29의 사이에 누설전류가 흐르고, 노드 N20의 전위가 변화된다. 그러나, 노드 N30과 N20의 전위차가 구동회로 20의 통상의 오프셋전압 정도이면, 노드 N30과 N20의 사이의 누설전류는 무시할 수 있는 정도로 작아지고, 노드 N20의 전위는 변화하지 않는다. 따라서, 데이터선(6)의 ?해조전위 VG가 액정셀(2)의 한쪽 전극에 정확히 공급되고, 정확한 광투과율을 얻을 수 있다.
이때, 구동회로 20을 실시예 1∼14에서 나타낸 다른 구동회로에서 치환해도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다. 구동회로는, 오프셋 보상기능을 갖지 않은 간이한 구성의 것으로 지장이 없다.
[실시예 16]
도 67은, 본 발명의 실시예 16에 의한 컬러액정 표시장치의 주요부를 나타내는 회로도로서, 도 66과 대비되는 도면이다. 도 67을 참조하여, 이 컬러액정 표시장치가 실시예 15의 컬러액정 표시장치와 다른 점은, 샘플홀드회로 14가 샘플홀드회로 190으로 치환되어 있는 점이다.
샘플홀드회로 190은, 샘플홀드회로 14의 구동회로 20을 푸시형 구동회로 191로 치환하고, 커패시터 192를 추가한 것이다. 커패시터 192의 한쪽 전극은 푸시형 구동회로 191의 출력노드 N30에 접속되고, 그 다른쪽 전극은 공통전위 VCOM을 수신한다. 푸시형 구동회로 191은, 도 68에 나타내는 바와 같이, 레벨시프트회로 21, 풀업회로 30, 스위치 201∼203 및 저항소자 204를 포함한다. 레벨시프트회로 21 및 풀업회로 30의 구성 및 동작은, 도 4 및 도 5에서 설명한대로이다.
스위치 201의 한쪽 전극은 제3 전원전위 V3을 수신하고, 그 다른쪽 전극은 저항소자 22를 통해 노드 N22에 접속된다. 스위치 202의 한쪽 전극은 제6 전원전위 V6을 수신하며, 그 다른쪽 전극은 N형 트랜지스터 31의 드레인에 접속된다. 스위치203은, P형 트랜지스터 32의 드레인과 출력노드 N30과의 사이에 접속된다. 저항소자 204는, P형 트랜지스터 32의 드레인과 접지전위 GND의 라인과의 사이에 접속된다.
도 69는, 이 푸시형 구동회로 191의 동작을 나타내는 타임차트이다. 스위치 201∼203은, 소정주기 (t3-t1)로 소정시간(t2-t1)만큼 온된다. 스위치 201∼203이 온되면, 저항소자 22, 204에 각각 전류 I1, I2가 흐르고, 커패시터 192가 충전되어 VO=VI가 된다. 스위치 201∼203이 오프되면, 커패시터 192의 전하가 예를 들면 데이터선에 누설하여 VO가 서서히 저하한다. VO의 저하분 ΔV가 허용범위 내가 되도록 스위치 201∼203의 온시간과 오프시간의 비가 설정되어 있다.
이 실시예 16에서는, 실시예 15와 동일한 효과를 얻을 수 있는 것 외, 구동회로 191의 전원을 간헐적으로 온/오프하므로, 소비전류의 감소화를 도모할 수 있다.
이때, 스위치 201은, 저항소자 22, N형 트랜지스터 23 및 P형 트랜지스터 24와 직렬로 접속되어 있으면, 어떤 위치에 설치해도 된다. 예를 들면 스위치 201과 저항소자 22의 위치를 반대로 해도 된다. 또한 스위치 202는, N형 트랜지스터 31, P형 트랜지스터 32 및 저항소자 204와 직렬로 접속되어 있으면, 어떤 위치에 설치해도 된다.
이하, 이 실시예 16의 여러가지의 변경예에 대하여 설명한다. 도 70의 풀형 구동회로 205는, 레벨시프트회로 25, 풀다운회로 33, 스위치 206∼208 및 저항소자 209를 포함한다. 레벨시프트회로 25 및 풀다운회로 33의 구성 및 동작은, 도 4 및도 5에서 설명한대로이다. 스위치 206의 한쪽 전극은 제5 전원전위 V5를 수신하고, 그 다른쪽 전극은 저항소자 28을 통해 노드 N27에 접속된다. 스위치 207의 한쪽 전극은 제7 전원전위 V7을 수신하고, 그 다른쪽 전극은 P형 트랜지스터 35의 드레인에 접속된다. 스위치 208은, N형 트랜지스터 34의 드레인과 출력노드 N30과의 사이에 접속된다. 저항소자 209는, N형 트랜지스터 34의 드레인과 제4 전원전위 V4의 라인과의 사이에 접속된다. 스위치 206∼208은, 도 68 및 도 69에서 나타낸 스위치 201∼203과 동일하게 온/오프된다. 이 변경예에서도, 소비전력의 감소화를 도모할 수 있다.
도 71의 푸시풀형 구동회로 210은, 도 68의 푸시형 구동회로 191과 도 70의 풀형 구동회로 205를 조합한 것이다. 단, 스위치 208은 제거되고, P형 트랜지스터 32의 드레인 및 N형 트랜지스터 34의 드레인은, 모두 스위치 203을 통해 출력노드 N30에 접속된다. 스위치 201∼203, 206, 207은 동시에 온/오프된다. 이 변경예에서도, 소비전력의 감소화를 도모할 수 있다.
도 72의 푸시풀형 구동회로 215는, 도 71의 푸시풀형 구동회로 210으로부터 스위치 206, 207을 제거하고, 스위치 201, 202를 푸시측과 풀측에서 공용하는 것이다. N형 트랜지스터 26의 드레인은, 스위치 201과 저항소자 22의 사이의 노드에 접속된다. N형 트랜지스터 34의 드레인은, 저항소자 209를 통해 N형 트랜지스터 31의 드레인에 접속된다. 이 변경예에서는, 스위치의 수가 적게 끝난다.
도 73의 컬러액정 표시장치에서는, 액정셀(2)의 한쪽 전극은 푸시형 구동회로 191의 출력노드 N30에 접속된다. 이 변경예에서도, 소비전력의 감소화가 도모된다.
[실시예 17]
도 74는, 본 발명의 실시예 17에 의한 화상표시장치의 주요부를 나타내는 회로도이다. 이 화상표시장치의 전체 구성은 도 1의 컬러액정 표시장치와 동일하고, 주사선(4)과 데이터선(6)의 각 교차부에 EL 소자 220 및 샘플홀드회로 221이 설치된다. 수평주사회로(8)의 계조전위 발생회로(10) 및 구동회로(13)는, 화상신호에 따른 레벨의 계조전류 IG를 데이터선(6)에 흐르게 하는 전류원 230으로 치환되어 있다.
샘플홀드회로 221은, P형 트랜지스터 222, 커패시터 223, 구동회로 224 및 스위치 225∼229를 포함한다. P형 트랜지스터 222, 스위치 228 및 EL 소자 220은, 전원전위 VCC의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. 커패시터 223은, P형 트랜지스터 222의 소스 및 게이트 사이에 접속되어 있다. 스위치 225, 226은, P형 트랜지스터 222의 게이트 및 드레인 사이에 직렬접속된다. 스위치 227은, 데이터선 6과 P형 트랜지스터 222의 드레인과의 사이에 접속된다. 구동회로 224 및 스위치 229는, P형 트랜지스터 222의 게이트와 스위치 225, 226 사이의 노드와의 사이에 접속된다. 스위치 225∼229는, 주사선 4에 의해 온/오프제어된다.
주사선(4)이 선택레벨의 「H」레벨로 된 경우는, 스위치 225∼227이 온됨과 동시에 스위치 228, 229가 오프된다. 이에 따라, P형 트랜지스터 222가 스위치 225, 226에 의해 다이오드접속되고, 전원전위 VCC의 라인으로부터 P형 트랜지스터 222, 스위치 227 및 데이터선 6을 통해 전류원 230에 화상신호에 따른 레벨의 계조전류 IG가 흐른다. 이때, P형 트랜지스터 222의 게이트는 계조전류 IG에 따른 레벨의 전위로 되어 있고, 커패시터 223은 P형 트랜지스터 222의 소스-게이트 사이 전압으로 충전된다.
주사선(4)이 비선택레벨의 「L」레벨로 강하되면, 스위치 225∼227이 오프됨과 동시에 스위치 228, 229가 온된다. P형 트랜지스터 222의 게이트전위는 커패시터 223에 의해 유지되어 있으므로, 전원전압 VCC의 라인으로부터 P형 트랜지스터 222, 스위치 228 및 EL 소자 20을 통해 접지전위 GND의 라인에 계조전류 IG가 흐르고, EL 소자 220은 계조전류 IG에 따른 휘도로 발광한다.
이때, 구동회로 224에 의해 스위치 225, 226 사이의 노드의 전위가 P형 트랜지스터 222의 게이트전위로 유지되므로, P형 트랜지스터 222의 게이트전위가 일정히 유지되고, EL 소자 220은 일정한 휘도로 발광하기를 계속한다.
이때, 구동회로 224 및 스위치 226, 229가 없는 경우는, 스위치 225, 227의 기생저항을 통해 P형 트랜지스터 222의 게이트와 데이터선 6의 사이에 누설전류가 흐르고, P형 트랜지스터 222의 게이트전위가 변화되어 EL 소자 220의 휘도가 변화된다.
[실시예 18]
도 75는, 본 발명의 실시예 18에 의한 화상표시장치의 주요부를 나타내는 회로도이다. 이 화상표시장치의 전체구성은 도 1의 컬러액정 표시장치와 동일하고, 주사선 4와 데이터선 6의 각 교차부에 EL 소자 220 및 샘플홀드회로 231이 설치되어 있다. 수평주사회로 8의 계조전위 발생회로 10 및 구동회로 13은, 화상신호에따른 레벨의 계조전류 IG를 데이터선 6에 흐르게 하는 전류원 240으로 치환되어 있다.
샘플홀드회로 231은, N형 트랜지스터 232, 커패시터 233, 구동회로 234 및 스위치 235∼239를 포함한다. EL 소자 220, 스위치 238 및 N형 트랜지스터 232는, 전원전위 VCC의 라인과 접지전위 GND의 라인과의 사이에 직렬접속된다. 스위치 235는, 데이터선 6과 N형 트랜지스터 232의 드레인과의 사이에 접속된다. 스위치 236, 237은, N형 트랜지스터 232의 드레인 및 게이트 사이에 직렬접속된다. 커패시터 233은, N형 트랜지스터 232의 게이트 및 소스 사이에 접속된다. 구동회로 234 및 스위치 239는, N형 트랜지스터 232의 게이트와 스위치 236, 237 사이의 노드와의 사이에 직렬접속된다. 스위치 235∼239는, 주사선 4에 의해 온/오프제어된다.
주사선 4가 선택레벨의 「H」레벨로 된 경우는, 스위치 235∼237이 온됨과 동시에 스위치 238, 239가 오프된다. 이에 따라, N형 트랜지스터 232가 스위치 236, 237에 의해 다이오드접속되고, 전류원 240으로부터 데이터선 6, 스위치 235 및 N형 트랜지스터. 232를 통해 접지전위 GND의 라인에 화상신호에 따른 레벨의 계조전류 IG가 흐른다. 이때 N형 트랜지스터 232의 게이트는 계조전류 IG에 따른 레벨의 전위로 되어 있고, 커패시터 233은 N형 트랜지스터 230의 게이트-소스 사이 전압으로 충전된다.
주사선 4가 선택레벨의 「L」레벨로 강하되면, 스위치 235∼237이 오프됨과 동시에 스위치 238, 239가 온된다. N형 트랜지스터 232의 게이트전위는 커패시터 233으로 유지되어 있으므로, 전원전위 VCC의 라인으로부터 EL 소자 220, 스위치238 및 N형 트랜지스터 232를 통해 접지전위 GND의 라인에 계조전류 IG가 흐르고, EL 소자 220은 계조전류 IG에 따른 휘도로 발광한다.
이때, 구동회로 234에 의해 스위치 236, 237 사이의 노드의 전위가 N형 트랜지스터 232의 게이트전위로 유지되므로, N형 트랜지스터 232의 게이트전위가 일정히 유지되고, EL 소자 220은 일정한 휘도로 발광하기를 계속한다.
이때, 구동회로 234 및 스위치 236, 239가 없는 경우는, 스위치 235, 237의 기생저항을 통해 N형 트랜지스터 232의 게이트와 데이터선 6의 사이에 누설전류가 흐르고, N형 트랜지스터 232의 게이트전위가 변화되어 EL 소자 220의 휘도가 변화된다.
이때, 이상의 실시예 1∼18에서는, 액정셀 2, EL 소자 51, 220을 사용한 액티브 매트릭스형 표시장치에 대하여 설명하였지만, 본 발명은 다른 어떠한 전기-광변환소자를 사용한 액티브 매트릭스형 표시장치에도 적용가능한 것은 말할 필요도 없다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (20)

  1. 입력전위(VG)를 샘플링하고, 샘플링한 전위를 유지 및 출력하는 샘플홀드회로(14)로서,
    그 한쪽 전극이 상기 입력전위(VG)를 수신하고, 제1 기간에 도통하는 제1 스위칭소자(15),
    그 한쪽 전극이 상기 제1 스위칭소자(15)의 다른쪽 전극에 접속되고, 제2 기간에 도통하는 제2 스위칭소자(16),
    그 한쪽 전극이 상기 제2 스위칭소자(16)의 다른쪽 전극에 접속되고, 그 다른쪽 전극이 소정의 전위(VCOM)를 수신하는 제1 커패시터(19) 및
    그 입력노드(N20)가 상기 제2 스위칭소자(16)의 다른쪽 전극에 접속되고, 그 출력노드(N30)가 상기 제1 스위칭소자(15)의 다른쪽 전극에 접속되며, 상기 입력노드(N2O)의 전위에 따른 전위를 출력노드(N30)에 출력하는 구동회로(160)를 구비한 것을 특징으로 하는 샘플홀드회로.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 기간은 동일한 기간인 것을 특징으로 하는 샘플홀드회로.
  3. 제 1 항에 있어서,
    상기 제2 기간은 상기 제1 기간 내의 기간인 것을 특징으로 하는 샘플홀드회로.
  4. 제 1 항에 있어서,
    상기 구동회로(160)는,
    상기 입력노드(N20)의 전위(VI)를 미리 정해진 제1 전압만큼 어떤 전위방향으로 레벨시프트시킨 전위(V22)를 출력하는 제1 레벨시프트회로(61),
    상기 제1 레벨시프트회로(61)의 출력전위(V22)를 상기 어떤 전위방향과 반대의 전위방향으로 미리 정해진 제2 전압만큼 레벨시프트시킨 전위를 상기 출력노드(N30)에 출력하는 제2 레벨시프트회로(30, 161)를 포함한 것을 특징으로 하는 샘플홀드회로.
  5. 제 4 항에 있어서,
    상기 제1 레벨시프트회로(61)는,
    그 한쪽 전극이 제1 전원전위(V3)를 수신하는 제1 전류제한소자(62) 및
    그 제1 전극이 상기 제1 전류제한소자(62)의 다른쪽 전극에 접속되고, 그 제2 전극이 제2 전원전위(GND)를 수신하며, 그 입력전극이 상기 입력노드(N20)의전위(VI)를 수신하는 제1 도전형식의 제1 트랜지스터(24)를 포함하고,
    상기 제2 레벨시프트회로(30, 161)는, 그 제1 전극이 제3 전원전위(V6)를 수신하고, 그 제2 전극이 상기 출력노드(N30)에 접속되며, 그 입력전극이 상기 제1 전류제한소자(62)의 다른쪽 전극에 접속된 제2 도전형식의 제2 트랜지스터(31)를 포함한 것을 특징으로 하는 샘플홀드회로.
  6. 제 5 항에 있어서,
    상기 제1 레벨시프트회로(61)는, 그 제1 전극 및 입력전극이 상기 제1 전류제한소자(62)의 다른쪽 전극에 접속되고, 그 제2 전극이 상기 제1 트랜지스터(24)의 제1 전극에 접속된 제2 도전형식의 제3 트랜지스터(23)를 더 포함하며,
    상기 제2 레벨시프트회로(30, 161)는, 그 제1 전극이 상기 제2 트랜지스터(31)의 제2 전극에 접속되고, 그 제2 전극 및 입력전극이 상기 출력노드(N30)에 접속된 제1 도전형식의 제4 트랜지스터(32)를 더 포함한 것을 특징으로 하는 샘플홀드회로.
  7. 제 5 항에 있어서,
    상기 제2 레벨시프트회로(30, 161)는, 상기 출력노드(N30)와 제4 전원전위(GND)의 라인과의 사이에 접속된 제2 전류제한소자(161)를 더 포함한 것을특징으로 하는 샘플홀드회로.
  8. 제 7 항에 있어서,
    상기 제1 및 제3 전원전위(V3, V6)는 동전위이고,
    상기 제2 및 제4 전원전위(GND, GND)는 동전위인 것을 특징으로 하는 샘플홀드회로.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 전류제한소자(62, 161)는 각각 제1 및 제2 저항소자를 포함한 것을 특징으로 하는 샘플홀드회로.
  10. 제 7 항에 있어서,
    상기 제1 전류제한소자(62)는, 그 입력전극이 제1 정전압을 수신하는 제2 도전형식의 제3 트랜지스터(65)를 포함하고,
    상기 제2 전류제한소자(162)는, 그 입력전극이 제2 정전압을 수신하는 제1 도전형식의 제4 트랜지스터(161)를 포함한 것을 특징으로 하는 샘플홀드회로.
  11. 제 4 항에 있어서,
    상기 구동회로(75, 80)는, 상기 입력노드(N20)의 전위(VI)가 상기 어떤 전위방향으로 변화된 것에 따라 상기 제1 및 제2 레벨시프트회로(61, 30) 사이의 소정의 노드(N22)의 전위(V22)를 상기 어떤 전위방향으로 펄스적으로 변화시키는 펄스발생회로(76, 81)를 더 포함한 것을 특징으로 하는 샘플홀드회로.
  12. 제 11 항에 있어서,
    상기 펄스발생회로(76)는, 그 한쪽 전극이 상기 제1 노드(N22)에 접속되고, 그 다른쪽 전극의 전위가 상기 입력노드(N2O)의 전위(VI)가 상기 어떤 전위방향으로 변화된 것에 따라 상기 어떤 전위방향으로 펄스적으로 변화되는 제2 커패시터(76)를 포함한 것을 특징으로 하는 샘플홀드회로.
  13. 제 11 항에 있어서,
    상기 펄스발생회로(81)는, 그 한쪽 전극이 제1 전원전위(V3)를 수신하고, 그 다른쪽 전극이 상기 소정의 노드(N22)에 접속되며, 상기 입력노드(N20)의 전위(VI)가 상기 어떤 전위방향으로 변화된 것에 따라 펄스적으로 도통하는 제3 스위칭소자(81)를 포함한 것을 특징으로 하는 샘플홀드회로.
  14. 제 4 항에 있어서,
    상기 구동회로(125)는, 오프셋전압을 소거하는 오프셋 보상회로(122a, S1a∼S3a)를 더 포함한 것을 특징으로 하는 샘플홀드회로.
  15. 제 14 항에 있어서,
    상기 제2 레벨시프트회로(30)의 출력전위는, 상기 출력노드(N121) 대신에 제2 노드(N30a)에 접속되고,
    상기 오프셋 보상회로(122a, S1a∼S3a)는,
    제2 커패시터(122a),
    상기 제2 커패시터(122a)의 한쪽 전극 및 상기 제1 레벨시프트회로(61)에 상기 입력노드의 전위(VI)를 공급함과 동시에 상기 제2 커패시터(122a)의 다른쪽 전극을 상기 소정의 노드(N30a)에 접속하는 제1 전환회로(S1a, S2a) 및
    상기 제2 커패시터(122a)의 다른쪽 전극에 상기 입력노드의 전위(VI)를 공급함과 동시에 상기 제2 커패시터(122a)의 한쪽 전극의 전위를 상기 입력노드의 전위(VI) 대신에 상기 제1 레벨시프트회로(61)에 공급하는 제2 전환회로(S3a) 및
    상기 제2 노드(N30a)의 전위를 상기 출력노드(N121)에 공급하는 제3 전환회로(S4a)를 포함한 것을 특징으로 하는 샘플홀드회로.
  16. 제 15항에 있어서,
    상기 오프셋 보상회로(122a, 126a, 131a, S1a∼S3a)는, 상기 제1 전환회로(S1a, S2a)에 의해 상기 제2 커패시터(122a)의 한쪽 전극에 상기 입력전위가 공급됨과 동시에 상기 제2 커패시터(122a)의 다른쪽 전극이 상기 소정의 노드(N30a)에 접속되어 있는 기간에서, 상기 소정의 노드(N30a)의 전위를 상기 어떤 전위방향과 반대의 전위방향으로 펄스적으로 변화시키는 펄스발생회로(126a, 131a)를 더 포함한 것을 특징으로 하는 구동회로.
  17. 제 4 항에 있어서,
    상기 구동회로(191)는, 상기 제1 및 제2 레벨시프트회로(21, 30)에 전원전압을 간헐적으로 공급하는 전환회로(201, 202)를 더 포함한 것을 특징으로 하는 샘플홀드회로.
  18. 청구항 1의 샘플홀드회로(14)와, 그 한쪽 전극이 상기 구동회로(20)의 출력노드(N30)에 접속되고, 그 다른쪽 전극이 공통전위(VCOM)를 수신하는 액정셀(2)을 구비한 것을 특징으로 하는 화상표시장치.
  19. 청구항 1의 샘플홀드회로(14)와, 그 한쪽 전극이 상기 구동회로(20)의 입력노드(N20)에 접속되고, 그 다른쪽 전극이 공통전위(VCOM)를 수신하는 액정셀(2)을 구비한 것을 특징으로 하는 화상표시장치.
  20. 청구항 1의 샘플홀드회로(226, 225, 223, 224),
    그 제1 전극이 상기 제1 스위칭소자(226)의 한쪽 전극에 접속되고, 그 입력전극이 상기 제2 스위칭소자(225)의 다른쪽 전극에 접속되며, 그 제2 전극이 상기 제1 커패시터(223)의 다른쪽 전극에 접속된 트랜지스터(222),
    상기 제1 및 제2 스위칭소자(226, 225)가 모두 도통하고 있는 상기 제1 및 제2 기간에 상기 트랜지스터(222)의 제1 전극에 접속되어 상기 트랜지스터(222)에 계조전류(IG)를 흐르게 하는 전류원(230) 및
    상기 제1 및 제2 기간의 경과 후에 상기 트랜지스터(222)의 제1 전극과 전원전위(GND)의 라인과의 사이에 접속되고, 상기 트랜지스터(222)에 흐르는 전류에 따른 휘도로 발광하는 발광소자(220)를 구비한 것을 특징으로 하는 화상표시장치.
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