JP2000194323A - アナログバッファ回路及び液晶表示装置 - Google Patents
アナログバッファ回路及び液晶表示装置Info
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Abstract
(57)【要約】
【課題】薄膜トランジスタの閾値電圧のばらつきを補正
し、データバスの容量を高速に充電可能なアナログバッ
ファ回路及び液晶表示装置を提供する。 【解決手段】入力電圧をサンプルホールドし、出力する
アナログバッファ回路において、入力電圧が供給される
入力端子と、出力電圧が出力される出力端子と、ソース
が第１の電源に接続された第１のトランジスタと、該第
１のトランジスタのゲートに一端が接続された第１のコ
ンデンサとを有し、サンプリング期間に、入力端子を第
１のコンデンサの他端に接続し、第１のトランジスタの
ドレインを第１のコンデンサの一端に接続して、第１の
コンデンサを入力電圧に応じて充電し、ホールド期間
に、第１のコンデンサが充電電圧を保持し、出力期間
に、出力端子を第１のコンデンサの一端に帰還しなが
ら、第１のトランジスタを経由して出力端子を充電又は
放電する。
し、データバスの容量を高速に充電可能なアナログバッ
ファ回路及び液晶表示装置を提供する。 【解決手段】入力電圧をサンプルホールドし、出力する
アナログバッファ回路において、入力電圧が供給される
入力端子と、出力電圧が出力される出力端子と、ソース
が第１の電源に接続された第１のトランジスタと、該第
１のトランジスタのゲートに一端が接続された第１のコ
ンデンサとを有し、サンプリング期間に、入力端子を第
１のコンデンサの他端に接続し、第１のトランジスタの
ドレインを第１のコンデンサの一端に接続して、第１の
コンデンサを入力電圧に応じて充電し、ホールド期間
に、第１のコンデンサが充電電圧を保持し、出力期間
に、出力端子を第１のコンデンサの一端に帰還しなが
ら、第１のトランジスタを経由して出力端子を充電又は
放電する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置及び
その駆動回路に関し、特に薄膜トランジスタ（ＴＦＴ）
を用いてガラス基板上に画素と一体形成されたアナログ
バッファ回路に関する。
その駆動回路に関し、特に薄膜トランジスタ（ＴＦＴ）
を用いてガラス基板上に画素と一体形成されたアナログ
バッファ回路に関する。
【０００２】
【従来の技術】図１４は、従来の液晶表示装置の構成図
である。図１４では簡単化のためデータバス３０とゲー
トバス３１の本数を省略しているが、大型の液晶表示装
置では約３０００本のデータバス３０と約８００本のゲ
ートバス３１がマトリクス状に配線されている。また、
各データバス３０と各ゲートバス３１の交差部にはスイ
ッチ素子３２を介して１画素に相当する液晶セル３３と
蓄積容量３４が形成され、映像信号ＳＩＮが供給される
表示信号線２５と各データバス３０との間にはアナログ
バッファ回路２６が設けられている。
である。図１４では簡単化のためデータバス３０とゲー
トバス３１の本数を省略しているが、大型の液晶表示装
置では約３０００本のデータバス３０と約８００本のゲ
ートバス３１がマトリクス状に配線されている。また、
各データバス３０と各ゲートバス３１の交差部にはスイ
ッチ素子３２を介して１画素に相当する液晶セル３３と
蓄積容量３４が形成され、映像信号ＳＩＮが供給される
表示信号線２５と各データバス３０との間にはアナログ
バッファ回路２６が設けられている。
【０００３】アナログバッファ回路２６は、データ・シ
フトレジスタ３５から供給される走査信号に応答して、
映像信号ＳＩＮをデータバス３０に左から右に順に書き
込む。ゲート・シフトレジスタ３６は、ゲートバス３１
に走査信号を上から下に順に供給してスイッチ素子３２
を導通し、データバス３０に書き込まれた映像信号ＳＩ
Ｎを１水平走査毎に液晶セル３３に供給する。このよう
にデータ・シフトレジスタ３５の１走査毎にゲート・シ
フトレジスタ３６を１段ずつ走査することにより、すべ
ての液晶セル３３に映像信号ＳＩＮを供給することがで
きる。
フトレジスタ３５から供給される走査信号に応答して、
映像信号ＳＩＮをデータバス３０に左から右に順に書き
込む。ゲート・シフトレジスタ３６は、ゲートバス３１
に走査信号を上から下に順に供給してスイッチ素子３２
を導通し、データバス３０に書き込まれた映像信号ＳＩ
Ｎを１水平走査毎に液晶セル３３に供給する。このよう
にデータ・シフトレジスタ３５の１走査毎にゲート・シ
フトレジスタ３６を１段ずつ走査することにより、すべ
ての液晶セル３３に映像信号ＳＩＮを供給することがで
きる。
【０００４】このように大型の液晶表示装置では１水平
走査期間に約３０００本のデータバス３０に映像信号Ｓ
ＩＮを供給するため、データバス１本あたりの走査時間
が短かくなる。従って、アナログバッファ回路２６は約
５０ｐＦ程度の容量があるデータバス３０を直接駆動す
ることができない。このため、アナログバッファ回路２
６は内部にサンプリング回路を設け、短い走査期間内に
映像信号ＳＩＮをサンプリングして保持し、その保持し
た映像信号ＳＩＮをデータバス３０の容量を十分に充電
できる時間をかけてデータバス３０に供給する。
走査期間に約３０００本のデータバス３０に映像信号Ｓ
ＩＮを供給するため、データバス１本あたりの走査時間
が短かくなる。従って、アナログバッファ回路２６は約
５０ｐＦ程度の容量があるデータバス３０を直接駆動す
ることができない。このため、アナログバッファ回路２
６は内部にサンプリング回路を設け、短い走査期間内に
映像信号ＳＩＮをサンプリングして保持し、その保持し
た映像信号ＳＩＮをデータバス３０の容量を十分に充電
できる時間をかけてデータバス３０に供給する。
【０００５】ガラス基板上に駆動回路を一体形成した液
晶表示装置において、アナログバッファ回路２６は、液
晶パネルと同一基板上に薄膜トランジスタにより構成さ
れる。しかし、薄膜トランジスタは閾値電圧のバラツキ
が大きく、薄膜トランジスタを用いたサンプリング回路
の出力にオフセットが生じる欠点がある。そこで、入力
された映像信号ＳＩＮをオフセットなく出力するため
に、例えば特開平９−２３０８２８号公報では薄膜トラ
ンジスタの閾値電圧のバラツキをキャンセルするアナロ
グバッファ回路２６が開示されている。
晶表示装置において、アナログバッファ回路２６は、液
晶パネルと同一基板上に薄膜トランジスタにより構成さ
れる。しかし、薄膜トランジスタは閾値電圧のバラツキ
が大きく、薄膜トランジスタを用いたサンプリング回路
の出力にオフセットが生じる欠点がある。そこで、入力
された映像信号ＳＩＮをオフセットなく出力するため
に、例えば特開平９−２３０８２８号公報では薄膜トラ
ンジスタの閾値電圧のバラツキをキャンセルするアナロ
グバッファ回路２６が開示されている。
【０００６】図１５は、特開平９−２３０８２８号公報
で開示された従来のアナログバッファ回路２６の概略の
回路図である。このアナログバッファ回路２６は、ソー
スフォロワ８ａのゲート端子に一端が接地されたコンデ
ンサ９ａが接続され、ゲート端子とドレイン端子の間に
スイッチ素子６ａが設けられる。また、ソースフォロワ
８ａのドレイン端子と電源ＶＤＤの間にスイッチ素子７
ａが設けられ、ゲート端子と電源ＶＤＤの間にスイッチ
素子５ａが設けられる。また、ソースフォロワ８ａのソ
ース端子はノードＮ１に接続される。
で開示された従来のアナログバッファ回路２６の概略の
回路図である。このアナログバッファ回路２６は、ソー
スフォロワ８ａのゲート端子に一端が接地されたコンデ
ンサ９ａが接続され、ゲート端子とドレイン端子の間に
スイッチ素子６ａが設けられる。また、ソースフォロワ
８ａのドレイン端子と電源ＶＤＤの間にスイッチ素子７
ａが設けられ、ゲート端子と電源ＶＤＤの間にスイッチ
素子５ａが設けられる。また、ソースフォロワ８ａのソ
ース端子はノードＮ１に接続される。
【０００７】同様にソースフォロワ８ｂのゲート端子は
一端が接地されたコンデンサ９ｂが接続され、ゲート端
子とドレイン端子の間にスイッチ素子６ｂが設けられ
る。また、ソースフォロワ８ｂのドレイン端子と接地電
源ＧＮＤとの間にスイッチ素子７ｂが設けられ、ゲート
端子と接地ＧＮＤとの間にスイッチ素子５ｂが設けられ
る。また、ソースフォロワ８ｂのソース端子はノードＮ
１に接続される。
一端が接地されたコンデンサ９ｂが接続され、ゲート端
子とドレイン端子の間にスイッチ素子６ｂが設けられ
る。また、ソースフォロワ８ｂのドレイン端子と接地電
源ＧＮＤとの間にスイッチ素子７ｂが設けられ、ゲート
端子と接地ＧＮＤとの間にスイッチ素子５ｂが設けられ
る。また、ソースフォロワ８ｂのソース端子はノードＮ
１に接続される。
【０００８】更に、ノードＮ１と表示信号線２５との間
にはスイッチ素子３が設けられ、ノードＮ１とデータバ
ス３０の間にはスイッチ素子１０が設けられる。そし
て、スイッチ素子５ｂにリセット信号ΦＲが供給され、
スイッチ素子５ａに反転リセット信号ΦＲ／が供給され
る。また、スイッチ素子６ｂに制御信号Φ１が供給さ
れ、スイッチ素子６ａに反転制御信号Φ１／が供給され
る。更に、スイッチ素子７ｂに制御信号Φ２が供給さ
れ、スイッチ素子７ａに反転制御信号Φ２／が供給され
る。
にはスイッチ素子３が設けられ、ノードＮ１とデータバ
ス３０の間にはスイッチ素子１０が設けられる。そし
て、スイッチ素子５ｂにリセット信号ΦＲが供給され、
スイッチ素子５ａに反転リセット信号ΦＲ／が供給され
る。また、スイッチ素子６ｂに制御信号Φ１が供給さ
れ、スイッチ素子６ａに反転制御信号Φ１／が供給され
る。更に、スイッチ素子７ｂに制御信号Φ２が供給さ
れ、スイッチ素子７ａに反転制御信号Φ２／が供給され
る。
【０００９】このようにアナログバッファ回路２６は上
下対称の回路であり、データバス３０に対して、上側の
ソースフォロワ８ａは正極性の充電能力があり、下側の
ソースフォロワ８ｂは負極性の充電能力がある。
下対称の回路であり、データバス３０に対して、上側の
ソースフォロワ８ａは正極性の充電能力があり、下側の
ソースフォロワ８ｂは負極性の充電能力がある。
【００１０】図１６は、従来のアナログバッファ回路２
６の動作説明図であり、図１６（ａ）はコンデンサ９
ａ、９ｂのリセット状態を示す。スイッチ素子５ａ、５
ｂはそれぞれリセット信号ΦＲ／、ΦＲが供給されて導
通し、コンデンサ９ａは電源ＶＤＤにより充電され、コ
ンデンサ９ｂは接地されて電荷がゼロになる。
６の動作説明図であり、図１６（ａ）はコンデンサ９
ａ、９ｂのリセット状態を示す。スイッチ素子５ａ、５
ｂはそれぞれリセット信号ΦＲ／、ΦＲが供給されて導
通し、コンデンサ９ａは電源ＶＤＤにより充電され、コ
ンデンサ９ｂは接地されて電荷がゼロになる。
【００１１】図１６（ｂ）は、表示信号線２５から入力
される映像信号電圧ＶＩＮをサンプリングする状態を示
す。スイッチ素子３、６ｂは制御信号Φ１が供給されて
導通し、スイッチ素子６ａは反転制御信号Φ１／が供給
されて導通する。また、ソースフォロワ８ａ、８ｂは入
力される映像信号電圧ＶＩＮのレベルに応じて、ゲート
・ソース間に閾値電圧以上が印加されて導通する。
される映像信号電圧ＶＩＮをサンプリングする状態を示
す。スイッチ素子３、６ｂは制御信号Φ１が供給されて
導通し、スイッチ素子６ａは反転制御信号Φ１／が供給
されて導通する。また、ソースフォロワ８ａ、８ｂは入
力される映像信号電圧ＶＩＮのレベルに応じて、ゲート
・ソース間に閾値電圧以上が印加されて導通する。
【００１２】従って、図１６（ａ）の状態で電圧源ＶＤ
Ｄにより充電されていたコンデンサ９ａは、電圧ＶＩＮ
が低い場合に矢印６０の経路で放電し、電荷がゼロであ
ったコンデンサ９ｂは、電圧ＶＩＮが高い場合に矢印６
１の経路で充電される。そして、コンデンサ９ａの放電
はコンデンサ９ａの電圧が（ＶＩＮ＋Ｖｔｈｎ）になっ
た時点で終了し、コンデンサ９ｂの充電はコンデンサ９
ｂの電圧が（ＶＩＮ−Ｖｔｈｐ）になった時点で終了す
る。なお、Ｖｔｈｎはソースフォロワ８ａの閾値電圧で
あり、Ｖｔｈｐはソースフォロワ８ｂの閾値電圧であ
る。
Ｄにより充電されていたコンデンサ９ａは、電圧ＶＩＮ
が低い場合に矢印６０の経路で放電し、電荷がゼロであ
ったコンデンサ９ｂは、電圧ＶＩＮが高い場合に矢印６
１の経路で充電される。そして、コンデンサ９ａの放電
はコンデンサ９ａの電圧が（ＶＩＮ＋Ｖｔｈｎ）になっ
た時点で終了し、コンデンサ９ｂの充電はコンデンサ９
ｂの電圧が（ＶＩＮ−Ｖｔｈｐ）になった時点で終了す
る。なお、Ｖｔｈｎはソースフォロワ８ａの閾値電圧で
あり、Ｖｔｈｐはソースフォロワ８ｂの閾値電圧であ
る。
【００１３】図１６（ｃ）は、サンプリング保持した電
圧でデータバス３０を充電する状態を示す。スイッチ素
子１０、７ｂは制御信号Φ２が供給されて導通し、スイ
ッチ素子７ａは反転制御信号Φ２／が供給されて導通す
る。従って、ノードＮ１及びデータバス３０の電圧は、
コンデンサ９ａの充電電圧からソースフォロワ８ａの閾
値電圧Ｖｔｈｎを引いた値、又はコンデンサ９ｂの充電
電圧にソースフォロワ８ｂの閾値電圧Ｖｔｈｎを加えた
値になり、信号電圧ＶＩＮと等しくなる。
圧でデータバス３０を充電する状態を示す。スイッチ素
子１０、７ｂは制御信号Φ２が供給されて導通し、スイ
ッチ素子７ａは反転制御信号Φ２／が供給されて導通す
る。従って、ノードＮ１及びデータバス３０の電圧は、
コンデンサ９ａの充電電圧からソースフォロワ８ａの閾
値電圧Ｖｔｈｎを引いた値、又はコンデンサ９ｂの充電
電圧にソースフォロワ８ｂの閾値電圧Ｖｔｈｎを加えた
値になり、信号電圧ＶＩＮと等しくなる。
【００１４】この時、データバス３０の電位が信号電圧
ＶＩＮより低ければソースフォロワ８ａが導通してデー
タバス３０の電位を上げ、データバス３０の電位が信号
電圧ＶＩＮより高ければソースフォロワ８ｂが導通して
データバス３０の電位を下げる。これにより、データバ
ス３０にはソースフォロワ８ａ、８ｂの閾値電圧の影響
を受けない信号電圧ＶＩＮが出力される。
ＶＩＮより低ければソースフォロワ８ａが導通してデー
タバス３０の電位を上げ、データバス３０の電位が信号
電圧ＶＩＮより高ければソースフォロワ８ｂが導通して
データバス３０の電位を下げる。これにより、データバ
ス３０にはソースフォロワ８ａ、８ｂの閾値電圧の影響
を受けない信号電圧ＶＩＮが出力される。
【００１５】
【発明が解決しようとする課題】このように、従来のア
ナログバッファ回路２６は、コンデンサ９ａ、９ｂにサ
ンプリングした電圧（ＶＩＮ＋Ｖｔｈｎ）、（ＶＩＮ−
Ｖｔｈｐ）を、ソースフォロワ回路８ａ、８ｂの閾値電
圧Ｖｔｈｎ、Ｖｔｈｐをキャンセルして出力する。しか
しながら、ソースフォロワ回路８ａ、８ｂは電圧増幅度
が１以下であるため、データバス３０の容量は徐々に充
電され、出力電圧が信号電圧ＶＩＮに近づくと出力抵抗
が非常に大きくなり、なかなか信号電圧ＶＩＮに到達し
ない。
ナログバッファ回路２６は、コンデンサ９ａ、９ｂにサ
ンプリングした電圧（ＶＩＮ＋Ｖｔｈｎ）、（ＶＩＮ−
Ｖｔｈｐ）を、ソースフォロワ回路８ａ、８ｂの閾値電
圧Ｖｔｈｎ、Ｖｔｈｐをキャンセルして出力する。しか
しながら、ソースフォロワ回路８ａ、８ｂは電圧増幅度
が１以下であるため、データバス３０の容量は徐々に充
電され、出力電圧が信号電圧ＶＩＮに近づくと出力抵抗
が非常に大きくなり、なかなか信号電圧ＶＩＮに到達し
ない。
【００１６】そこで、本発明は、薄膜トランジスタの閾
値電圧のばらつきを補正し、データバスの容量を高速に
充電可能なアナログバッファ回路及び液晶表示装置を提
供することを目的とする。
値電圧のばらつきを補正し、データバスの容量を高速に
充電可能なアナログバッファ回路及び液晶表示装置を提
供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的は、入力電圧
をサンプルホールドし、出力するアナログバッファ回路
において、前記入力電圧が供給される入力端子と、出力
電圧が出力される出力端子と、ソースが第１の電源に接
続された第１のトランジスタと、該第１のトランジスタ
のゲートに一端が接続された第１のコンデンサとを有
し、サンプリング期間に、前記入力端子を前記第１のコ
ンデンサの他端に接続し、前記第１のトランジスタのド
レインを前記第１のコンデンサの一端に接続して、前記
第１のコンデンサを前記入力電圧に応じて充電し、前記
第１のコンデンサに前記入力電圧と前記第１のトランジ
スタの閾値電圧の差の電圧と前記第１の電源の電圧との
差を記憶することを特徴とするアナログバッファ回路を
提供することにより達成される。
をサンプルホールドし、出力するアナログバッファ回路
において、前記入力電圧が供給される入力端子と、出力
電圧が出力される出力端子と、ソースが第１の電源に接
続された第１のトランジスタと、該第１のトランジスタ
のゲートに一端が接続された第１のコンデンサとを有
し、サンプリング期間に、前記入力端子を前記第１のコ
ンデンサの他端に接続し、前記第１のトランジスタのド
レインを前記第１のコンデンサの一端に接続して、前記
第１のコンデンサを前記入力電圧に応じて充電し、前記
第１のコンデンサに前記入力電圧と前記第１のトランジ
スタの閾値電圧の差の電圧と前記第１の電源の電圧との
差を記憶することを特徴とするアナログバッファ回路を
提供することにより達成される。
【００１８】本発明によれば、第１のコンデンサに入力
電圧と第１のトランジスタの閾値電圧の差の電圧と第１
の電源の電圧との差を記憶するので、出力時に第１のト
ランジスタを利用して、閾値をキャンセルすることがで
きる入力電圧をホールドすることができる。
電圧と第１のトランジスタの閾値電圧の差の電圧と第１
の電源の電圧との差を記憶するので、出力時に第１のト
ランジスタを利用して、閾値をキャンセルすることがで
きる入力電圧をホールドすることができる。
【００１９】また、上記の目的は、入力電圧をサンプル
ホールドし、出力するアナログバッファ回路において、
前記入力電圧が供給される入力端子と、出力電圧が出力
される出力端子と、ソースが第１の電源に接続された第
１のトランジスタと、該第１のトランジスタのゲートに
一端が接続された第１のコンデンサとを有し、サンプリ
ング期間に、前記入力端子を前記第１のコンデンサの他
端に接続し、前記第１のトランジスタのドレインを前記
第１のコンデンサの一端に接続して、前記第１のコンデ
ンサを前記入力電圧に応じて充電し、ホールド期間に、
前記第１のコンデンサが充電電圧を保持し、出力期間
に、前記出力端子を前記第１のコンデンサの一端に帰還
しながら、前記第１のトランジスタを経由して前記出力
端子を充電又は放電することを特徴とするアナログバッ
ファ回路を提供することにより達成される。
ホールドし、出力するアナログバッファ回路において、
前記入力電圧が供給される入力端子と、出力電圧が出力
される出力端子と、ソースが第１の電源に接続された第
１のトランジスタと、該第１のトランジスタのゲートに
一端が接続された第１のコンデンサとを有し、サンプリ
ング期間に、前記入力端子を前記第１のコンデンサの他
端に接続し、前記第１のトランジスタのドレインを前記
第１のコンデンサの一端に接続して、前記第１のコンデ
ンサを前記入力電圧に応じて充電し、ホールド期間に、
前記第１のコンデンサが充電電圧を保持し、出力期間
に、前記出力端子を前記第１のコンデンサの一端に帰還
しながら、前記第１のトランジスタを経由して前記出力
端子を充電又は放電することを特徴とするアナログバッ
ファ回路を提供することにより達成される。
【００２０】本発明によれば、トランジスタの閾値電圧
の影響を受けずに入力電圧を出力し、データバス容量を
高速に充電でき、しかも出力トランジスタのサイズを小
さくすることができる。また、本発明のアナログバッフ
ァ回路を液晶表示装置に使用することにより、大きな表
示領域を持つ液晶表示パネルの大容量のデータバスを高
速に精度良く充電することができる。
の影響を受けずに入力電圧を出力し、データバス容量を
高速に充電でき、しかも出力トランジスタのサイズを小
さくすることができる。また、本発明のアナログバッフ
ァ回路を液晶表示装置に使用することにより、大きな表
示領域を持つ液晶表示パネルの大容量のデータバスを高
速に精度良く充電することができる。
【００２１】また、本発明のアナログバッファ回路は、
更に、前記第１のトランジスタと前記出力端子との間に
バッファ回路を有し、該バッファ回路を介して前記出力
端子を充電又は放電することを特徴とする。
更に、前記第１のトランジスタと前記出力端子との間に
バッファ回路を有し、該バッファ回路を介して前記出力
端子を充電又は放電することを特徴とする。
【００２２】本発明によれば、出力トランジスタは大容
量のデータバス容量を直接充電する必要はなく、バッフ
ァ回路の小さな入力容量だけを充電すればよい。このた
め出力トランジスタのサイズを小さくしてゲート・ドレ
イン端子間容量Ｃｇｄを小さくし、ゲート・ドレイン端
子間容量Ｃｇｄがコンデンサの保持電圧に与える影響を
小さくすることができる。
量のデータバス容量を直接充電する必要はなく、バッフ
ァ回路の小さな入力容量だけを充電すればよい。このた
め出力トランジスタのサイズを小さくしてゲート・ドレ
イン端子間容量Ｃｇｄを小さくし、ゲート・ドレイン端
子間容量Ｃｇｄがコンデンサの保持電圧に与える影響を
小さくすることができる。
【００２３】また、本発明のアナログバッファ回路にお
ける前記バッファ回路は、前記第１の電源電圧より小さ
い第３の電源電圧により駆動されることを特徴とする。
ける前記バッファ回路は、前記第１の電源電圧より小さ
い第３の電源電圧により駆動されることを特徴とする。
【００２４】本発明によれば、データバス容量を充電す
るために最も電力を消費するバッファ回路の駆動電圧
を、データバスの駆動に必要な最小限の電圧に下げるこ
とができ、アナログバッファ回路の消費電力を低下させ
ることができる。
るために最も電力を消費するバッファ回路の駆動電圧
を、データバスの駆動に必要な最小限の電圧に下げるこ
とができ、アナログバッファ回路の消費電力を低下させ
ることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２６】図１は、本発明の実施の形態のアナログバ
ッファ回路の原理説明図である。図１により入力電圧を
トランジスタの閾値電圧の影響を受けずにデータバスに
出力するアナログバッファ回路の原理について説明す
る。図１（ａ）は、アナログバッファ回路内のサンプリ
ングコンデンサＣ１、Ｃ２の初期化状態を示す。初期化
状態では、直列に接続されたサンプリングコンデンサＣ
１、Ｃ２はそれぞれ短絡され、電荷を放電して端子間電
圧をゼロボルトにする。
ッファ回路の原理説明図である。図１により入力電圧を
トランジスタの閾値電圧の影響を受けずにデータバスに
出力するアナログバッファ回路の原理について説明す
る。図１（ａ）は、アナログバッファ回路内のサンプリ
ングコンデンサＣ１、Ｃ２の初期化状態を示す。初期化
状態では、直列に接続されたサンプリングコンデンサＣ
１、Ｃ２はそれぞれ短絡され、電荷を放電して端子間電
圧をゼロボルトにする。
【００２７】次に、入力電圧ＶＩＮをサンプリングコン
デンサＣ１、Ｃ２にサンプリングする。図１（ｂ）は、
入力電圧ＶＩＮのサンプリング時の状態を示す。サンプ
リング時には、コンデンサＣ１、Ｃ２の接続点Ｎ１０に
入力端子２０が接続され、ｐ型トランジスタＴ７のゲー
ト端子がドレイン端子に接続され、更にｎ型トランジス
タＴ１０のゲート端子がドレイン端子に接続される。
デンサＣ１、Ｃ２にサンプリングする。図１（ｂ）は、
入力電圧ＶＩＮのサンプリング時の状態を示す。サンプ
リング時には、コンデンサＣ１、Ｃ２の接続点Ｎ１０に
入力端子２０が接続され、ｐ型トランジスタＴ７のゲー
ト端子がドレイン端子に接続され、更にｎ型トランジス
タＴ１０のゲート端子がドレイン端子に接続される。
【００２８】なお、ｐ型トランジスタＴ７のソース端子
は電源ＶＤＤに接続されており、ゲート端子はコンデン
サＣ１の他端に接続されている。また、ｎ型トランジス
タＴ１０のソース端子は接地電源に接続されており、ゲ
ート端子はコンデンサＣ２の他端に接続されている。
は電源ＶＤＤに接続されており、ゲート端子はコンデン
サＣ１の他端に接続されている。また、ｎ型トランジス
タＴ１０のソース端子は接地電源に接続されており、ゲ
ート端子はコンデンサＣ２の他端に接続されている。
【００２９】このときコンデンサＣ１は、電源電圧ＶＤ
Ｄと入力電圧ＶＩＮの差から、更にｐ型トランジスタＴ
７の閾値電圧Ｖｔｈｐを引いた電圧（ＶＤＤ−ＶＩＮ−
Ｖｔｈｐ）になるまで充電される。また、コンデンサＣ
２も、接地電圧と入力電圧ＶＩＮの差からｎ型トランジ
スタＴ１０の閾値電圧Ｖｔｈｎを引いた電圧（ＶＩＮ−
Ｖｔｈｎ）になるまで充電される。コンデンサＣ１、Ｃ
２の充電が完了するとトランジスタＴ７、Ｔ１０に流れ
る電流はゼロになる。この状態を定常状態とする。な
お、定常状態では、コンデンサＣ１は電圧（ＶＤＤ−Ｖ
ＩＮ−Ｖｔｈｐ）を記憶し、コンデンサＣ２は電圧（Ｖ
ＩＮ−Ｖｔｈｎ）を記憶している。
Ｄと入力電圧ＶＩＮの差から、更にｐ型トランジスタＴ
７の閾値電圧Ｖｔｈｐを引いた電圧（ＶＤＤ−ＶＩＮ−
Ｖｔｈｐ）になるまで充電される。また、コンデンサＣ
２も、接地電圧と入力電圧ＶＩＮの差からｎ型トランジ
スタＴ１０の閾値電圧Ｖｔｈｎを引いた電圧（ＶＩＮ−
Ｖｔｈｎ）になるまで充電される。コンデンサＣ１、Ｃ
２の充電が完了するとトランジスタＴ７、Ｔ１０に流れ
る電流はゼロになる。この状態を定常状態とする。な
お、定常状態では、コンデンサＣ１は電圧（ＶＤＤ−Ｖ
ＩＮ−Ｖｔｈｐ）を記憶し、コンデンサＣ２は電圧（Ｖ
ＩＮ−Ｖｔｈｎ）を記憶している。
【００３０】次に、図１（ｃ）のようにコンデンサＣ
１、Ｃ２の接続点Ｎ１０を入力端子２０から切り離し、
トランジスタＴ７及びＴ１０のドレイン端子をノードＮ
１１及びノードＮ１０に接続すると共に、ノードＮ１１
を出力端子２１及びデータバス２２に接続する。ここ
で、もし出力電圧ＶＯＵＴが入力電圧ＶＩＮと等しけれ
ばトランジスタＴ７及びＴ１０のゲート電位は定常状態
と変わらず出力電圧ＶＯＵＴは変動しない。
１、Ｃ２の接続点Ｎ１０を入力端子２０から切り離し、
トランジスタＴ７及びＴ１０のドレイン端子をノードＮ
１１及びノードＮ１０に接続すると共に、ノードＮ１１
を出力端子２１及びデータバス２２に接続する。ここ
で、もし出力電圧ＶＯＵＴが入力電圧ＶＩＮと等しけれ
ばトランジスタＴ７及びＴ１０のゲート電位は定常状態
と変わらず出力電圧ＶＯＵＴは変動しない。
【００３１】一方、出力電圧ＶＯＵＴが入力電圧ＶＩＮ
より高電位なら、トランジスタＴ１０のゲート電位がコ
ンデンサＣ２の容量カップリングにより上昇し、トラン
ジスタＴ１０に電流が流れて出力電圧ＶＯＵＴを下げ
る。そして、出力電圧ＶＯＵＴがトランジスタＴ１０の
閾値電圧ＶｔｈｎにコンデンサＣ２の充電電圧（ＶＩＮ
−Ｖｔｈｎ）を加えた電圧ＶＩＮになると、トランジス
タＴ１０はオフし、出力電圧ＶＯＵＴの引き下げは停止
する。逆に出力電圧ＶＯＵＴが入力電圧ＶＩＮより低電
位なら、トランジスタＴ７のゲート電位がコンデンサＣ
１の容量カップリングにより下降し、トランジスタＴ７
に電流が流れて出力電圧ＶＯＵＴを上げる。この場合
は、出力電圧ＶＯＵＴが電源電圧ＶＤＤからトランジス
タＴ７の閾値電圧Ｖｔｈｐを引いた電圧（ＶＤＤ−Ｖｔ
ｈｐ）よりコンデンサＣ１の充電電圧（ＶＤＤ−ＶＩＮ
−Ｖｔｈｐ）だけ低い電圧ＶＩＮになると、トレンジス
タＴ７はオフし、出力電圧ＶＯＵＴの引き下げは停止す
る。これにより、最終的に出力電圧ＶＯＵＴ＝入力電圧
ＶＩＮとなり、出力電圧ＶＯＵＴにトランジスタＴ７、
Ｔ１０のしきい値電圧Ｖｔｈｐ、Ｖｔｈｎの影響は現れ
ない。しかも、トランジスタＴ７、Ｔ１０は共にソース
が電源に接続されたいわゆるソース接地型トランジスタ
であり、従来のソースフォロワ型よりも駆動能力が大き
い。
より高電位なら、トランジスタＴ１０のゲート電位がコ
ンデンサＣ２の容量カップリングにより上昇し、トラン
ジスタＴ１０に電流が流れて出力電圧ＶＯＵＴを下げ
る。そして、出力電圧ＶＯＵＴがトランジスタＴ１０の
閾値電圧ＶｔｈｎにコンデンサＣ２の充電電圧（ＶＩＮ
−Ｖｔｈｎ）を加えた電圧ＶＩＮになると、トランジス
タＴ１０はオフし、出力電圧ＶＯＵＴの引き下げは停止
する。逆に出力電圧ＶＯＵＴが入力電圧ＶＩＮより低電
位なら、トランジスタＴ７のゲート電位がコンデンサＣ
１の容量カップリングにより下降し、トランジスタＴ７
に電流が流れて出力電圧ＶＯＵＴを上げる。この場合
は、出力電圧ＶＯＵＴが電源電圧ＶＤＤからトランジス
タＴ７の閾値電圧Ｖｔｈｐを引いた電圧（ＶＤＤ−Ｖｔ
ｈｐ）よりコンデンサＣ１の充電電圧（ＶＤＤ−ＶＩＮ
−Ｖｔｈｐ）だけ低い電圧ＶＩＮになると、トレンジス
タＴ７はオフし、出力電圧ＶＯＵＴの引き下げは停止す
る。これにより、最終的に出力電圧ＶＯＵＴ＝入力電圧
ＶＩＮとなり、出力電圧ＶＯＵＴにトランジスタＴ７、
Ｔ１０のしきい値電圧Ｖｔｈｐ、Ｖｔｈｎの影響は現れ
ない。しかも、トランジスタＴ７、Ｔ１０は共にソース
が電源に接続されたいわゆるソース接地型トランジスタ
であり、従来のソースフォロワ型よりも駆動能力が大き
い。
【００３２】図１（ｃ）はトランジスタＴ７、Ｔ１０及
びコンデンサＣ１、Ｃ２からなる反転増幅器の出力Ｎ１
１を入力Ｎ１０に帰還した構成になっており、負帰還増
幅器を形成している。薄膜トランジスタＴ７、Ｔ１０に
よる反転増幅器は約１００倍の増幅度があるため、負帰
還増幅器の出力抵抗は薄膜トランジスタＴ７、Ｔ１０の
出力抵抗の約１／１００になる。従って、負帰還増幅器
は、データバス２２に大きな電流を出力することがで
き、データバス容量Ｃｄを高速に充電することができ
る。このことは、従来のアナログバッファ回路と同一の
出力電流を流すのであれば、薄膜トランジスタＴ７、Ｔ
１０のサイズを約１／１００にできることを意味する。
びコンデンサＣ１、Ｃ２からなる反転増幅器の出力Ｎ１
１を入力Ｎ１０に帰還した構成になっており、負帰還増
幅器を形成している。薄膜トランジスタＴ７、Ｔ１０に
よる反転増幅器は約１００倍の増幅度があるため、負帰
還増幅器の出力抵抗は薄膜トランジスタＴ７、Ｔ１０の
出力抵抗の約１／１００になる。従って、負帰還増幅器
は、データバス２２に大きな電流を出力することがで
き、データバス容量Ｃｄを高速に充電することができ
る。このことは、従来のアナログバッファ回路と同一の
出力電流を流すのであれば、薄膜トランジスタＴ７、Ｔ
１０のサイズを約１／１００にできることを意味する。
【００３３】出力電圧ＶＯＵＴでデータバス容量Ｃｄを
充電する場合に、図１（ｄ）のようにトランジスタＴ
７、Ｔ１０のドレイン端子を出力バッファ回路２３の入
力に接続し、出力バッファ回路２３の出力をコンデンサ
Ｃ１、Ｃ２の接続点Ｎ１０に帰還することも可能であ
る。
充電する場合に、図１（ｄ）のようにトランジスタＴ
７、Ｔ１０のドレイン端子を出力バッファ回路２３の入
力に接続し、出力バッファ回路２３の出力をコンデンサ
Ｃ１、Ｃ２の接続点Ｎ１０に帰還することも可能であ
る。
【００３４】この場合、トランジスタＴ７、Ｔ１０は、
数１０ｐＦ程度の大きなデータバス容量Ｃｄを直接充電
する必要はなく、０．１ｐＦ程度の出力バッファ回路２
３の入力容量を充電すればよく、トランジスタＴ７、Ｔ
１０のサイズを更に小さくすることが可能になる。
数１０ｐＦ程度の大きなデータバス容量Ｃｄを直接充電
する必要はなく、０．１ｐＦ程度の出力バッファ回路２
３の入力容量を充電すればよく、トランジスタＴ７、Ｔ
１０のサイズを更に小さくすることが可能になる。
【００３５】このように本発明の実施の形態のアナログ
バッファ回路によれば、トランジスタの閾値電圧の影響
を受けずに入力電圧を出力し、データバス容量を高速に
充電できる。しかも、図１（ｄ）の構成にすると、出力
トランジスタのサイズを小さくすることができる。ま
た、本実施の形態のアナログバッファ回路を液晶表示装
置に使用することで、大きな表示領域を持つ液晶表示パ
ネルの大容量のデータバスを高速に精度良く充電するこ
とができる。
バッファ回路によれば、トランジスタの閾値電圧の影響
を受けずに入力電圧を出力し、データバス容量を高速に
充電できる。しかも、図１（ｄ）の構成にすると、出力
トランジスタのサイズを小さくすることができる。ま
た、本実施の形態のアナログバッファ回路を液晶表示装
置に使用することで、大きな表示領域を持つ液晶表示パ
ネルの大容量のデータバスを高速に精度良く充電するこ
とができる。
【００３６】図２は、本発明の第１の実施の形態のアナ
ログバッファ回路２６の回路図であり、図３は、本発明
の第１の実施の形態の駆動回路一体型の液晶表示装置の
構成図である。また、本実施の形態のアナログバッファ
回路２６の制御タイミングを図４に示し、その動作説明
図を図５、図６、図７に示す。
ログバッファ回路２６の回路図であり、図３は、本発明
の第１の実施の形態の駆動回路一体型の液晶表示装置の
構成図である。また、本実施の形態のアナログバッファ
回路２６の制御タイミングを図４に示し、その動作説明
図を図５、図６、図７に示す。
【００３７】図２に示すように、本実施の形態のアナロ
グバッファ回路２６では、トランジスタＴ７のソース端
子を電源ＶＤＤに接続し、ドレイン端子とゲート端子の
間にスイッチ素子Ｔ５を設け、ゲート端子にコンデンサ
Ｃ１の一端を接続する。また、トランジスタＴ７のゲー
ト端子と基準電圧源Ｖｒｅｆの間にスイッチ素子Ｔ３を
設け、ドレイン端子とノードＮ１１の間にスイッチ端子
Ｔ８を設け、コンデンサＣ１の他端をノードＮ１０に接
続する。
グバッファ回路２６では、トランジスタＴ７のソース端
子を電源ＶＤＤに接続し、ドレイン端子とゲート端子の
間にスイッチ素子Ｔ５を設け、ゲート端子にコンデンサ
Ｃ１の一端を接続する。また、トランジスタＴ７のゲー
ト端子と基準電圧源Ｖｒｅｆの間にスイッチ素子Ｔ３を
設け、ドレイン端子とノードＮ１１の間にスイッチ端子
Ｔ８を設け、コンデンサＣ１の他端をノードＮ１０に接
続する。
【００３８】同様に、トランジスタＴ１０のソース端子
を接地電源に接続し、ドレイン端子とゲート端子の間に
スイッチ素子Ｔ６を設け、ゲート端子にコンデンサＣ２
の一端を接続する。また、トランジスタＴ１０のゲート
端子と基準電圧源Ｖｒｅｆの間にスイッチ素子Ｔ４を設
け、ドレイン端子とノードＮ１１の間にスイッチ端子Ｔ
９を設け、コンデンサＣ２の他端をノードＮ１０に接続
する。
を接地電源に接続し、ドレイン端子とゲート端子の間に
スイッチ素子Ｔ６を設け、ゲート端子にコンデンサＣ２
の一端を接続する。また、トランジスタＴ１０のゲート
端子と基準電圧源Ｖｒｅｆの間にスイッチ素子Ｔ４を設
け、ドレイン端子とノードＮ１１の間にスイッチ端子Ｔ
９を設け、コンデンサＣ２の他端をノードＮ１０に接続
する。
【００３９】そして、ノードＮ１０とノードＮ１１を接
続すると共に、ノードＮ１０と基準電圧源Ｖｒｅｆの間
にスイッチ素子Ｔ２を設け、入力端子２０とノードＮ１
０の間にスイッチ端子Ｔ１を設ける。また、ノードＮ１
１をスイッチ素子Ｔ１１を介して出力端子２１に接続す
る。
続すると共に、ノードＮ１０と基準電圧源Ｖｒｅｆの間
にスイッチ素子Ｔ２を設け、入力端子２０とノードＮ１
０の間にスイッチ端子Ｔ１を設ける。また、ノードＮ１
１をスイッチ素子Ｔ１１を介して出力端子２１に接続す
る。
【００４０】図３は、本発明の第１の実施の形態の液晶
表示装置の構成図である。本実施の形態の液晶表示装置
は、約３０００本のデータバス３０と約８００本のゲー
トバス３１がマトリクス状に配線され、各データバス３
０と各ゲートバス３１の交差部にはスイッチ素子３２を
介して１画素に相当する液晶セル３３と蓄積容量３４が
形成される。また、映像信号ＳＩＮが供給される表示信
号線２５と各データバス３０との間には図２に示した第
１の実施の形態のアナログバッファ回路２６が設けられ
る。
表示装置の構成図である。本実施の形態の液晶表示装置
は、約３０００本のデータバス３０と約８００本のゲー
トバス３１がマトリクス状に配線され、各データバス３
０と各ゲートバス３１の交差部にはスイッチ素子３２を
介して１画素に相当する液晶セル３３と蓄積容量３４が
形成される。また、映像信号ＳＩＮが供給される表示信
号線２５と各データバス３０との間には図２に示した第
１の実施の形態のアナログバッファ回路２６が設けられ
る。
【００４１】アナログバッファ回路２６は、データ・シ
フトレジスタ３５から供給される走査信号に応答して、
映像信号ＳＩＮをデータバス３０に左から右に順に書き
込む。ゲート・シフトレジスタ３６は、ゲートバス３１
に走査信号を上から下に順に供給し、データバス３０に
書き込まれた映像信号ＳＩＮを１水平走査毎に液晶セル
３３に供給する。このようにデータ・シフトレジスタ３
５の１走査毎にゲート・シフトレジスタ３６を１段ずつ
走査することにより、すべての液晶セル３３に映像信号
ＳＩＮを供給することができる。
フトレジスタ３５から供給される走査信号に応答して、
映像信号ＳＩＮをデータバス３０に左から右に順に書き
込む。ゲート・シフトレジスタ３６は、ゲートバス３１
に走査信号を上から下に順に供給し、データバス３０に
書き込まれた映像信号ＳＩＮを１水平走査毎に液晶セル
３３に供給する。このようにデータ・シフトレジスタ３
５の１走査毎にゲート・シフトレジスタ３６を１段ずつ
走査することにより、すべての液晶セル３３に映像信号
ＳＩＮを供給することができる。
【００４２】本実施の形態のアナログバッファ回路２６
は、以下に説明するように、データバス３０を高速に充
電可能であり、薄膜トランジスタの閾値電圧の補正を十
分に行うことができ、かつ出力トランジスタのサイズを
小さくすることができる。
は、以下に説明するように、データバス３０を高速に充
電可能であり、薄膜トランジスタの閾値電圧の補正を十
分に行うことができ、かつ出力トランジスタのサイズを
小さくすることができる。
【００４３】図４のタイミング図及び図５乃至図７の動
作説明図により本実施の形態のアナログバッファ回路２
６の動作について説明する。図４（１）は、表示信号線
２５から入力される映像信号ＳＩＮを示す。ここで時間
ｔ０から時間ｔ５までが１水平走査期間に相当する。映
像信号ＳＩＮは、電圧振幅が１０Ｖであり、液晶の劣化
を防止するために、１水平走査期間毎に正極性と負極性
に交互に反転される。
作説明図により本実施の形態のアナログバッファ回路２
６の動作について説明する。図４（１）は、表示信号線
２５から入力される映像信号ＳＩＮを示す。ここで時間
ｔ０から時間ｔ５までが１水平走査期間に相当する。映
像信号ＳＩＮは、電圧振幅が１０Ｖであり、液晶の劣化
を防止するために、１水平走査期間毎に正極性と負極性
に交互に反転される。
【００４４】図４（２）は、水平同期信号ＨＳＹＮＣを
示す。水平同期信号ＨＳＹＮＣがＨレベルの期間（ｔ０
〜ｔ２）は、１水平走査期間の開始点を示すと共に、１
つ前の水平走査期間からの戻り期間である水平帰線期間
に相当する。本実施の形態のアナログバッファ回路２６
は、この水平帰線期間にサンプリングコンデンサＣ１、
Ｃ２の初期化動作を行う。
示す。水平同期信号ＨＳＹＮＣがＨレベルの期間（ｔ０
〜ｔ２）は、１水平走査期間の開始点を示すと共に、１
つ前の水平走査期間からの戻り期間である水平帰線期間
に相当する。本実施の形態のアナログバッファ回路２６
は、この水平帰線期間にサンプリングコンデンサＣ１、
Ｃ２の初期化動作を行う。
【００４５】図４（３）に示すリセット信号ΦＲがＨレ
ベルの期間（ｔ１〜ｔ２）が初期化期間に相当する。初
期化期間には、図５に示すように、リセット信号ΦＲに
よりスイッチ素子Ｔ２、Ｔ４が導通し、反転リセット信
号ΦＲ／によりスイッチ素子Ｔ３が導通する。これによ
りコンデンサＣ１、Ｃ２は、基準電圧源Ｖｒｅｆを介し
てそれぞれ短絡され、矢印４１、４２の電流が流れて充
電されていた電荷を放電する。なお、コンデンサＣ１、
Ｃ２の放電方法としては、図１（ａ）で示したようにコ
ンデンサＣ１、Ｃ２のそれぞれの端子間を直接短絡して
もよい。
ベルの期間（ｔ１〜ｔ２）が初期化期間に相当する。初
期化期間には、図５に示すように、リセット信号ΦＲに
よりスイッチ素子Ｔ２、Ｔ４が導通し、反転リセット信
号ΦＲ／によりスイッチ素子Ｔ３が導通する。これによ
りコンデンサＣ１、Ｃ２は、基準電圧源Ｖｒｅｆを介し
てそれぞれ短絡され、矢印４１、４２の電流が流れて充
電されていた電荷を放電する。なお、コンデンサＣ１、
Ｃ２の放電方法としては、図１（ａ）で示したようにコ
ンデンサＣ１、Ｃ２のそれぞれの端子間を直接短絡して
もよい。
【００４６】次に、映像信号ＳＩＮをそれぞれのアナロ
グバッファ回路２６のコンデンサＣ１、Ｃ２にサンプリ
ングする。図４（４）はｎ番目のデータバス３０に映像
信号ＳＩＮを書き込むためのサンプリング用の制御信号
Φ１を示す。即ち、データ・シフトレジスタ３５から供
給される制御信号Φ１がＨレベルの期間（ｔ３〜ｔ４）
に、映像信号ＳＩＮの電圧ＶＩＮをコンデンサＣ１、Ｃ
２にサンプリングし、矢印４０に示すように時間ｔ５以
降にデータバス３０に出力する。
グバッファ回路２６のコンデンサＣ１、Ｃ２にサンプリ
ングする。図４（４）はｎ番目のデータバス３０に映像
信号ＳＩＮを書き込むためのサンプリング用の制御信号
Φ１を示す。即ち、データ・シフトレジスタ３５から供
給される制御信号Φ１がＨレベルの期間（ｔ３〜ｔ４）
に、映像信号ＳＩＮの電圧ＶＩＮをコンデンサＣ１、Ｃ
２にサンプリングし、矢印４０に示すように時間ｔ５以
降にデータバス３０に出力する。
【００４７】図６は、サンプリング期間（ｔ３〜ｔ４）
の説明図である。この期間は、制御信号Φ１によりスイ
ッチ素子Ｔ１、Ｔ６が導通し、反転制御信号Φ１／によ
りスイッチ素子Ｔ５が導通する。入力電圧ＶＩＮのレベ
ルに応じて、トランジスタＴ７のゲート端子がコンデン
サＣ１の容量カップリングにより引き下げられ、またト
ランジスタＴ１０のゲート端子がコンデンサＣ２の容量
カップリングにより引き上げられ、トランジスタＴ７、
Ｔ１０は導通し、コンデンサＣ１、Ｃ２には矢印４３、
４４で示す電流が流れ充電される。そして、図１で説明
した通り、コンデンサＣ１は電圧（ＶＤＤ−ＶＩＮ−Ｖ
ｔｈｐ）になるまで充電され、トランジスタＴ７のゲー
ト電位は（ＶＤＤ−Ｖｔｈｐ）になる。同様に、コンデ
ンサＣ２は電圧（ＶＩＮ−Ｖｔｈｎ）になるまで充電さ
れ、トランジスタＴ１０のゲート電位はＶｔｈｎにな
る。
の説明図である。この期間は、制御信号Φ１によりスイ
ッチ素子Ｔ１、Ｔ６が導通し、反転制御信号Φ１／によ
りスイッチ素子Ｔ５が導通する。入力電圧ＶＩＮのレベ
ルに応じて、トランジスタＴ７のゲート端子がコンデン
サＣ１の容量カップリングにより引き下げられ、またト
ランジスタＴ１０のゲート端子がコンデンサＣ２の容量
カップリングにより引き上げられ、トランジスタＴ７、
Ｔ１０は導通し、コンデンサＣ１、Ｃ２には矢印４３、
４４で示す電流が流れ充電される。そして、図１で説明
した通り、コンデンサＣ１は電圧（ＶＤＤ−ＶＩＮ−Ｖ
ｔｈｐ）になるまで充電され、トランジスタＴ７のゲー
ト電位は（ＶＤＤ−Ｖｔｈｐ）になる。同様に、コンデ
ンサＣ２は電圧（ＶＩＮ−Ｖｔｈｎ）になるまで充電さ
れ、トランジスタＴ１０のゲート電位はＶｔｈｎにな
る。
【００４８】時間ｔ４を経過するとコンデンサＣ１、Ｃ
２の充電は完了し、トランジスタＴ７、Ｔ１０に電流が
流れなくなり、定常状態になる。なお、図４（７）、
（８）に示すトランジスタＴ７とＴ１０のドレイン端子
電圧は、サンプリング期間（ｔ３〜ｔ４）にゲート端子
と接続されるため、大きく変化して、それぞれＶＤＤ−
Ｖｔｈｐ、Ｖｔｈｎになる。
２の充電は完了し、トランジスタＴ７、Ｔ１０に電流が
流れなくなり、定常状態になる。なお、図４（７）、
（８）に示すトランジスタＴ７とＴ１０のドレイン端子
電圧は、サンプリング期間（ｔ３〜ｔ４）にゲート端子
と接続されるため、大きく変化して、それぞれＶＤＤ−
Ｖｔｈｐ、Ｖｔｈｎになる。
【００４９】次に、コンデンサＣ１、Ｃ２にサンプリン
グした電圧でデータバス３０を充電する。図４（５）に
示す制御信号Φ２がＨレベルの期間（ｔ５〜ｔ６）がデ
ータバス充電期間に相当する。データバス充電期間に
は、図７に示すように制御信号Φ２によりスイッチ素子
Ｔ９、Ｔ１１が導通し、反転制御信号Φ２／によりスイ
ッチ素子Ｔ８が導通する。
グした電圧でデータバス３０を充電する。図４（５）に
示す制御信号Φ２がＨレベルの期間（ｔ５〜ｔ６）がデ
ータバス充電期間に相当する。データバス充電期間に
は、図７に示すように制御信号Φ２によりスイッチ素子
Ｔ９、Ｔ１１が導通し、反転制御信号Φ２／によりスイ
ッチ素子Ｔ８が導通する。
【００５０】前述のようにデータバス充電期間には、ト
ランジスタＴ７、Ｔ１０、コンデンサＣ１、Ｃ２、スイ
ッチ素子Ｔ８、Ｔ９、Ｔ１１により帰還増幅器が構成さ
れる。この場合、データバス３０の電圧ＶＯＵＴが入力
電圧ＶＩＮと同じならばトランジスタＴ７、Ｔ１０のゲ
ートの電位は先の定常状態と同じなので何も起こらな
い。
ランジスタＴ７、Ｔ１０、コンデンサＣ１、Ｃ２、スイ
ッチ素子Ｔ８、Ｔ９、Ｔ１１により帰還増幅器が構成さ
れる。この場合、データバス３０の電圧ＶＯＵＴが入力
電圧ＶＩＮと同じならばトランジスタＴ７、Ｔ１０のゲ
ートの電位は先の定常状態と同じなので何も起こらな
い。
【００５１】データバス３０の電圧ＶＯＵＴが入力電圧
ＶＩＮよりも低電位なら、トランジスタＴ７のゲート電
位はコンデンサＣ１の容量カップリングにより定常状態
よりも下げられる。従って、トランジスタＴ７からデー
タバス３０の電圧ＶＯＵＴを上昇させる矢印４５の方向
に電流が流れる。そして、図１で説明した通り、充電電
流４５により出力ＶＯＵＴが（ＶＤＤ−Ｖｔｈｐ）から
コンデンサＣ１の充電電圧（ＶＤＤ−Ｖｔｈｐ−ＶＩ
Ｎ）を引いた電圧ＶＩＮまで上昇すると、トランジスタ
Ｔ７の充電動作が停止する。このときトランジスタＴ１
０に電流は流れない。
ＶＩＮよりも低電位なら、トランジスタＴ７のゲート電
位はコンデンサＣ１の容量カップリングにより定常状態
よりも下げられる。従って、トランジスタＴ７からデー
タバス３０の電圧ＶＯＵＴを上昇させる矢印４５の方向
に電流が流れる。そして、図１で説明した通り、充電電
流４５により出力ＶＯＵＴが（ＶＤＤ−Ｖｔｈｐ）から
コンデンサＣ１の充電電圧（ＶＤＤ−Ｖｔｈｐ−ＶＩ
Ｎ）を引いた電圧ＶＩＮまで上昇すると、トランジスタ
Ｔ７の充電動作が停止する。このときトランジスタＴ１
０に電流は流れない。
【００５２】一方、データバス３０の電圧ＶＯＵＴが入
力電圧ＶＩＮよりも高電位なら、トランジスタＴ１０の
ゲート電位はコンデンサＣ２により定常状態より上げら
れる。従って、トランジスタＴ１０にデータバス３０の
電圧ＶＯＵＴを下降させる矢印４６の方向に電流が流れ
る。そして、出力電圧ＶＯＵＴが入力電圧ＶＩＮまで下
降するとトランジスタＴ１０の放電動作が停止する。こ
のときトランジスタＴ７に電流は流れない。
力電圧ＶＩＮよりも高電位なら、トランジスタＴ１０の
ゲート電位はコンデンサＣ２により定常状態より上げら
れる。従って、トランジスタＴ１０にデータバス３０の
電圧ＶＯＵＴを下降させる矢印４６の方向に電流が流れ
る。そして、出力電圧ＶＯＵＴが入力電圧ＶＩＮまで下
降するとトランジスタＴ１０の放電動作が停止する。こ
のときトランジスタＴ７に電流は流れない。
【００５３】以上によりデータバス３０の電圧ＶＯＵＴ
は、トランジスタＴ７、Ｔ１０の閾値電圧Ｖｔｈｐ、Ｖ
ｔｈｎに影響されず、入力電圧ＶＩＮと同じになる。こ
のため薄膜トランジスタを用いてアナログバッファ回路
２６を画素トランジスタらと一体形成した液晶表示装置
において、データバス３０に映像信号ＳＩＮを精度良く
出力することができる。しかも、充電用のトランジスタ
Ｔ７、Ｔ１０は共にソース接地されているので、充電駆
動能力は、従来例より大きい。
は、トランジスタＴ７、Ｔ１０の閾値電圧Ｖｔｈｐ、Ｖ
ｔｈｎに影響されず、入力電圧ＶＩＮと同じになる。こ
のため薄膜トランジスタを用いてアナログバッファ回路
２６を画素トランジスタらと一体形成した液晶表示装置
において、データバス３０に映像信号ＳＩＮを精度良く
出力することができる。しかも、充電用のトランジスタ
Ｔ７、Ｔ１０は共にソース接地されているので、充電駆
動能力は、従来例より大きい。
【００５４】ところで図３に示した第１の実施の形態の
液晶表示装置においては、図４のタイミング図に示した
ように、データバス充電期間である制御信号Φ２がＨレ
ベルの期間（ｔ５〜ｔ６）は、１水平走査期間（ｔ０〜
ｔ５）の約１／５以下の時間しか無い。しかし、液晶表
示パネルのサイズが大きくなるとデータバス容量が増加
するので、データバス容量を十分に充電するために、デ
ータバス充電時間をより長く確保することが望ましい。
液晶表示装置においては、図４のタイミング図に示した
ように、データバス充電期間である制御信号Φ２がＨレ
ベルの期間（ｔ５〜ｔ６）は、１水平走査期間（ｔ０〜
ｔ５）の約１／５以下の時間しか無い。しかし、液晶表
示パネルのサイズが大きくなるとデータバス容量が増加
するので、データバス容量を十分に充電するために、デ
ータバス充電時間をより長く確保することが望ましい。
【００５５】図８は、第２の実施の形態の液晶表示装置
の構成図で、データバス充電時間をより長く確保するた
めに、第１の実施の形態のアナログバッファ回路２６を
２個縦続に接続したものである。前段のアナログバッフ
ァ回路２６は第１の実施の形態の液晶表示装置と同様に
表示信号線２５から映像信号ＳＩＮが供給され、データ
・シフトレジスタ３５から制御信号Φ１（ａ）が供給さ
れてサンプリング・ホールドされ、その後出力信号ＶＯ
ＵＴ１を出力する。後段のアナログバッファ回路２６は
前段のアナログバッファ回路２６と縦続に接続され、デ
ータ・シフトレジスタ３５から制御信号Φ１（ｂ）が供
給されて出力信号ＶＯＵＴ１をサンプリング・ホールド
し、その後出力信号ＶＯＵＴ２をデータバス３０に出力
する。
の構成図で、データバス充電時間をより長く確保するた
めに、第１の実施の形態のアナログバッファ回路２６を
２個縦続に接続したものである。前段のアナログバッフ
ァ回路２６は第１の実施の形態の液晶表示装置と同様に
表示信号線２５から映像信号ＳＩＮが供給され、データ
・シフトレジスタ３５から制御信号Φ１（ａ）が供給さ
れてサンプリング・ホールドされ、その後出力信号ＶＯ
ＵＴ１を出力する。後段のアナログバッファ回路２６は
前段のアナログバッファ回路２６と縦続に接続され、デ
ータ・シフトレジスタ３５から制御信号Φ１（ｂ）が供
給されて出力信号ＶＯＵＴ１をサンプリング・ホールド
し、その後出力信号ＶＯＵＴ２をデータバス３０に出力
する。
【００５６】図９は、第２の実施の形態の液晶表示装置
のタイミング図である。前段のアナログバッファ回路２
６の動作タイミングを示す図９（１）〜（６）の映像信
号ＳＩＮ、水平同期信号ＨＳＹＮＣ、リセット信号ΦＲ
（ａ）、制御信号Φ１（ａ）、Φ２（ａ）、出力信号Ｖ
ＯＵＴ１は、第１の実施の形態の場合と同様である。
のタイミング図である。前段のアナログバッファ回路２
６の動作タイミングを示す図９（１）〜（６）の映像信
号ＳＩＮ、水平同期信号ＨＳＹＮＣ、リセット信号ΦＲ
（ａ）、制御信号Φ１（ａ）、Φ２（ａ）、出力信号Ｖ
ＯＵＴ１は、第１の実施の形態の場合と同様である。
【００５７】後段のアナログバッファ回路２６は、図９
（７）に示すリセット信号ΦＲ（ｂ）が初期化信号とな
る。リセット信号ΦＲ（ｂ）は前段のアナログバッファ
回路２６の信号出力期間（ｔ１３〜ｔ１６）の前半の期
間（ｔ１３〜ｔ１４）にＨレベルとなり、サンプリング
コンデンサＣ１、Ｃ２を放電する。
（７）に示すリセット信号ΦＲ（ｂ）が初期化信号とな
る。リセット信号ΦＲ（ｂ）は前段のアナログバッファ
回路２６の信号出力期間（ｔ１３〜ｔ１６）の前半の期
間（ｔ１３〜ｔ１４）にＨレベルとなり、サンプリング
コンデンサＣ１、Ｃ２を放電する。
【００５８】次に、図９（８）に示す制御信号Φ１
（ｂ）を、前段のアナログバッファ回路２６の信号出力
期間（ｔ１３〜ｔ１６）の後半の期間（ｔ１５〜ｔ１
６）にＨレベルにする。そして、この期間に前段のアナ
ログバッファ回路２６の出力信号ＶＯＵＴ１をサンプリ
ングする。
（ｂ）を、前段のアナログバッファ回路２６の信号出力
期間（ｔ１３〜ｔ１６）の後半の期間（ｔ１５〜ｔ１
６）にＨレベルにする。そして、この期間に前段のアナ
ログバッファ回路２６の出力信号ＶＯＵＴ１をサンプリ
ングする。
【００５９】そして、図９（９）に示す制御信号Φ２
（ｂ）をＨレベルにしてデータバス３０を充電するが、
第２の実施の形態では、データバス充電期間（ｔ１６〜
ｔ２１）は１水平期間（ｔ１３〜ｔ２１）の約４／５の
時間にすることができる。従って、データバス容量が大
きく、図９（１０）に示すようにデータバス３０の充電
に長時間かかる場合でも、出力信号ＶＯＵＴ２を入力信
号ＶＩＮに十分に近づけることができる。
（ｂ）をＨレベルにしてデータバス３０を充電するが、
第２の実施の形態では、データバス充電期間（ｔ１６〜
ｔ２１）は１水平期間（ｔ１３〜ｔ２１）の約４／５の
時間にすることができる。従って、データバス容量が大
きく、図９（１０）に示すようにデータバス３０の充電
に長時間かかる場合でも、出力信号ＶＯＵＴ２を入力信
号ＶＩＮに十分に近づけることができる。
【００６０】このように、第２の実施の形態の液晶表示
装置では、前段のアナログバッファ回路２６でサンプリ
ングした入力信号ＶＩＮを、後段のアナログバッファ回
路２６により１水平期間の約４／５の時間を利用した線
順次駆動でデータバス３０に出力することができる。従
って、液晶表示パネルの面積を大きくしデータバス容量
が更に大きくなった場合でも、データバス３０を十分に
駆動することができる。
装置では、前段のアナログバッファ回路２６でサンプリ
ングした入力信号ＶＩＮを、後段のアナログバッファ回
路２６により１水平期間の約４／５の時間を利用した線
順次駆動でデータバス３０に出力することができる。従
って、液晶表示パネルの面積を大きくしデータバス容量
が更に大きくなった場合でも、データバス３０を十分に
駆動することができる。
【００６１】以上に説明したように、第１、第２の実施
の形態のアナログバッファ回路は、入力電圧ＶＩＮを薄
膜トランジスタの閾値電圧の影響を受けずに出力し、デ
ータバス３０を充電することができる。しかし、図４
（７）、（８）に示すように、トランジスタＴ７とＴ１
０のドレイン端子電圧は、時間ｔ５−ｔ６のデータバス
充電時に大きく変化する。このとき、トランジスタＴ７
とＴ１０のゲート・ドレイン端子間容量Ｃｇｄがホール
ド用のコンデンサＣ１、Ｃ２の容量に対して無視できな
い大きさの場合は、コンデンサＣ１、Ｃ２にサンプリン
グされた電圧は、ゲート・ドレイン端子間容量Ｃｇｄの
影響を受け、正確な電圧を保持することができない。例
えば、コンデンサＣ１、Ｃ２の容量をＣｈとすれば、コ
ンデンサＣ１、Ｃ２にはΔＶｃ＝Ｃｇｄ／（Ｃｇｄ＋Ｃ
ｈ）×Ｖｄｓの電圧変動が生じる。なお、Ｖｄｓはドレ
イン端子電圧の電圧変化分である。
の形態のアナログバッファ回路は、入力電圧ＶＩＮを薄
膜トランジスタの閾値電圧の影響を受けずに出力し、デ
ータバス３０を充電することができる。しかし、図４
（７）、（８）に示すように、トランジスタＴ７とＴ１
０のドレイン端子電圧は、時間ｔ５−ｔ６のデータバス
充電時に大きく変化する。このとき、トランジスタＴ７
とＴ１０のゲート・ドレイン端子間容量Ｃｇｄがホール
ド用のコンデンサＣ１、Ｃ２の容量に対して無視できな
い大きさの場合は、コンデンサＣ１、Ｃ２にサンプリン
グされた電圧は、ゲート・ドレイン端子間容量Ｃｇｄの
影響を受け、正確な電圧を保持することができない。例
えば、コンデンサＣ１、Ｃ２の容量をＣｈとすれば、コ
ンデンサＣ１、Ｃ２にはΔＶｃ＝Ｃｇｄ／（Ｃｇｄ＋Ｃ
ｈ）×Ｖｄｓの電圧変動が生じる。なお、Ｖｄｓはドレ
イン端子電圧の電圧変化分である。
【００６２】ゲート・ドレイン端子間容量Ｃｇｄはトラ
ンジスタサイズを小さくすると減少するが、トランジス
タＴ７、Ｔ１０のサイズを小さくすると、データバス３
０を充電する能力が低下し、充電期間が長くなってしま
う。
ンジスタサイズを小さくすると減少するが、トランジス
タＴ７、Ｔ１０のサイズを小さくすると、データバス３
０を充電する能力が低下し、充電期間が長くなってしま
う。
【００６３】そこでこれらの問題を解決し、ゲート・ド
レイン端子間容量Ｃｇｄを小さくしても、データバス３
０を高速に充電できる第３の実施の形態のアナログバッ
ファ回路について説明する。第３の実施の形態のアナロ
グバッファ回路は、出力トランジスタのドレイン端子と
データバスの間に出力バッファ回路を設け、出力バッフ
ァ回路の出力電圧をサンプリング用のコンデンサの接続
点に帰還するものである。
レイン端子間容量Ｃｇｄを小さくしても、データバス３
０を高速に充電できる第３の実施の形態のアナログバッ
ファ回路について説明する。第３の実施の形態のアナロ
グバッファ回路は、出力トランジスタのドレイン端子と
データバスの間に出力バッファ回路を設け、出力バッフ
ァ回路の出力電圧をサンプリング用のコンデンサの接続
点に帰還するものである。
【００６４】図１０は、本発明の第３の実施の形態のア
ナログバッファ回路２６の回路図である。第１の実施の
形態と同様の部分の説明は省略し異なる部分について説
明する。第３の実施の形態のアナログバッファ回路２６
は、スイッチ素子Ｔ８、Ｔ９と出力ＶＯＵＴとの間に出
力バッファ回路２３を設け、出力バッファ回路２３の出
力ノードＮ２０とコンデンサＣ１、Ｃ２の接続点Ｎ１０
の間に制御信号Ф２により制御されるスイッチ素子Ｔ１
５を設ける。
ナログバッファ回路２６の回路図である。第１の実施の
形態と同様の部分の説明は省略し異なる部分について説
明する。第３の実施の形態のアナログバッファ回路２６
は、スイッチ素子Ｔ８、Ｔ９と出力ＶＯＵＴとの間に出
力バッファ回路２３を設け、出力バッファ回路２３の出
力ノードＮ２０とコンデンサＣ１、Ｃ２の接続点Ｎ１０
の間に制御信号Ф２により制御されるスイッチ素子Ｔ１
５を設ける。
【００６５】出力バッファ回路２３は、電源ＶＤＤと接
地ＧＮＤの間にＮチャネルトランジスタＴ１３とＰチャ
ネルトランジスタＴ１４とをプッシュプルに接続し、ト
ランジスタＴ１３、Ｔ１４のゲート端子間にダイオード
接続したトランジスタＴ１２を設ける。また、トランジ
スタＴ１３のゲート端子をスイッチ素子Ｔ８の一端に接
続し、トランジスタＴ１４のゲート端子をスイッチ素子
Ｔ９の一端に接続する。なお、トランジスタＴ１２は、
出力バッファ回路２３の出力信号のひずみを低下させる
ものであり、ダイオード接続したトランジスタを２個直
列にしたものでもよい。
地ＧＮＤの間にＮチャネルトランジスタＴ１３とＰチャ
ネルトランジスタＴ１４とをプッシュプルに接続し、ト
ランジスタＴ１３、Ｔ１４のゲート端子間にダイオード
接続したトランジスタＴ１２を設ける。また、トランジ
スタＴ１３のゲート端子をスイッチ素子Ｔ８の一端に接
続し、トランジスタＴ１４のゲート端子をスイッチ素子
Ｔ９の一端に接続する。なお、トランジスタＴ１２は、
出力バッファ回路２３の出力信号のひずみを低下させる
ものであり、ダイオード接続したトランジスタを２個直
列にしたものでもよい。
【００６６】第２の実施の形態のアナログバッファ回路
２６の動作タイミングは、図４に示した第１の実施の形
態の場合と同様であるが、制御信号Φ２がＨレベルにな
るデータバス充電期間（ｔ５〜ｔ６）にスイッチ素子Ｔ
８、Ｔ９、Ｔ１１加えてスイッチ素子Ｔ１５も導通す
る。従って、出力バッファ回路２３を設けても、出力電
圧ＶＯＵＴがスイッチＴ１５を介してコンデンサＣ１、
Ｃ２にフィードバックされるので、出力電圧ＶＯＵＴに
は閾値電圧をキャンセルした入力電圧ＶＩＮが供給され
る。
２６の動作タイミングは、図４に示した第１の実施の形
態の場合と同様であるが、制御信号Φ２がＨレベルにな
るデータバス充電期間（ｔ５〜ｔ６）にスイッチ素子Ｔ
８、Ｔ９、Ｔ１１加えてスイッチ素子Ｔ１５も導通す
る。従って、出力バッファ回路２３を設けても、出力電
圧ＶＯＵＴがスイッチＴ１５を介してコンデンサＣ１、
Ｃ２にフィードバックされるので、出力電圧ＶＯＵＴに
は閾値電圧をキャンセルした入力電圧ＶＩＮが供給され
る。
【００６７】第１の実施の形態では、トランジスタＴ
７、Ｔ１０は数１０ｐＦもあるデータバス容量Ｃｄを直
接充電しなければならないが、本実施の形態では、０．
１ｐＦ程度の出力バッファ回路２３の入力容量だけを充
電すればよい。このためトランジスタＴ７、Ｔ１０のサ
イズを小さくしてゲート・ドレイン端子間容量Ｃｇｄを
小さくし、ゲート・ドレイン端子間容量Ｃｇｄがコンデ
ンサＣ１、Ｃ２の保持電圧に与える影響を小さくするこ
とができる。
７、Ｔ１０は数１０ｐＦもあるデータバス容量Ｃｄを直
接充電しなければならないが、本実施の形態では、０．
１ｐＦ程度の出力バッファ回路２３の入力容量だけを充
電すればよい。このためトランジスタＴ７、Ｔ１０のサ
イズを小さくしてゲート・ドレイン端子間容量Ｃｇｄを
小さくし、ゲート・ドレイン端子間容量Ｃｇｄがコンデ
ンサＣ１、Ｃ２の保持電圧に与える影響を小さくするこ
とができる。
【００６８】次に、低消費電力化が可能な第４の実施の
形態のアナログバッファ回路の回路図を図１１に示す。
第４の実施の形態のアナログバッファ回路２６は、図１
０に示す第３の実施の形態と同様の構成において、出力
バッファ回路２３の電圧源ＶＤＤ２及び接地電位ＧＮＤ
２を、他の電圧源ＶＤＤ１及び接地電位ＧＮＤ１と異な
らせたものである。
形態のアナログバッファ回路の回路図を図１１に示す。
第４の実施の形態のアナログバッファ回路２６は、図１
０に示す第３の実施の形態と同様の構成において、出力
バッファ回路２３の電圧源ＶＤＤ２及び接地電位ＧＮＤ
２を、他の電圧源ＶＤＤ１及び接地電位ＧＮＤ１と異な
らせたものである。
【００６９】例えば、電圧源ＶＤＤ１＝２０Ｖ、ＧＮＤ
１＝０Ｖの場合に電圧源ＶＤＤ２＝１７Ｖ〜１６Ｖ、Ｇ
ＮＤ２＝３Ｖ〜４Ｖとする。これは、１５Ｖ〜５Ｖの映
像信号ＳＩＮをサンプルホールドして出力する場合、ト
ランジスタＴ７、Ｔ１０の閾値電圧は３Ｖ程度あるの
で、電圧源ＶＤＤ１とＧＮＤ１の間の電圧は小さくでき
ないが、出力バッファ回路２３は電圧源ＶＤＤ２とＧＮ
Ｄ２の間の電圧で駆動できるからである。
１＝０Ｖの場合に電圧源ＶＤＤ２＝１７Ｖ〜１６Ｖ、Ｇ
ＮＤ２＝３Ｖ〜４Ｖとする。これは、１５Ｖ〜５Ｖの映
像信号ＳＩＮをサンプルホールドして出力する場合、ト
ランジスタＴ７、Ｔ１０の閾値電圧は３Ｖ程度あるの
で、電圧源ＶＤＤ１とＧＮＤ１の間の電圧は小さくでき
ないが、出力バッファ回路２３は電圧源ＶＤＤ２とＧＮ
Ｄ２の間の電圧で駆動できるからである。
【００７０】本実施の形態によれば、データバス容量Ｃ
ｄを充電するために最も電力を消費する出力バッファ回
路２３の駆動電圧を、データバス３０の駆動に必要な最
小限の電圧に下げることができ、アナログバッファ回路
２６の消費電力を低下させることができる。
ｄを充電するために最も電力を消費する出力バッファ回
路２３の駆動電圧を、データバス３０の駆動に必要な最
小限の電圧に下げることができ、アナログバッファ回路
２６の消費電力を低下させることができる。
【００７１】ところで大面積の液晶パネルを備えた液晶
表示装置では、データバス３０の本数が増加するにつれ
て、データバス１本あたりのサンプリング時間が短くな
る。図１２は、短いサンプリング時間に十分なサンプリ
ング動作を行うことができる第５の実施の形態のアナロ
グバッファ回路２６の回路図である。
表示装置では、データバス３０の本数が増加するにつれ
て、データバス１本あたりのサンプリング時間が短くな
る。図１２は、短いサンプリング時間に十分なサンプリ
ング動作を行うことができる第５の実施の形態のアナロ
グバッファ回路２６の回路図である。
【００７２】図１２に示す第５の実施の形態のアナログ
バッファ回路２６は、図１１に示す第４の実施の形態と
同様の構成において、ノードＮ１０と接地ＧＮＤ１の間
に補助コンデンサＣ３を設けたものである。この補助コ
ンデンサＣ３は、制御信号Φ１により導通するスイッチ
素子Ｔ１によって高速に充電される。これは高速な１次
サンプリングに相当する。本実施の形態では、１次サン
プリングが完了してスイッチ素子Ｔ１が短時間で非導通
になったあとも、補助コンデンサＣ３に入力電圧ＶＩＮ
が保持されるので、入力電圧ＶＩＮに応じた電圧になる
様にコンデンサＣ１、Ｃ２に充電する２次サンプリング
を比較的長い時間をかけて引き続き行うことができる。
なお、２次サンプリングは、スイッチ素子Ｔ５、Ｔ６に
制御信号Φ３／、Φ３を供給することにより行う。
バッファ回路２６は、図１１に示す第４の実施の形態と
同様の構成において、ノードＮ１０と接地ＧＮＤ１の間
に補助コンデンサＣ３を設けたものである。この補助コ
ンデンサＣ３は、制御信号Φ１により導通するスイッチ
素子Ｔ１によって高速に充電される。これは高速な１次
サンプリングに相当する。本実施の形態では、１次サン
プリングが完了してスイッチ素子Ｔ１が短時間で非導通
になったあとも、補助コンデンサＣ３に入力電圧ＶＩＮ
が保持されるので、入力電圧ＶＩＮに応じた電圧になる
様にコンデンサＣ１、Ｃ２に充電する２次サンプリング
を比較的長い時間をかけて引き続き行うことができる。
なお、２次サンプリングは、スイッチ素子Ｔ５、Ｔ６に
制御信号Φ３／、Φ３を供給することにより行う。
【００７３】図１３は、第５の実施の形態のアナログバ
ッファ回路２６のタイミング図である。図１３（１）乃
至（６）は、図４に示した第１の実施の形態の場合と同
様であるが、第４の実施の形態では、図１３（７）に示
す制御信号Φ３が追加されている。そして、制御信号Φ
１は補助コンデンサＣ３を充電する１次サンプリングに
使用され、制御信号Φ３はコンデンサＣ１、Ｃ２を充電
する２次サンプリングに使用される。
ッファ回路２６のタイミング図である。図１３（１）乃
至（６）は、図４に示した第１の実施の形態の場合と同
様であるが、第４の実施の形態では、図１３（７）に示
す制御信号Φ３が追加されている。そして、制御信号Φ
１は補助コンデンサＣ３を充電する１次サンプリングに
使用され、制御信号Φ３はコンデンサＣ１、Ｃ２を充電
する２次サンプリングに使用される。
【００７４】まず、図１３（４）に示す制御信号Φ１が
Ｈレベルの期間（ｔ３３〜ｔ３４）に、映像信号ＳＩＮ
の１次サンプリングを行い補助コンデンサＣ３を充電す
る。本実施の形態では、１次サンプリングが終了した後
も制御信号Φ３はＨレベルを維持するので（ｔ３４〜ｔ
３５）、コンデンサＣ１、Ｃ２を充電する２次サンプリ
ングを継続して行うことができる。これにより１次サン
プリング時間（ｔ３３〜ｔ３４）が短い場合にも、コン
デンサＣ１、Ｃ２に入力信号ＶＩＮを高精度に充電する
ことができる。
Ｈレベルの期間（ｔ３３〜ｔ３４）に、映像信号ＳＩＮ
の１次サンプリングを行い補助コンデンサＣ３を充電す
る。本実施の形態では、１次サンプリングが終了した後
も制御信号Φ３はＨレベルを維持するので（ｔ３４〜ｔ
３５）、コンデンサＣ１、Ｃ２を充電する２次サンプリ
ングを継続して行うことができる。これにより１次サン
プリング時間（ｔ３３〜ｔ３４）が短い場合にも、コン
デンサＣ１、Ｃ２に入力信号ＶＩＮを高精度に充電する
ことができる。
【００７５】
【発明の効果】以上説明した通り、本発明によれば、ト
ランジスタの閾値電圧の影響を受けずに入力電圧を出力
し、データバス容量を高速に充電でき、しかも出力トラ
ンジスタのサイズを小さくすることができる。
ランジスタの閾値電圧の影響を受けずに入力電圧を出力
し、データバス容量を高速に充電でき、しかも出力トラ
ンジスタのサイズを小さくすることができる。
【００７６】また、出力トランジスタは大容量のデータ
バス容量を直接充電する必要はなく、出力バッファ回路
の小さな入力容量だけを充電すればよい。このため出力
トランジスタのサイズを小さくしてゲート・ドレイン端
子間容量Ｃｇｄを小さくし、ゲート・ドレイン端子間容
量Ｃｇｄがコンデンサの保持電圧に与える影響を小さく
することができる。
バス容量を直接充電する必要はなく、出力バッファ回路
の小さな入力容量だけを充電すればよい。このため出力
トランジスタのサイズを小さくしてゲート・ドレイン端
子間容量Ｃｇｄを小さくし、ゲート・ドレイン端子間容
量Ｃｇｄがコンデンサの保持電圧に与える影響を小さく
することができる。
【００７７】更に、本発明のアナログバッファ回路を備
えた液晶表示装置により、大きな表示領域を持つ液晶表
示パネルの大容量のデータバスを高速に精度良く充電す
ることができる。
えた液晶表示装置により、大きな表示領域を持つ液晶表
示パネルの大容量のデータバスを高速に精度良く充電す
ることができる。
【図１】本発明のアナログバッファ回路の原理説明図で
ある。
ある。
【図２】本発明の第１の実施の形態のアナログバッファ
回路の回路図である。
回路の回路図である。
【図３】本発明の第１の実施の形態の液晶表示装置の構
成図である。
成図である。
【図４】本発明の第１の実施の形態のアナログバッファ
回路のタイミング図である。
回路のタイミング図である。
【図５】本発明の第１の実施の形態のアナログバッファ
回路の初期化の説明図である。
回路の初期化の説明図である。
【図６】本発明の第１の実施の形態のアナログバッファ
回路のサンプリングの説明図である。
回路のサンプリングの説明図である。
【図７】本発明の第１の実施の形態のアナログバッファ
回路のデータバス充電の説明図である。
回路のデータバス充電の説明図である。
【図８】本発明の第２の実施の形態の液晶表示装置の構
成図である。
成図である。
【図９】本発明の第１の実施の形態の液晶表示装置のタ
イミング図である。
イミング図である。
【図１０】本発明の第３の実施の形態のアナログバッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図１１】本発明の第４の実施の形態のアナログバッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図１２】本発明の第５の実施の形態のアナログバッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図１３】本発明の第５の実施の形態のアナログバッフ
ァ回路のタイミング図である。
ァ回路のタイミング図である。
【図１４】従来の液晶表示装置の構成図である。
【図１５】従来のアナログバッファ回路の回路図であ
る。
る。
【図１６】従来のアナログバッファ回路の動作説明図で
ある。
ある。
２０ 入力端子 ２１ 出力端子 ２３ 出力バッファ回路 ２５ 表示信号線 ２６ アナログバッファ回路 ３５ データ・シフトレジスタ ３６ ゲート・シフトレジスタ ３２ スイッチ素子 ３３ 液晶セル ３４ 蓄積容量
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC13 NC23 NC34 ND33 ND43 NF04 5C006 AA01 AC27 AF54 BB16 BC03 BC13 BF03 BF11 BF25 BF32 BF37 FA14 FA20 FA47 5C080 AA10 BB05 DD07 DD08 DD26 EE17 FF11 GG08 JJ02 JJ03 JJ04
Claims (10)
- 【請求項１】入力電圧をサンプルホールドし、出力する
アナログバッファ回路において、 前記入力電圧が供給される入力端子と、 出力電圧が出力される出力端子と、 ソースが第１の電源に接続された第１のトランジスタ
と、 該第１のトランジスタのゲートに一端が接続された第１
のコンデンサとを有し、 サンプリング期間に、前記入力端子を前記第１のコンデ
ンサの他端に接続し、前記第１のトランジスタのドレイ
ンを前記第１のコンデンサの一端に接続して、前記第１
のコンデンサを前記入力電圧に応じて充電し、前記第１
のコンデンサに前記入力電圧と前記第１のトランジスタ
の閾値電圧の差の電圧と前記第１の電源の電圧との差を
記憶することを特徴とするアナログバッファ回路。 - 【請求項２】入力電圧をサンプルホールドし、出力する
アナログバッファ回路において、 前記入力電圧が供給される入力端子と、 出力電圧が出力される出力端子と、 ソースが第１の電源に接続された第１のトランジスタ
と、 該第１のトランジスタのゲートに一端が接続された第１
のコンデンサとを有し、 サンプリング期間に、前記入力端子を前記第１のコンデ
ンサの他端に接続し、前記第１のトランジスタのドレイ
ンを前記第１のコンデンサの一端に接続して、前記第１
のコンデンサを前記入力電圧に応じて充電し、 ホールド期間に、前記第１のコンデンサが充電電圧を保
持し、 出力期間に、前記出力端子を前記第１のコンデンサの一
端に帰還しながら、前記第１のトランジスタを経由して
前記出力端子を充電又は放電することを特徴とするアナ
ログバッファ回路。 - 【請求項３】請求項２において、 更に、ソースが第２の電源に接続された第２のトランジ
スタと、 該第２のトランジスタのゲートに一端が接続された第２
のコンデンサとを有し、 サンプリング期間に、前記入力端子を前記第２のコンデ
ンサの他端に接続し、前記第２のトランジスタのドレイ
ンを前記第２のコンデンサの一端に接続して、前記第２
のコンデンサを前記入力電圧に応じて充電し、 ホールド期間に、前記第２のコンデンサが充電電圧を保
持し、 出力期間に、前記出力端子を前記第２のコンデンサの一
端に帰還しながら、前記第２のトランジスタを経由して
前記出力端子を充電又は放電することを特徴とするアナ
ログバッファ回路。 - 【請求項４】請求項２において、 更に、前記第１のトランジスタと前記出力端子との間に
バッファ回路を有し、該バッファ回路を介して前記出力
端子を充電又は放電することを特徴とするアナログバッ
ファ回路。 - 【請求項５】請求項３において、 更に、前記第１、第２のトランジスタと前記出力端子と
の間にバッファ回路を有し、該バッファ回路を介して前
記出力端子を充電又は放電することを特徴とするアナロ
グバッファ回路。 - 【請求項６】請求項４において、 前記バッファ回路は、前記第１の電源電圧より小さい第
３の電源電圧により駆動されることを特徴とするアナロ
グバッファ回路。 - 【請求項７】請求項５において、 前記バッファ回路は、前記第１、第２の電源電圧差より
小さい電圧差の第３、第４の電源電圧により駆動される
ことを特徴とするアナログバッファ回路。 - 【請求項８】請求項１乃至７のいずれかにおいて、 更に、前記第１及び・又は第２のコンデンサの一端に接
続された補助コンデンサを有し、 前記サンプリング期間に前記補助コンデンサが前記入力
電圧により充電されて、該入力電圧を保持することを特
徴とするアナログバッファ回路。 - 【請求項９】データバスとゲートバスをマトリクス状に
配線したガラス基板上に、薄膜トランジスタによる液晶
駆動回路を形成した液晶表示装置において、 請求項１乃至８のいずれかに記載のアナログバッファ回
路を前記データバスの各々に対応して設け、前記アナロ
グバッファ回路は、映像信号を前記入力電圧として入力
し、前記出力電圧を対応する前記データバスに出力する
ことを特徴とする液晶表示装置。 - 【請求項１０】請求項９において、 前記アナログバッファ回路は、第１の水平走査期間に前
記映像信号をサンプリングする第１のアナログバッファ
回路と、該第１の水平走査期間に続く第２の水平走査期
間に前記第１のアナログバッファ回路の出力信号をサン
プリングして前記データバスに出力する第２のアナログ
バッファ回路とを有することを特徴とする液晶表示装
置。
Priority Applications (3)
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|---|---|---|---|
| JP10369333A JP2000194323A (ja) | 1998-12-25 | 1998-12-25 | アナログバッファ回路及び液晶表示装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10369333A JP2000194323A (ja) | 1998-12-25 | 1998-12-25 | アナログバッファ回路及び液晶表示装置 |
Publications (1)
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|---|---|
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ID=18494167
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|---|---|---|---|
| JP10369333A Withdrawn JP2000194323A (ja) | 1998-12-25 | 1998-12-25 | アナログバッファ回路及び液晶表示装置 |
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-
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Also Published As
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