KR100562057B1

KR100562057B1 - 저소비 전류의 구동회로

Info

Publication number: KR100562057B1
Application number: KR1020030010630A
Authority: KR
Inventors: 도비타유이치
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-02-20
Filing date: 2003-02-20
Publication date: 2006-03-17
Also published as: JP2004096702A; TWI264177B; TW200304276A; US20040160258A1; CN1260889C; US6919743B2; DE10307320B4; CN1440120A; DE10307320A1; KR20030069868A

Abstract

이 구동회로(20)는, 입력전위 VI보다도 소정전압(│VTP│+VTN)만큼 높은 전위(V22)를 출력하는 레벨시프트 회로(21)와, 레벨시프트 회로(21)의 출력전위(V22)보다도 소정전압(│VTP│+VTN)만큼 낮은 전위(VI)를 출력노드(N30)에 출력하는 풀업회로(30)와, 입력전위 VI보다도 소정전압(│VTP│+VTN)만큼 낮은 전위(V27)를 출력하는 레벨시프트 회로(25)와, 레벨시프트 회로(25)의 출력전위(V27)보다도 소정전압(│VTP│+VTN)만큼 높은 전위(VI)를 출력노드(N30)에 출력하는 풀다운회로(33)와, 레벨시프트 회로(21, 25)의 출력노드(N22, N27) 사이에 접속된 커패시터(29)를 구비한다. 따라서, 관통전류가 작게 마감된다.

구동회로, 전압, 레벨, 시프트, 저소비, 전류, 노드

Description

저소비 전류의 구동회로{DRIVE CIRCUIT WITH LOW CURRENT CONSUMPTION}

도 1은 본 발명의 실시예 1에 의한 칼라액정 표시장치의 전체구성을 나타내는 블록도이다.

도 2는 도 1에 나타낸 각 액정셀에 대응하여 설치된 액정구동회로의 구성을 나타내는 회로도이다.

도 3은 도 1에 나타낸 수평주사회로의 주요부를 나타내는 회로 블록도이다.

도 4는 도 3에 나타낸 구동회로의 구성을 나타내는 회로도이다.

도 5는 도 4에 나타낸 구동회로의 동작을 설명하기 위한 회로도이다.

도 6은 도 4에 나타낸 구동회로의 동작을 설명하기 위한 타임차트이다.

도 7은 실시예 1의 변경예를 나타내는 회로도이다.

도 8은 실시예 1의 다른 변경예를 나타내는 회로도이다.

도 9는 실시예 1의 또 다른 변경예를 나타내는 회로도이다.

도 10은 본 발명의 실시예 2에 의한 구동회로의 레벨시프트 회로의 구성을 나타내는 회로도이다.

도 11은 본 발명의 실시예 3에 의한 구동회로의 레벨시프트의 구성을 나타내는 회로도이다.

도 12는 본 발명의 실시예 4에 의한 구동회로의 레벨시프트 회로의 구성을 나타내는 회로도이다.

도 13은 본 발명의 실시예 5에 의한 구동회로의 레벨시프트 회로의 구성을 나타내는 회로도이다.

도 14는 실시예 1의 문제점을 설명하기 위한 도면이다.

도 15는 실시예 1의 문제점을 설명하기 위한 회로도이다.

도 16은 실시예 6의 원리를 설명하기 위한 회로도이다.

도 17은 실시예 1의 문제점을 설명하기 위한 도면이다.

도 18은 도 17에 나타낸 구동회로의 구성을보다 상세히 나타내는 회로도이다.

도 19는 실시예 6의 변경예를 나타내는 회로도이다.

도 20은 실시예 6의 다른 변경예를 나타내는 회로도이다.

도 21은 실시예 6의 또 다른 변경예를 나타내는 회로도이다.

도 22는 본 발명의 실시예 7에 의한 구동회로의 구성을 나타내는 회로도이다.

도 23은 도 22에 나타낸 구동회로의 동작을 나타내는 타임차트이다.

도 24는 실시예 7의 변경예를 나타내는 회로도이다.

도 25는 본 발명의 실시예 8에 의한 구동회로의 구성을 나타내는 회로도이다.

도 26은 실시예 8의 변경예를 나타내는 회로도이다.

도 27은 실시예 8의 다른 변경예를 나타내는 회로도이다.

도 28은 실시예 8의 또 다른 변경예를 나타내는 회로도이다.

도 29는 실시예 8의 또 다른 변경예를 나타내는 회로도이다.

도 30은 실시예 8의 또 다른 변경예를 나타내는 회로도이다.

도 31은 본 발명의 실시예 9에 의한 구동회로의 구성을 나타내는 회로도이다.

도 32는 도 31에 나타낸 구동회로의 동작을 나타내는 타임차트이다.

도 33은 실시예 9의 변경예를 나타내는 회로도이다.

도 34는 본 발명의 실시예 10에 의한 구동회로의 구성을 나타내는 회로도이다.

도 35는 실시예 10의 변경예를 나타내는 회로도이다.

도 36은 본 발명의 실시예 11에 의한 구동회로의 구성을 나타내는 회로도이다.

도 37은 도 36에 나타낸 구동회로의 구성을 나타내는 회로도이다.

도 38은 본 발명의 실시예 12에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 39는 도 38에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 타임차트이다.

도 40은 본 발명의 실시예 13에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 41은 도 40에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 타임차트이다.

도 42는 도 40에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 다른 타임차트이다.

도 43은 실시예 13의 변경예를 나타내는 회로도이다.

도 44는 실시예 13의 다른 변경예를 나타내는 회로도이다.

도 45는 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 46은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 47은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 48은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 49는 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 50은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 51은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 52는 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 53은 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 54는 실시예 13의 또 다른 변경예를 나타내는 회로도이다.

도 55는 본 발명의 실시예 14에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 56은 도 55에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 타임차트이다.

도 57은 도 55에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 다른 타임차트이다.

도 58은 본 발명의 실시예 15에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 59는 도 58에 나타낸 오프셋 보상기능부가 구동회로의 동작을 나타내는 타임차트이다.

도 60은 본 발명의 실시예 16에 의한 칼라액정 표시장치의 주요부를 나타내는 회로도이다.

도 61은 도 60에 나타낸 칼라액정 표시장치에 포함되는 푸시형 구동회로의 구성을 나타내는 회로도이다.

도 62는 도 60에 나타낸 푸시형 구동회로의 구성을 보다 상세히 나타내는 회로도이다.

도 63은 실시예 16의 변경예를 나타내는 회로도이다.

도 64는 실시예 16의 다른 변경예를 나타내는 회로도이다.

도 65는 본 발명의 실시예 17에 의한 풀형 구동회로의 구성을 나타내는 회로도이다.

도 66은 실시예 17의 변경예를 나타내는 회로도이다.

도 67은 본 발명의 실시예 18에 의한 구동회로의 구성을 나타내는 회로 블록도이다.

도 68은 실시예 18의 변경예를 나타내는 회로도이다.

도 69는 실시예 18의 다른 변경예를 나타내는 회로도이다.

도 70은 실시예 18의 또 다른 변경예를 나타내는 회로도이다.

도 71은 도 70에 나타낸 구동회로의 구성을 보다 상세히 나타내는 회로도이다.

도 72는 본 발명의 실시예 19에 의한 오프셋 보상기능부가 푸시형 구동회로의 구성을 나타내는 회로 블록도이다.

도 73은 실시예 20의 변경예를 나타내는 회로도이다.

도 74는 본 발명의 실시예 20에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 75는 실시예 20의 변경예를 나타내는 회로도이다.

도 76은 실시예 20의 다른 변경예를 나타내는 회로도이다.

도 77은 실시예 20의 또 다른 변경예를 나타내는 회로도이다.

도 78은 본 발명의 실시예 21에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 79는 본 발명의 실시예 22에 의한 오프셋 보상기능부가 구동회로의 구성을 나타내는 회로 블록도이다.

도 80은 종래의 구동회로의 구성을 나타내는 회로도이다.

*도면의 주요부분에 대한 부호의 설명

1 : 액정패널 2 : 액정셀

3 : 화소 4 : 주사선

5 : 공통전위선 6 : 데이터선

7 : 수직주사회로 8 : 수평주사회로

10 : 액정구동회로

11, 23, 26, 31, 34, 42.0∼42.m, 47.0∼47.m, 69, 70, 82, 86, 99∼101, 103, 104, 131a, 162, 163, 186∼188, 201, 202, 204, 211, 303, 304 : N형 전계효과 트랜지스터

12, 29, 76, 77, 118, 119, 122, 122a, 122b, 126a, 126b, 156 : 커패시터

15 : 계조전위 발생회로

16.1∼16.n+1, 22, 28, 51.0∼51.i, 56.1∼56.i, 67, 68, 164 : 저항소자

17.1∼17.n, S1, S1a, S1b, S2, S2a, S2b, S3, S3a, S3b, S4, S4a, S4b, S5∼S7 : 스위치

20, 36, 37, 38, 60, 71, 72, 73, 75, 78, 8 O, 83, 85, 88, 90, 91, 95, 108, 110, 113, 115.1∼115.j, 121, 160, 165, 166, 170, 172, 175, 176, 180, 185, 190, 191, 195∼198, 200, 210, 300 : 구동회로

21, 21', 25, 251, 40, 45, 50, 55, 61, 611, 63, 631, 96, 961, 102, 102', 111, 1111, 112, 1121, 116, 117 : 레벨시프트 회로

24, 27, 32, 35, 43.0∼43.m, 48.0∼48.m, 65, 66, 81, 87, 97, 98, 105∼107, 131b, 189, 203, 212∼214, 301, 302 : P형 전계효과 트랜지스터

30, 301 : 풀업회로 331 : 풀다운회로

36 : 부하용량

41.1∼41.m, 46.1∼46.m, 52.1∼52.i, 57.1∼57.i : 퓨즈

120, 125, 127, 130, 132, 133, 135, 136, 140, 141, 145, 146, 150, 151, 155, 157 오프셋 보상기능부가 구동회로

62, 64, 161, 171, 305 : 정전류원

본 발명은 구동회로에 관한 것으로, 특히, 입력전위에 따른 전위를 출력노드에 출력하는 구동회로에 관한 것이다.

종래로부터, 반도체 집적회로장치에는, 구동능력이 작은 전위발생회로에서 생성된 전위를 부하에 전달하기 위한 구동회로가 설치된다. 도 80은, 그와 같은 구동회로 300의 구성을 나타내는 회로도이다. 도 80에서, 이 구동회로(300)는, P형 전계효과 트랜지스터(이하, P형 트랜지스터라 칭함)(301, 302), N형 전계효과 트랜지스터(이하, N형 트랜지스터라 칭함)(303, 304) 및 정전류원(305)을 포함한다.

P형 트랜지스터(301, 302)는, 각각 전원전위 VCC의 노드와 노드 N301, N302와의 사이에 접속되고, 그것들의 게이트는 모두 노드 N301에 접속된다. P형 트랜지스터(301, 302)는, 커렌트미러 회로를 구성한다. N형 트랜지스터 303은, 노드 N301과 N305의 사이에 접속되며, 그 게이트는 입력노드 N303에 접속된다. N형 트랜지스터 304는, 노드 N302와 N305의 사이에 접속되고, 그 게이트는 출력노드 N304 및 노드 N302에 접속된다. 정전류원(305)은, 노드 N305와 접지전위 GND의 노드와의 사이에 접속되며, 일정한 전류를 흐르게 한다.

N형 트랜지스터 303에는, 입력노드 N303 전위 VI에 따른 값의 전류가 흐른다. N형 트랜지스터 303과 P형 트랜지스터 301은 직렬 접속되고, P형 트랜지스터 301과 302는 커렌트미러 회로를 구성하고 있으므로, 트랜지스터(301∼303)에는 동일한 값의 전류가 흐른다. 출력노드 N304의 전위 VO가 입력전위 VI보다도 낮은 경우는, 트랜지스터(301∼303)에 흐르는 전류보다도 N형 트랜지스터 304에 흐르는 전류가 작아져, 출력전위 VO가 상승한다. 출력노드 N304의 전위 VO가 입력전위 VI보다도 높은 경우는, 트랜지스터(301∼303)에 흐르는 전류보다도 N형 트랜지스터 304에 흐르는 전류가 커져, 출력전위 VO가 저하한다. 따라서, 출력전위 VO는 입력전위 VI와 같게 된다.

그러나, 종래의 구동회로(300)에서는, 전원전위 VCC의 노드로부터 트랜지스터(301∼304) 및 정전류원(305)을 통해 접지전위 GND의 노드에 일정한 관통전류가 상시 흐르고 있었기 때문에, 소비전류가 크다는 문제가 있었다.

따라서, 본 발명의 주된 목적은, 소비전류가 작은 구동회로를 제공하는 것이다.

본 발명에 관한 구동회로는, 입력전위에 따른 전위를 출력노드에 출력하는 구동회로에 있어서, 입력전위를 미리 정해진 제1 전압만큼 일 전위방향으로 레벨시프트시킨 전위를 출력하는 제1 레벨시프트 회로와, 제1 레벨시프트 회로의 출력전위를 일 전위방향과 반대의 전위방향으로 미리 정해진 제2 전압만큼 레벨시프트시킨 전위를 출력노드에 출력하는 제2 레벨시프트 회로를 구비한 것이다.

(발명의 실시예)

실시예 1

도 1은, 본 발명의 실시예 1에 의한 칼라액정 표시장치의 구성을 나타내는 블록도이다. 도 1에서, 이 칼라액정 표시장치는, 액정패널(1), 수직주사회로(7) 및 수평주사회로(8)를 구비하고, 예를 들면 휴대전화기에 설치된다.

액정패널(1)은, 복수행 복수열로 배열된 복수의 액정셀(2)과, 각 행에 대응, 하여 설치된 주사선(4) 및 공통전위선(5)과, 각 열에 대응하여 설치된 데이터선(6)을 포함한다.

액정셀(2)은, 각 행에서 3개씩 미리 그룹화되어 있다. 각 그룹의 3개의 액정셀(2)에는, 각각 R, G, B 칼라필터가 설치되어 있다. 각 그룹의 3개의 액정셀(2)은, 하나의 화소(3)를 구성하고 있다.

각 액정셀(2)에는, 도 2에 나타내는 바와 같이, 액정구동회로(10)가 설치되어 있다.

액정구동회로(10)는, N형 트랜지스터(11) 및 커패시터(12)를 포함한다. N형 트랜지스터(11)는, 데이터선(6)과 액정셀(2)의 한쪽 전극(2a)과의 사이에 접속되고, 그 게이트는 주사선(4)에 접속된다. 커패시터(12)는, 액정셀(2)의 한쪽 전극(2a)과 공통전위선(5)과의 사이에 접속된다. 액정셀(2)의 다른쪽 전극에는 구동전위 VDD가 주어지며, 공통전위선(5)에는 공통전위 VSS가 제공된다.

도 1에 되돌아가, 수직주사회로(7)는, 화상신호에 따라, 복수의 주사선(4)을 소정 시간씩 순차 선택하고, 선택한 주사선(4)을 선택레벨의 「H」레벨로 한다. 주사선(4)이 선택레벨의 「H」레벨이 되면, 도 2의 N형 트랜지스터(11)가 도통해, 그 주사선(4)에 대응하는 각 액정셀(2)의 한쪽 전극(2a)과 그 액정셀(2)에 대응하는 데이터선(6)과가 결합된다.

수평주사회로(8)는, 화상신호에 따라, 수직주사회로(7)에 의해 1개의 주사선(4)이 선택되어 있는 사이에 복수의 데이터선(6)을 예를 들면 12개씩 순차 선택하고, 선택한 각 데이터선(6)에 계조전위 VG를 제공한다. 액정셀(2)의 광투과율은, 계조전위 VG의 레벨에 따라 변화한다.

수직주사회로(7) 및 수평주사회로(8)에 의해 액정패널(1)의 전체 액정셀(2)이 주사되면, 액정패널(1)에는 하나의 화상이 표시된다.

도 3은, 도 1에 나타낸 수평주사회로(8)의 주요부를 나타내는 회로 블록도이다. 도 3에서, 수평주사회로(8)는, 계조전위 발생회로(15) 및 구동회로(20)를 포함한다. 계조전위 발생회로(15) 및 구동회로(20)는, 수평주사회로(8)에 의해 동시에 선택되는 데이터선(6)의 수(이 경우는 12)만큼 설치되어 있다.

계조전위 발생회로(15)는, 제1 전원전위 V1(5V)의 노드와 제2 전원전위 V2(0V)의 노드와의 사이에 직렬 접속된 n+1개(단 n은 자연수힘)의 저항소자(16.1∼16.n+1)와, n+1개의 저항소자(16.1∼16.n+1)의 사이의 n개의 노드와 출력노드(15a)와의 사이에 각각 접속된 n개의 스위치(17.1∼17.n)를 포함한다.

n+1개의 저항소자(16.1∼16.n+1)의 사이의 n개의 노드에는, 각각 n 단계의 전위가 나타난다. 스위치(17.1∼17.n)는, 화상농도신호 ΦP에 의해 제어되고, 그것들 중 어느 하나만이 도통상태로 된다. 출력노드(15a)에는, n 단계의 전위 중 어느 하나의 단계인 전위가 계조전위 VG로서 출력된다. 구동회로(20)는, 선택된 데이터선(6)이 계조전위 VG가 되도록 데이터선(6)에 전류를 공급한다.

도 4는, 구동회로 20의 구성을 나타내는 회로도이다. 도 4에서, 구동회로(20)는, 레벨시프트 회로(21, 25), 커패시터(29), 풀업회로(30) 및 풀다운회로(33)를 포함한다.

레벨시프트 회로(21)는, 제3 전원전위 V3(15V)의 노드와 접지전위 GND의 노드와의 사이에 직렬 접속된 저항소자(22), N형 트랜지스터(23) 및 P형 트랜지스터(24)를 포함한다. N형 트랜지스터 23의 게이트는, 그 드레인(노드 N22)에 접속되어 있다. N형 트랜지스터 23은, 다이오드 소자를 구성한다. P형 트랜지스터 24의 게이트는, 입력노드 N20에 접속된다. 저항소자 22의 저항값은, 트랜지스터 23, 24의 도통 저항값보다도 충분히 큰 값으로 설정되어 있다.

입력노드 N20의 전위(계조전위)를 VI로 하고, P형 트랜지스터의 임계치 전압을 VTP로 하며, N형 트랜지스터의 임계치 전압을 VTN으로 하면, P형 트랜지스터 23의 소스(노드 N23)의 전위 V23 및 N형 트랜지스터 23의 드레인(노드 N22)의 전위 V22는 각각 다음 식 (1), (2)로 표시된다.

V23=VI+│VTP│···(1)

V22=VI+│VTP│+VTN···(2)

따라서, 레벨시프트 회로(21)는, 입력전위 VI를 │VTP│+VTN만큼 레벨시프트시킨 전위 V22를 출력한다.

레벨시프트 회로(25)는, 제4 전원전위 V4(5V)의 노드와 제5 전원전위 V5(-10V)와의 사이에 직렬 접속된 N형 트랜지스터(26), P형 트랜지스터(27) 및 저항소자(28)를 포함한다. N형 트랜지스터 26의 게이트는, 입력노드 N20에 접속된다. P형 트랜지스터 27의 게이트는, 그 드레인(노드 N27)에 접속된다. P형 트랜지스터 27은, 다이오드 소자를 구성한다. 저항소자 28의 저항값은, 트랜지스터 26, 27의 도통 저항값보다도 충분히 큰 값으로 설정되어 있다.

N형 트랜지스터 26의 소스(노드 N26)의 전위 V26 및 P형 트랜지스터 27의 드레인(노드 N27)의 전위 V27은, 각각 다음 식 (3), (4)로 표시된다.

V26=VI-VTN···(3)

V27=VI-VTN-│VTP│···(4)

따라서, 레벨시프트 회로 25는, 입력전위 VI를 VTN-│VTP│만큼 레벨시프트시킨 전위 V27을 출력한다.

커패시터 29는, 레벨시프트 회로 21의 출력노드 N22와 레벨시프트 회로 25의 출력노드 N27과의 사이에 접속된다. 커패시터 26은, 노드 N22의 전위변화를 노드 N27에 전달함과 동시에, 노드 N27의 전위변화를 노드 N27에 전달한다.

풀업회로(30)는, 제6 전원전위 V6(15V)의 노드와 출력노드 N30과의 사이에 직렬 접속된 N형 트랜지스터(31) 및 P형 트랜지스터(32)를 포함한다. 출력노드 N30에는, 부하용량(데이터선 6의 기생용량)(36)이 접속되어 있다. N형 트랜지스터 31의 게이트는, 레벨시프트 회로 21의 출력전위 V22를 받는다. P형 트랜지스터 32의 게이트는, 그 드레인에 접속되어 있다. P형 트랜지스터 32는, 다이오드 소자를 구성한다. N형 트랜지스터 31은 포화영역에서 동작하도록 제6 전원전위 V6이 설정되어 있으므로, N형 트랜지스터 31은 소위 소스 팔로우어(sourece-follower) 동작을 행한다.

지금, 설명의 사정상, 도 5에 나타내는 바와 같이, P형 트랜지스터 32의 드레인(노드 N30')과 출력노드 N30과의 사이가 비도통 상태에 있다고 가정한다. N형 트랜지스터 31의 소스(노드 N31)의 전위 V31 및 P형 트랜지스터 32의 드레인(노드 N30')의 전위 V30'은, 각각 다음 식 (5), (6)으로 표시된다.

V31=V22-VTN=VI+│VTP│···(5)

V30'=V31-│VTP│=VI···(6)

도 4에 되돌아가, 풀다운회로(33)는, 제7 전원전위 V7(-10V)의 노드와 출력노드 N30과의 사이에 직렬 접속된 P형 트랜지스터(35) 및 N형 트랜지스터(34)를 포함한다. P형 트랜지스터 35의 게이트는, 레벨시프트 회로 25의 출력전위 V27을 받는다. N형 트랜지스터 34의 게이트는, 그 드레인에 접속되어 있다. N형 트랜지스터 34는, 다이오드 소자를 구성한다. P형 트랜지스터 35는 포화영역에서 동작하도록 제7 전원전위 V7이 설정되어 있으므로, P형 트랜지스터 35는 소위 소스 팔로우어 동작을 행한다.

지금, 설명의 사정상, 도 5에 나타내는 바와 같이, N형 트랜지스터 34의 드레인(노드 N30")과 출력노드 N30과의 사이가 비도통 상태에 있다고 가정한다. P형 트랜지스터 35의 소스(노드 N34)의 전위 V34 및 N형 트랜지스터 34의 드레인(노드 N30")의 전위 V30"은, 각각 다음 식 (7), (8)로 표시된다.

V34=V27+│VTP│=VI-VTN···(7)

V30"=V34+VTN=VI···(8)

수식 (7), (8)은, P형 트랜지스터 32의 드레인(노드 N30')과 N형 트랜지스터 34의 드레인(노드 N30")을 접속해도 제6 전원전위 V6의 노드와 제7 전원전위 V7의 노드와의 사이에는 전류는 흐르지 않고, 출력노드 N30의 전위 VO가 입력노드 N20의 전위 VI와 동일하게 되는 것을 나타내고 있다. 따라서, 저항소자(22, 28)의 저항값을 충분히 크게 해 두면, VO=VI로 된 정상상태에서는, 관통전류는 매우 작아진다.

도 6은, 이 구동회로 20의 교류동작(천이상태에서의 동작)을 설명하기 위한 타임차트이다. 도 6에서, 초기 상태에서는, VI=VL이라 되어 있는 것으로 한다. 이것에 의해, V22, V27, VO는, 각각 이하와 같이 되어 있다.

V22=VL+│VTP│+VTN

V27=VL-│VTP│-VTN

VO=VL

시간 t1에서 VI가 VL에서 VH로 상승되면, V22, V27, VO는 소정 시간의 경과후에 각각 이하와 같이 된다.

V22=VH+│VTP│+VTN

V27=VH-│VTP│-VTN

VO=VH

이 레벨변화의 과정에서, 이하의 동작이 행해진다. 레벨시프트 회로 25에서는, 시간 t1에서 입력전위 VI가 VL에서 VH로 상승되면, N형 트랜지스터 26의 구동능력이 높아지고, 노드 N26의 전위 V26이 급속히 상승한다. 이것에 의해, P형 트랜지스터 27의 소스-게이트간 전압이 커져 P형 트랜지스터 27의 구동능력도 높아지며, 노드 N27의 전위 V27이 급속히 상승한다.

노드 N27의 전위 V27이 급속히 상승하면, 용량결합함으로써 커패시터 29를 통해 노드 N22의 전위 V22가 VH-VL정도 만큼 급속히 상승한다. 이것에 따라 출력노드 N30의 전위 VO도 VL에서 VH로 급속히 상승된다.

또한 시간 t2에서 입력전위 VI가 VH에서 VL로 강하되면, P형 트랜지스터 24의 구동능력이 높아지고, 노드 N23 전위 V23이 급속히 저하한다. 이것에 의해, N형 트랜지스터 23의 게이트-소스간 전압이 커져 N형 트랜지스터 23의 구동능력도 높아지며, 노드 N22의 전위 V22가 급속히 저하한다.

노드 N22의 전위 V22가 급속히 저하하면, 용량결합함으로써 커패시터 26을 통해 노드 N27의 전위 V27이 VH-VL정도 만큼 급속히 저하한다. 이것에 따라 출력노드 N30의 전위 VO도 VH에서 VL로 급속히 강하된다.

이 실시예 1에서는, 정상상태에서는 풀업회로(30) 및 풀다운회로(33)에 관통전류는 흐르지 않고, 저항소자(22, 28)의 저항값을 트랜지스터(23, 24, 26, 27)의 도통 저항값보다도 충분히 높게 함으로써 레벨시프트 회로(21, 25)의 관통전류도 작게 할 수 있으므로, 직류전류의 감소화를 도모할 수 있다. 또한, 커패시터(26)를 설치했으므로, 입력전위 VI의 변화에 대해서도 신속히 응답할 수 있다.

이하, 여러가지의 변경예에 대하여 설명한다. 도 7의 구동회로 36은, 도 4의 구동회로(20)에서 커패시터(29)를 제거한 것이다. 부하용량(36)의 용량값이 비교적 작은 경우는, 트랜지스터(23, 24, 26, 27, 31, 32, 34, 35)의 치수를 작게 할 수 있다. 트랜지스터 23, 27, 31, 35의 치수를 작게 하면 트랜지스터 23, 27, 31, 35의 게이트 용량이 작아지고, 노드 N22, N27의 기생용량이 작아진다. 따라서, 커패시터(29)가 없어도 저항소자(22, 28)를 통해 행해지는 충방전에 의해 노드 N22, N27의 전위 V22, V27의 상승 및 하강이 가능하게 된다. 이 변경예에서는, 커패시터(29)를 제거했으므로, 회로의 점유면적이 작게 마감된다.

도 8의 구동회로 37은, 도 4의 구동회로(20)에서 다이오드 접속된 트랜지스터(23, 27, 32, 34)를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단 │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 4의 구동회로(20)와 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터 23, 27, 32, 34를 제거했으므로, 회로의 점유면적을 작게 할 수 있다.

도 9의 구동회로 38은, 도 8의 구동회로(37)에서 또 커패시터(29)를 제거한 것이다. 부하용량(36)의 용량값이 비교적 작은 경우는, 트랜지스터 24, 26, 31, 35의 치수를 작게 할 수 있고, 노드 N22, N27의 기생용량을 작게 할 수 있다. 따라 서, 커패시터(29)가 없어도 저항소자(22, 28)를 통해 행해지는 충방전에 의해 노드 N22, N27의 전위 V22, V27의 상승 및 하강이 가능하게 된다. 이 변경예에서는, 커패시터(29)를 제거했으므로, 회로의 점유면적을 더욱 작게 할 수 있다.

(실시예 2)

실시예 1에서는, 동일극성의 트랜지스터의 임계치 전압은 모두 동일하다고 가정했지만, 실제로는 제조조건의 변동 등에 기인하여 트랜지스터의 임계치 전압에 변동이 생기는 경우가 있다. 트랜지스터의 임계치 전압에 변동이 생기면, VI=VO로 되지 않게 된다. 이 실시예 2에서는, 이 문제의 해결을 도모한다.

도 10은, 본 발명의 실시예 2에 의한 구동회로의 레벨시프트 회로 40의 구성을 나타내는 회로도로서, 도 4의 레벨시프트 회로 21과 대비되는 도면이다. 도 10을 참조하면, 이 레벨시프트 회로 40이 도 4의 레벨시프트 회로 21과 다른 점은, N형 트랜지스터(23) 및 P형 트랜지스터(24)가 퓨즈(41.1∼41.m)(단 m은 자연수임), N형 트랜지스터(42.0∼42.m) 및 P형 트랜지스터(43.0∼43.m)로 치환되어 있는 점이다.

퓨즈(41.1∼41m)의 각각은, 트랜지스터 상호간을 접속하는데 사용되는 알루미늄 배선 등으로 형성되어 있다. 퓨즈(41.1∼41.m)의 한쪽 전극은, 모두 노드 N22에 접속된다.

N형 트랜지스터 42.0∼42.m의 게이트 폭의 합은, 도 4의 N형 트랜지스터 23의 게이트 폭과 동일하게 설정된다. N형 트랜지스터 42.0의 게이트 및 드레인은, 노드 N22에 접속된다. N형 트랜지스터 42.1∼42.m의 게이트 및 드레인은, 각각 퓨즈(41.1∼41.m)의 다른쪽 전극에 접속된다. N형 트랜지스터(42.0∼42.m)의 각각은, 다이오드 소자를 구성한다.

P형 트랜지스터 43.0∼43.m의 게이트 폭의 합은, 도 4의 P형 트랜지스터 24의 게이트 폭과 동일하게 설정된다. P형 트랜지스터(43.0∼43.m)는, 각각 N형 트랜지스터(42.0∼42.m)의 소스와 접지전위 GND의 노드와의 사이에 접속되고, 그것들의 게이트는 모두 입력전위 VI를 받는다.

실시예 1에서 설명한대로, 노드 N22의 전위 V22는 거의 트랜지스터 42.0∼42.m, 43.0∼43.m의 임계치 전압으로 결정된다. 그러나, 저항소자 22의 저항값에 대하여 노드 N22와 접지전위 GND의 노드와의 사이의 저항값을 크게 해 가면, 그것에 따라 노드 N22의 전위 V22가 약간 상승한다. 따라서, 레이저 광선에 의해 퓨즈(41.1∼41.m) 중 적절한 수의 퓨즈를 절단함으로써, 노드 N22의 전위 V22를 겨우 상승시킬 수 있고, 트랜지스터 42.0∼42.m, 43.0∼43.m의 임계치 전압의 절대치가 설계값보다도 작은 경우에도 노드 N22의 전위 V22를 보정할 수 있다.

또한, 이 실시예 2에서는, N형 트랜지스터(23) 및 P형 트랜지스터(24)의 양쪽을 m+1개로 분할했지만, N형 트랜지스터(23) 및 P형 트랜지스터(24)의 한쪽만을 m+1개로 분할해도 되며, N형 트랜지스터(23) 및 P형 트랜지스터(24) 중 한쪽을 m+1개로 분할하여 다른쪽을 예를 들면 2개로 분할해도 된다. 구체적으로는, 도 10의 P형 트랜지스터 43.1∼43.m의 소스를 단락하여 P형 트랜지스터 43.1∼43.m을 하나의 P형 트랜지스터로 해도 된다. 또한, 퓨즈(41.1∼41.m)를 각각 N형 트랜지스터 42.1 ∼42.m의 소스와 P형 트랜지스터 43.1∼43.m의 소스와의 사이에 접속함과 동시에, N형 트랜지스터 42.1∼42.m의 소스를 단락하여 N형 트랜지스터 42.1∼42.m을 하나의 N형 트랜지스터로 해도 된다.

(실시예 3)

도 11은, 본 발명의 실시예 3에 의한 구동회로의 레벨시프트 회로 45의 구성을 나타내는 회로도로서, 도 4의 레벨시프트 회로 25와 대비되는 도면이다. 도 11을 참조하면, 이 레벨시프트 회로 45가 도 4의 레벨시프트 회로 25와 다른 점은, N형 트랜지스터(26) 및 P형 트랜지스터(27)가 퓨즈(46.1∼46.m), N형 트랜지스터(47.0∼47.m) 및 P형 트랜지스터(48.0∼48.m)로 치환되어 있는 점이다.

퓨즈(46.1∼46.m)의 각각은, 트랜지스터 상호간을 접속하는데 사용되는 알루미늄 배선 등으로 형성되어 있다. 퓨즈(46.1∼46.m)의 한쪽 전극은, 모두 제4 전원전위 V4의 노드에 접속된다.

N형 트랜지스터 47.0∼47.m의 게이트 폭의 합은, 도 4의 N형 트랜지스터 26의 게이트 폭과 동일하게 설정된다. N형 트랜지스터 47.0의 드레인은 제4 전원전압 V4의 노드에 접속되고, 그 게이트는 입력전위 VI를 받는다. N형 트랜지스터 47.1∼47.m의 드레인은 각각퓨즈(46.1∼46.m)의 다른쪽 전극에 접속되며, 그 게이트는 모두 입력전위 VI를 받는다.

P형 트랜지스터 48.0∼48.m의 게이트 폭의 합은, 도 4의 P형 트랜지스터 27 의 게이트 폭과 동일하게 설정된다. P형 트랜지스터(48.0∼48.m)는 각각 N형 트랜지스터(47.0∼47.m)의 소스와 노드 N27과의 사이에 접속되고, 그것들의 게이트는 모두 노드 N27에 접속된다. P형 트랜지스터(48.0∼48.m)의 각각은, 다이오드 소자를 구성한다.

실시예 1에서 설명한 대로, 노드 N27의 전위 V27은 거의 트랜지스터 47.0∼47.m, 48.0∼48.m의 임계치 전압으로 결정된다. 따라서, 저항소자 28의 저항값에 대하여 제4 전원전위 V4의 노드와 노드 N27과의 사이의 저항값을 크게 해 가면, 그것에 따라 노드 N27의 전위 V27이 겨우 저하한다. 따라서, 레이저 광선에 의해 퓨즈(46.1∼46.m) 중 적절한 수의 퓨즈를 절단함으로써, 노드 N27의 전위 V27을 겨우 저하시킬 수 있고, 트랜지스터(47.0∼47.m, 48.0∼48.m)의 임계치 전압의 절대치가 설계값보다도 작은 경우에도 노드 N27의 전위 V27을 보정할 수 있다.

또한, 이 실시예 3에서는, N형 트랜지스터(26) 및 P형 트랜지스터(27)의 양쪽을 m+1개로 분할했지만, N형 트랜지스터(26) 및 P형 트랜지스터(27)의 한쪽만을 m+1개로 분할해도 되며, N형 트랜지스터(26) 및 P형 트랜지스터(27) 중 한쪽을 m+1개로 분할하여 다른쪽을 예를 들면 2개로 분할해도 된다. 구체적으로는, 도 11의 P형 트랜지스터 48.1∼48.m의 소스를 단락하여 P형 트랜지스터 48.1∼48.m을 하나의 P형 트랜지스터로 해도 된다. 또한, 퓨즈(41.1∼41.m)를 각각 N형 트랜지스터 47.1∼47.m의 소스와 P형 트랜지스터 48.1∼48.m의 소스와의 사이에 접속함과 동시에, N형 트랜지스터 47.1∼47.m의 소스를 단락하여 N형 트랜지스터 47.1∼47.m을 하나의 N형 트랜지스터로 해도 된다.

또한, 실시예 2와 3을 조합하여, 도 4의 레벨시프트 회로 21, 25를 각각 레벨시프트 회로 40, 45로 치환해도 되는 것은 말할 필요도 없다.

(실시예 4)

도 12는, 본 발명의 실시예 4에 의한 구동회로의 레벨시프트 회로 50의, 구성을 나타내는 회로도로서, 도 4의 레벨시프트 회로 21과 대비되는 도면이다. 도 12를 참조하면, 이 레벨시프트 회로(50)가 도 4의 레벨시프트 회로(21)와 다른 점은, 저항소자(22)가 저항소자(51.0∼51.i)(단 i는 자연수이다) 및 퓨즈(52.1∼52.i)로 치환되어 있는 점이다.

저항소자 51.0∼51.i의 저항값의 합은, 도 4의 저항소자 22의 저항값과 거의 동일하게 설정되어 있다. 저항소자(51.0∼51.i)는, 제3 전원전위 V3의 노드와 노드 N22와의 사이에 직렬 접속된다.

퓨즈(52.1∼52.i)는, 트랜지스터 상호간을 접속하는데 사용되는 알루미늄 배선 등으로 형성되어 있다. 퓨즈(52.1∼52.i)는, 각각 저항소자 51.1∼51.i에 병렬 접속된다.

실시예 1에서 설명한대로, 노드 N22의 전위 V22는 거의 트랜지스터 23, 24의 임계치 전압으로 결정된다. 따라서, 트랜지스터 23, 24의 도통 저항값에 대하여 제3 전원전위 V3의 노드와 노드 N22와의 사이의 저항값을 크게 해 가면, 그것에 따라 노드 N22의 전위 V22가 겨우 저하한다. 따라서, 레이저 광선에 의해 퓨즈(52.1∼52.i) 중 적절한 수의 퓨즈를 절단함으로써, 노드 N22의 전위 V22를 약간 저하시 킬 수 있고, 트랜지스터 23, 24의 임계치 전압의 절대치가 설계값보다 높은 경우에도 노드 N22의 전위 V22를 보정할 수 있다.

(실시예 5)

도 13은, 본 발명의 실시예 5에 의한 구동회로의 레벨시프트 회로 55의 구성을 나타내는 회로도로서, 도 4의 레벨시프트 회로 25와 대비되는 도면이다. 도 13을 참조하면, 이 레벨시프트 회로(55)가 도 4의 레벨시프트 회로(25)와 다른 점은, 저항소자(28)가 저항소자(56.0∼56.i) 및 퓨즈(57.1∼57.i)로 치환되어 있는 점이다.

저항소자 56.0∼56.i의 저항값의 합은, 도 4의 저항소자 28의 저항값과 거의 동일하게 설정되어 있다. 저항소자(56.0∼56.i)는, 노드 N27과 제5 전원전위 V5의 노드와의 사이에 직렬 접속된다.

퓨즈(57.1∼57.i)는, 트랜지스터 상호간을 접속하는데 사용되는 알루미늄 배선 등으로 형성되어 있다. 퓨즈(57.1∼57.i)는, 각각 저항소자 56.1∼56.i에 병렬 접속된다.

실시예 1에서 설명한대로, 노드 N27의 전위 V27은 거의 트랜지스터 26, 27의 임계치 전압으로 결정된다. 그러나, 트랜지스터 26, 27의 도통 저항값에 대하여 노드 N27과 제5 전원전위 V5의 노드와의 사이의 저항값을 크게 해 가면, 그것에 따라 노드 N22의 전위 V22가 약간 상승한다. 따라서, 레이저 광선에 의해 퓨즈(57.1∼57.i) 중 적절한 수의 퓨즈를 절단함으로써, 노드 N27의 전위 V27을 겨 우 상승시킬 수 있고, 트랜지스터 26, 27의 임계치 전압의 절대치가 설계값보다도 높은 경우에도 노드 N22의 전위 V22를 보정할 수 있다.

또한, 실시예 4와 5를 조합하여, 도 4의 레벨시프트 회로 21, 25를 각각 레벨시프트 회로 50, 55로 치환해도 되는 것은 말할 필요도 없다.

또한, 이상의 실시예 1∼5에서, 전계효과 트랜지스터는 MOS 트랜지스터라도 되며, TFT(박막트랜지스터)라도 된다. 또한, 저항소자는, 고융점 금속으로 형성해도 되고, 불순물확산층으로 형성해도 되며, 점유면적 감소화를 위해 전계효과 트랜지스터로 형성해도 된다. 또한, 이상의 구동회로는, 액정표시장치 및 그 이외의 장치에 있어서, 계조전위를 전달할 뿐만 아니라, 입력된 아날로그 전위와 동전위가 되도록 출력노드의 전위를 제어하는 아날로그 버퍼로서 사용가능한 것은 말할 필요도 없다.

(실시예 6)

구동회로의 특성으로서는, 도 14의 특성선 A와 같이, 입력전위 VI와 출력전위 VO가 같게 되는 것이 이상적이다. 그러나, 실시예 1∼5에서 나타낸 구동회로의 특성은, 도 14의 특성선 B와 같이 되어, VO의 이상값과 실제값의 차이 △V는 VI의 증대에 따라 증대한다.

이 이유는, 이하와 같다. 도 15에 나타내는 레벨시프트 회로 21'에서는, 저항소자 22의 저항값을 R, 저항소자 22 및 P형 트랜지스터 24에 흐르는 전류의 값을 i, P형 트랜지스터 24의 전류증폭률을 β로 하면, 다음 식 (9), (10)이 성립된다.

V22=VDD-Ri···(9)

i=(VI-VTP-V22)²β/2···(10)

여기서, Rβ/2= K로 하면, V22는 다음 식 (11)로 표시된다.

이 식 (11)에 의해, VI의 증대에 따라, V22의 이상값 VI-VTP와 실제의 값과의 차이가 증대함을 알 수 있다. 이 때문에, V4의 이상값은 실제의 값과의 차이 △V도 VI의 증대에 따라 커진다.

이 문제점을 해소하기 위해, 이 실시예 6에서는, 도 16에 나타내는 바와 같이, 저항소자 22가 정전류원 62로 치환된다. 도 16의 레벨시프트 회로에서는, 다음 식 (12)가 성립된다.

i=(VI-VTB-V22)²β/2···(12)

이 식 (12)에서 다음 식 (13)이 도출된다.

따라서, 도 16의 레벨시프트 회로에서는, V22의 이상값 VI-VTP와 실제값의 차이는 VI에 관계 없이 일정하게 된다. 또한, β의 값을 정전류값 i보다도 충분히 크게 함으로써, VO를 이상값 VI-VTP에 대략 같게 할 수 있다. 이하, 이 실시예 6의 구동회로 60에 대하여 구체적으로 설명한다.

도 17은, 본 발명의 실시예 6에 의한 구동회로(60)의 구성을 나타내는 회로도이다. 도 17을 참조하면, 이 구동회로(60)가 도 4의 구동회로(20)와 다른 점은, 레벨시프트 회로 21, 25가 각각 레벨시프트 회로 61, 63으로 치환되어 있는 점이다. 레벨시프트 회로 61은 레벨시프트 회로 21의 저항소자 22를 정전류원으로 치환하고, 레벨시프트 회로 63은 레벨시프트 회로 25의 저항소자 28을 정전류원 64로 치환한 것이다.

정전류원 62는, 도 18에 나타내는 바와 같이, P형 트랜지스터 65, 66 및 저항소자 67을 포함한다. P형 트랜지스터 65는 제3 전원전압 V3의 라인과 노드 N22와의 사이에 접속되고, P형 트랜지스터 66 및 저항소자 67은 제3 전원전위(3)의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속된다. P형 트랜지스터(65, 66)의 게이트는, 모두 P형 트랜지스터 66의 드레인에 접속된다. P형 트랜지스터(65, 66)는, 커렌트미러 회로를 구성한다. P형 트랜지스터 66 및 저항소자 67에는 저항소자 67의 저항값에 따른 값의 정전류가 흐르고, P형 트랜지스터 65에는 P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 또, 저항소자 67의 한쪽 전극은 접지전위 GND의 라인에 접속되어 있지만, 제3 전원전위 V3으로부터 P형 트랜지스터 66의 임계치 전압의 절대치 │VTP│를 감산한 전위보다도 낮은 다른 전원전위의 라인에 저항소자 67의 한쪽 전극을 접속해도 된다. 또한, 정전류원으로서 트랜지스터(65, 66) 및 저항소자(67) 대신에, 게이트와 소스를 서로 접속한 디플리션(depletion)형의 트랜지스터를 전원전위 V3의 라인과 노드 N22와의 사이에 설치해도 된다.

또한 정전류원 64는, 저항소자 68 및 N형 트랜지스터 69, 70을 포함한다. 저항소자 68 및 N형 트랜지스터 69는 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 직렬 접속되고, N형 트랜지스터 70은 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속된다. N형 트랜지스터 69, 74의 게이트는, 모두 N형 트랜지스터 69의 드레인에 접속된다. N형 트랜지스터 69, 70은, 커렌트미러 회로를 구성한다. 저항소자 68 및 N형 트랜지스터 69에는 저항소자 68의 저항값에 따른 값의 정전류가 흐르고, N형 트랜지스터 70에는 N형 트랜지스터 69에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 또, 저항소자 68의 한쪽 전극은 제4 전원전위 V4에 접속되어 있지만, 제5 전원전위 V5에 N형 트랜지스터 69의 임계치 전압 VTN을 가산한 전위보다도 높은 다른 전원전위의 라인에 저항소자 68의 한쪽 전극을 접속해도 된다. 또한, 정전류원으로서 트랜지스터(69, 70) 및 저항소자(68) 대신에, 게이트와 소스를 서로 접속한 디플리션형의 트랜지스터를 제5 전원전위 V5의 라인과 노드 N27과의 사이에 설치해도 된다. 다른 구성 및 동작은, 도 4의 구동회로(20)와 동일하므로, 그 설명은 반복하지 않는다.

이 실시예 6에서는, 도 4의 구동회로 20의 저항소자 22, 28을 각각 정전류원 62, 64로 치환했으므로 입력전위 VI의 값에 관계 없이, 입력전위 VI와 같은 출력전위 VO를 얻을 수 있다.

이하, 이 실시예 6의 여러가지의 변경예에 대하여 설명한다. 도 19의 구동회로 71은, 도 18의 구동회로(60)에서 커패시터(29)를 제거한 것이다. 이 변경예는, 부하용량(36)의 용량값이 비교적 작은 경우에 유효하게 된다. 이 변경예에서는, 커패시터(29)를 제거했으므로, 회로의 점유면적이 작게 마감된다.

도 20의 구동회로 72는, 도 18의 구동회로(60)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 회로의 점유면적을 작게 할 수 있다. 단 출력전위 VO는, VO=VI+│VTP│-VTN이 된다.

도 21의 구동회로 73은, 도 20의 구동회로(72)에서 커패시터(29)를 제거한 것이다. 이 변경예는, 부하용량(36)의 용량값이 비교적 작은 경우에 유효하게 된다. 이 변경예에서는, 커패시터(29)를 제거했으므로, 회로의 점유면적이 작게 마감된다.

(실시예 7)

예를 들면 도 4의 구동회로(20)에서, 부하용량(36)을 충방전할 때, 트랜지스터(31, 32, 34, 35)의 각각은 소위 소스 팔로우어 동작을 행한다. 그 때, 출력전위 VO가 입력전위 VI에 가까워짐에 따라 트랜지스터(31, 32, 34, 35)의 각각의 게이트-소스간 전압이 작아지고, 트랜지스터(31, 32, 34, 35)의 전류구동능력이 저하한다. 트랜지스터 32, 34에 대해서는 그것들의 게이트전극 폭을 넓게 함으로써 구동능력의 저하를 막는 것이 가능하게 되지만, 트랜지스터 31, 35의 게이트전극 폭을 넓게 하면 게이트 용량이 증대하여, 구동회로(20)의 동작속도가 저하해 버린다. 이 실시예 7로서는, 이 문제의 해결이 의도된다.

도 22는, 본 발명의 실시예 7에 의한 구동회로 75의 구성을 나타내는 회로도이다. 도 22를 참조하면, 이 구동회로(75)는, 도 19의 구동회로(71)에 커패시터(76, 77)를 추가한 것이다. 커패시터 76의 한쪽 전극은 승압신호 ΦB를 받고, 그 다른쪽 전극은 노드 N22에 접속된다. 커패시터 77의 한쪽 전극은 승압신호 ΦB의 상보신호 ΦB를 받으며, 그 다른쪽 전극은 노드 N27에 접속된다.

도 23은, 도 22에 나타낸 구동회로(75)의 동작을 나타내는 타임차트이다. 도 23에서는, 이해를 용이하게 하기 위해, 노드 N22, N27의 전위 V22, V27 및 출력전위 VO의 천이시간이 실제보다도 길게 표시되어 있다. 시간 t1에서, 입력전위 VI가 「L」레벨 VL에서 「H」레벨 VH로 상승하면, 전위 V22, V27, VO의 각각이 서서히 상승한다. 전술한대로, 전위 V22, V27, VO의 각각은, 전위변화의 주기는 비교적 빠르게 상승하지만, 최종레벨에 가까워짐에 따라 상승 속도가 늦어진다.

시간 t1에서 소정 시간 경과 후 시간 t2에서, 승압신호 ΦB가 「H」레벨로 상승됨과 동시에 신호 ΦB가 「L」레벨로 강하된다. 신호 ΦB가 「H」레벨로 상승하면, 커패시터 76을 통해 용량결합함으로써, 노드 N22의 전위(V22)가 소정전압 △V1만큼 상승한다. 신호 ΦB가 「L」레벨로 강하되면, 커패시터 77을 통해 용량결합함으로써, 노드 N27의 전위 V27이 소정 전위 △V2만큼 저하한다. 이때, 출력노드 N30에 「H」레벨 VH를 출력하는 동작을 행하고 있고, N형 트랜지스터 31의 도통 저항값 쪽이 P형 트랜지스터 35의 도통 저항값보다도 낮게 되어 있으므로, V22에 의 한 레벨상승작용 쪽이 V27에 의한 레벨강하작용보다도 강하게 작용하며, 출력전위 VO는 시간 t2에서 급속히 상승한다(V22를 승압하지 않은 경우는 점선으로 나타내는 바와 같이 됨).

승압된 전위 V22는, 노드 N22로부터 트랜지스터 23, 24를 통해 접지전위 GND의 라인에 전류가 유출하는 것에 의해, VI+│VTP│+VTN까지 저하한다. 또한 강압된 전위 V27은, 제4 전원전압 V4의 라인으로부터 트랜지스터 26, 27을 통해 노드 N27에 전류가 유입함으로써, VI-│VTP│-VTN까지 상승한다.

시간 t3에서, 승압신호 ΦB가 「L」레벨로 강하됨과 동시에 신호 /ΦB가 「H」레벨로 상승된다. 신호 ΦB가 「L」레벨로 강하되면, 커패시터 76를 통해 용량결합함으로써, 노드 N22의 전위 V22가 소정전압 △V1만큼 저하한다. 또한 신호 /ΦB가 「H」레벨로 상승하면, 커패시터 77을 통해 용량결합함으로써, 노드 N27의 전위 V27이 소정전압 △V2만큼 상승한다. V22가 △V1만큼 저하해도 풀업회로(30)에는 출력전위 VO를 저하시킬 능력이 없으며, V27이 △V2만큼 상승해도 풀다운회로(33)에는 출력전위 VO를 상승시킬 능력이 없으므로, 출력전위 VO는 변화하지 않는다.

강압된 전위 V22는, 제3 전원전위 V3의 라인으로부터 P형 트랜지스터 65를 통해 노드 N22에 전류가 유입함으로써, VI+│VTP│+VTN까지 상승한다. 단 저소비 전력화를 위해 P형 트랜지스터 65의 전류구동능력이 작게 설정되어 있으므로, 노드 N22의 전위 V22가 원래의 레벨 VI+│VTP│+VTN으로 상승하는데 필요한 시간은, V22가 그 레벨 VI+│VTP│+VTN으로 저하하는데 필요한 시간보다도 길어진다.

또한 승압된 전위 V27은, 노드 N27로부터 N형 트랜지스터 70을 통해 제5 전 원전위 V5의 라인으로 전류가 유출함으로써, VI-VTN-│VTP│까지 저하한다. 단 저소비 전력화를 위해 N형 트랜지스터의 전류구동능력은 작게 설정되어 있으므로, 노드 N27의 전위 V27이 원래의 레벨 VI-VTN-│VTP│로 저하하는데 필요한 시간은, V22가 그 레벨 VI-VTN-│VTP│으로 상승하는데 필요한 시간보다도 길어진다.

다음에 시간 t4에서, 입력전위 VI가 「H」레벨 VH에서 「L」레벨 VL로 강하되면, 전위 V22, V27, V4의 각각이 서서히 저하한다. 전위 V22, V27, V4의 각각은, 전위변화의 초기는 비교적 빠르게 하강하지만, 최종레벨에 가까워짐에 따라 하강속도가 시간이 늦어진다.

시간 t4에서 소정 시간 경과 후 시간 t5에서, 승압신호 ΦB가 「H」레벨로 상승됨과 동시에 신호 /ΦB가 「L」레벨로 강하된다. 신호 ΦB가 「H」레벨로 상승하면, 커패시터 76을 통해 용량결합함으로써, 노드 N22의 전위 V22가 소정전압 △V1만큼 상승한다. 신호 /ΦB가 「L」레벨로 강하되면, 커패시터 77을 통해 용량결합함으로써, 노드 N27의 전위 V27이 소정 전위 △V2만큼 저하한다. 이때, 출력노드 N30에 「L」레벨 VL을 출력하는 동작을 행하고 있고, P형 트랜지스터 35의 도통 저항값 쪽이 N형 트랜지스터31의 도통 저항값보다도 낮게 되어 있으므로, V27에 의한 레벨하강작용 쪽이 V22에 의한 레벨상승작용보다도 강하게 작용하며, 출력전위 VO는 시간 t5에서 급속히 저하한다(V27을 강압하지 않은 경우는 점선으로 나타낸 바와 같이 됨).

승압된 전위 V22는, 노드 N22로부터 트랜지스터 23, 24를 통해 접지전위 GND의 라인에 전류가 유출함으로써, VI+│VTP│+VTN까지 저하한다. 또한 강압된 전위 V27은, 제4 전원전압 V4의 라인으로부터 트랜지스터 26, 27을 통해 노드 N27에 전류가 유입함으로써, VI-│VTP│-VTN까지 상승한다.

시간 t6에서, 승압신호 ΦB가 「L」레벨로 강하됨과 동시에 신호 /ΦB가 「H」레벨로 상승된다. 신호 ΦB가 「L」레벨로 강하되면, 커패시터 76을 통해 용량결합함으로써, 노드 N22의 전위 V22가 소정전압 △V1만큼 저하한다. 또한 신호 /ΦB가 「H」레벨로 상승하면, 커패시터 77을 통해 용량결합함으로써, 노드 N27의 전위 V27이 소정전압 △V2만큼 상승한다. △V1가 저하해도 풀업회로(30)에는 출력전위 VO를 저하시킬 능력이 없고, △V2가 상승해도 풀다운회로(33)에는 출력전위 VO를 상승시킬 능력이 없으므로, 출력전위 VO는 변화하지 않는다.

강압된 전위 V22는, 제3 전원전위 V3의 라인으로부터 P형 트랜지스터 65를 통해 노드 N22에 전류가 유입함으로써, VI+│VTP│+VTN까지 상승한다. 단, 저소비 전력화를 위해 P형 트랜지스터 65의 전류구동능력은 작게 설정되어 있으므로, 노드 N22의 전위 V22가 원래의 레벨 VI+│VTP│+VTN으로 상승하는데 필요한 시간은, V22가 그 레벨 VI+│VTP│+VTN으로 저하하는데 필요한 시간보다도 길어진다.

또한 승압된 전위 V27은, 노드 N27으로부터 N형 트랜지스터 70을 통해 제5 전원전위 VO의 라인에 전류가 유출함으로써, VI-VTN-│VTP│까지 저하한다. 단, 저소비 전력화를 위해 N형 트랜지스터 70의 전류구동능력은 작게 설정되어 있으므로, 노드 N27의 전위 V27이 원래의 레벨 VI-VTN-│VTP│로 저하하는데 필요한 시간은, V22가 그 레벨 VI-VTN-│VTP│로 상승하는데 필요한 시간보다도 길어진다.

이 실시예 7에서는, 입력전위 VI가 「L」레벨 VL에서 「H」레벨 VH로 상승된 것에 따라 노드 N22의 전위 V22를 원래 도달해야 할 전위 VI+│VTP│+VTN보다도 높은 전위로 승압하므로, 출력전위 VO의 상승 속도를 빠르게 할 수 있다. 또한, 입력전위 VI가 「H」레벨 VH에서 「L」레벨 VL로 강하된 것에 따라 노드 N27의 전위 V27도 원래 도달해야 할 전위 VI-│VTP│-VTN보다도 낮은 전위로 강압하므로, 출력전위 VO의 하강속도를 빠르게 할 수 있다. 따라서, 구동회로(75)의 응답속도의 고속화를 도모할 수 있다.

도 24는, 이 실시예 7의 변경예에 의한 구동회로 78의 구성을 나타내는 회로도이다. 이 구동회로(78)는, 도 22의 구동회로(75)의 트랜지스터(23, 27, 32, 34)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

(실시예 8)

도 25는, 본 발명의 실시예 8에 의한 구동회로 80의 구성을 나타내는 회로도이다. 도 25를 참조하면, 이 구동회로(80)는, 도 19의 구동회로(71)에 P형 트랜지스터(81) 및 N형 트랜지스터(82)를 추가한 것이다. P형 트랜지스터 81은, 제3 전원전위 V3의 라인과 노드 N22와의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP를 받는다. N형 트랜지스터 82는, 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속되며, 그 게이트는 풀업신호 /ΦP의 상보신호 ΦP를 받는다.

신호 ΦP, /ΦP는, 실시예 7에서 나타낸 신호 ΦB, /ΦB와 동일한 타이밍으로 레벨변화된다. 즉, 입력신호 VI가 「L」레벨 VL에서 「H」레벨 VH로 상승되고 나서 소정 시간 경과 후에, 신호(/ΦP, ΦP)가 각각 펄스적으로 「L」레벨 및 「H」레벨이 되어, P형 트랜지스터 81 및 N형 트랜지스터 82가 펄스적으로 도통한다. 이것에 의해, 노드 N22의 전위 V22는, 제3 전원전위 V3을 트랜지스터 81과 트랜지스터 23, 24로 분압한 전위로 승압된 후, 소정값 VI+│VTP│+VTN이 된다. 또한, 노드 N27의 전위 V27은, 제4 전원전위 V4와 제5 전원전위 V5의 사이의 전압 V4-V5를 트랜지스터 26, 27과 트랜지스터 82로 분압한 전위로 강압된 후, 소정값 VI-VTN-│VTP│가 된다. 이때, 실시예 7에서도 기술한 바와 같이, N형 트랜지스터 31에 의한 충전작용 쪽이 P형 트랜지스터 35에 의한 방전작용보다도 강하게 작용하며, 출력전위 VO는 급속히 입력전위 VI와 같게 된다. 입력전위 VI가 「H」레벨 VH에서 「L」레벨 VL로 강하된 경우는, P형 트랜지스터 35에 의한 방전작용 쪽이 N형 트랜지스터 31에 의한 충전작용보다도 강하게 작용하고, 출력전위 VO는 급속히 입력전위 VI와 같게 된다.

이 실시예 8에서도, 실시예 7과 동일한 효과를 얻을 수 있다.

이하, 이 실시예 8의 여러가지의 변경예에 대하여 설명한다. 도 26의 구동회로 83은, 도 25의 구동회로(80)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

도 27의 구동회로 85는, 도 25의 구동회로(80)에 N형 트랜지스터(86) 및 P형 트랜지스터(87)를 추가한 것이다. N형 트랜지스터 86은, P형 트랜지스터의 소스와 접지전위 GND의 라인과의 사이에 접속되고, 그 게이트는 풀업신호 /ΦP를 받는다. P형 트랜지스터 87은, 제4 전원전위 V4의 라인과 N형 트랜지스터 26의 드레인과의 사이에 접속되며, 그 게이트는 풀업신호 /ΦP의 상보신호 ΦP를 받는다. 이 변경예에서는, P형 트랜지스터 81의 도통시에 N형 트랜지스터 86이 비도통이 되므로, 제3 전원전위 V3의 라인으로부터 트랜지스터 81, 23, 24, 86을 통해 접지전위 GND의 라인에 관통전류가 흐르는 것을 방지할 수 있다. 또한, N형 트랜지스터 82의 도통시에 P형 트랜지스터 87이 비도통이 되므로, 제4 전원전위 V4의 라인으로부터 트랜지스터 87, 26, 27, 82를 통해 제5 전원전위 V5의 라인에 관통전류가 흐르는 것을 방지할 수 있다. 따라서, 회로(61, 63)의 소비전류가 작게 마감된다.

도 28의 구동회로 88은, 도 27의 구동회로(85)로부터 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 그 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 출력전위 VO가 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

도 29의 구동회로 90은, 도 25의 구동회로(80)의 P형 트랜지스터(24)의 소스에 접지전위 GND의 대신에 신호 ΦP를 제공함과 동시에 N형 트랜지스터의, 드레인에 제4 전원전위 VO의 대신에 신호 /ΦP를 제공한 것이다. 이 변경예에서는, P형 트랜지스터 81의 도통시에 P형 트랜지스터 24의 드레인을 「H」레벨로 하므로, 트랜지스터 81, 23, 24에 관통전류가 흐르는 것을 방지할 수 있다. 또한, N형 트랜지스터 82의 도통시에 N형 트랜지스터 26의 드레인을 「L」레벨로 하므로, 트랜지스터 26, 27, 82에 관통전류가 흐르는 것을 방지할 수 있다. 따라서, 회로(61, 63)의 소비전류의 감소화를 도모할 수 있다.

도 30의 구동회로 91은, 도 29의 구동회로(90)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

(실시예 9)

도 31은, 본 발명의 실시예 9에 의한 구동회로 95의 구성을 나타내는 회로도이다. 도 31을 참조하면, 이 구동회로(95)가 도 22의 구동회로(75)와 다른 점은, 레벨시프트 회로 61, 63이 각각 레벨시프트 회로 96, 102로 치환되어 있는 점이다.

레벨시프트 회로 96은, 레벨시프트 회로 61에 P형 트랜지스터(97, 98) 및 N형 트랜지스터(99∼101)를 추가한 것이다. P형 트랜지스터 97은, N형 트랜지스터 99, 100 및 P형 트랜지스터 98은 제3 전원전위 V3의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속되고, N형 트랜지스터 101은 제3 전원전위 V3의 라인과 노드 N22와의 사이에 접속된다. P형 트랜지스터 97의 게이트는, P형 트랜지스터 66의 게이트에 접속된다. 따라서, 트랜지스터 97, 99, 100, 98에는, P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. N형 트랜지스터 99, 100의 게이트는, 각각 그것들의 드레인에 접속된다. N형 트랜지스터 99, 100의 각각은 다이오드를 구성한다. P형 트랜지스터 98의 게이트는, 입력전위 VI를 받는다. 트랜지스터 97, 99의 사이의 노드의 전위 V99는, V99=VI+│VTP│+2VTN이 된다. V99는, N형 트 랜지스터 101의 게이트에 제공된다. N형 트랜지스터 101은, 노드 N22을 V99-VTN=VI+│VTP│+VTN으로 충전한다.

레벨시프트 회로 102는, 레벨시프트 회로 63에 N형 트랜지스터(103, 104) 및 P형 트랜지스터(105∼107)를 추가한 것이다. N형 트랜지스터 103, P형 트랜지스터 105, 106 및 N형 트랜지스터 104는, 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 직렬 접속되고, P형 트랜지스터 107은 노드 N27과 제5 전원전위 V5의 라인과의 사이에 접속된다. N형 트랜지스터 103의 게이트는, 입력전위 VI를 받는다. P형 트랜지스터 105, 106의 게이트는, 각각 그것들의 드레인에 접속된다. P형 트랜지스터 105, 106의 각각은, 다이오드를 구성한다. N형 트랜지스터 104의 게이트는, N형 트랜지스터 69의 게이트에 접속된다. N형 트랜지스터 104에는, N형 트랜지스터 69에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. MOS 트랜지스터 106과 104의 사이의 노드의 전위 V106은, V106=VI-VTN-2│VTP│가 된다. V106은, P형 트랜지스터 107의 게이트에 제공된다. P형 트랜지스터 107은, 노드 N27을 V106-│VTP│=VI-VTN-│VTP│로 방전한다. 다른 구성 및 동작은, 도 22의 구동회로(75)와 동일하므로, 그 설명은 반복하지 않는다.

도 32는, 도 31에 나타낸 구동회로(95)의 동작을 나타내는 타임차트로서, 도 23과 대비되는 도면이다. 도 32를 참조하면, 이 구동회로(95)에서는, 트랜지스터(97∼101)에 의해 노드 N22을 VI+│VTP│+VTN으로 충전하므로, 노드 N22의 전위 V22가 소정값 VI+│VTP│+VTN보다도 저하했을 때(시간 t3, t6), 노드 N22의 전위 V22를 급속히 소정값 VI+│VTP│+VTN으로 되돌릴 수 있다. 또한, 트랜지스 터(103∼107)에 의해 노드 N27을 VI-VTN-│VTP│로 방전하므로, 노드 N27의 전위 V27이 소정값 VI-VTN-│VTP│보다도 상승했을 때(시간 t3, t6), 노드 N27의 전위 V27을 급속히 소정값 VI-VTN-│VTP│로 되돌릴 수 있다. 따라서, 회로의 응답속도의 고속화를 도모할 수 있다.

도 33은, 이 실시예 9의 변경예를 나타내는 회로도이다. 이 구동회로 108은, 도 31의 구동회로(95)에서 N형 트랜지스터(23, 34, 100) 및 P형 트랜지스터(27, 32, 105)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34, 100, 105)를 제거했으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

(실시예 10)

도 34는, 본 발명의 실시예 10에 의한 구동회로 110의 구성을 나타내는 회로도이다. 도 34에서, 이 구동회로(110)가 도 31의 구동회로(95)와 다른 점은, 레벨시프트 회로 96, 102가 레벨시프트 회로 111, 112로 치환되어 있는 점이다.

레벨시프트 회로 111은, 레벨시프트 회로 96에서 P형 트랜지스터 97, 98 및 N형 트랜지스터 100을 제거하여, N형 트랜지스터 99를 P형 트랜지스터 65의 소스와 노드 N22와의 사이에 접속한 것이다. N형 트랜지스터99의 게이트는, N형 트랜지스터99의 드레인 및 N형 트랜지스터 101의 게이트에 접속된다. N형 트랜지스터 99, 101의 게이트의 전위 V99는, V99=VI+│VTP│+2VTN이 된다. N형 트랜지스터 101은, 노드 N22를 V99-VTN=VO+│VTP│+VTN으로 충전한다.

레벨시프트 회로 112는, 레벨시프트 회로 102에서 N형 트랜지스터(103, 104) 및 P형 트랜지스터(105)를 제거하여, P형 트랜지스터 106을 노드 N27과 N형 트랜지스터 70의 드레인과의 사이에 접속한 것이다. P형 트랜지스터 106의 게이트는, 그 드레인 및 P형 트랜지스터 107의 게이트에 접속된다. P형 트랜지스터 106, 107의 게이트의 전위 V106은, V106=VI-VTN-2│VTP│가 된다. P형 트랜지스터 107은, 노드 N27을 V106+│VTP│=VI-VTN-│VTP│로 방전한다. 다른 구성 및 동작은, 도 31의 구동회로(95)와 동일하므로, 그 설명은 반복하지 않는다.

이 실시예 10에서는, 실시예 9와 동일한 효과를 얻을 수 있는 것 외, 제3 전원전위 V3의 라인으로부터 트랜지스터 97, 99, 100, 98을 통해 접지전위 GND의 라인에 흐르는 전류 및 제4 전원전위 VO의 라인으로부터 트랜지스터 103, 105, 106, 104를 통해 제5 전원전위 V5의 라인에 흐르는 전류를 삭감할 수 있으므로, 소비전류가 작게 마감된다. 또한, 트랜지스터 97, 98, 100, 103∼105를 제거했으므로, 회로의 점유면적이 작게 마감된다.

도 35는, 이 실시예 10의 변경예를 나타내는 회로도이다. 이 구동회로 113은, 도 34의 구동회로(110)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 출력전위 VO는 VO=VI+│VTP│-VTN이 되지만, 회로의 점유면적이 작게 마감된다.

(실시예 11)

도 36은, 본 발명의 실시예 11에 의한 반도체 집적회로장치의 주요부를 나타내는 회로 블록도이다. 도 36에서, 이 반도체 집적회로장치는, j개(단, j는 2 이상의 정수힘)의 구동회로(115.1∼115.j)를 구비한다.

구동회로 115.1은, 도 37에 나타내는 바와 같이, 도 18의 구동회로(60)의 레벨시프트 회로 61, 63을 각각 레벨시프트 회로 116, 117로 치환한 것이다. 레벨시프트 회로 116은 레벨시프트 회로 61에서 P형 트랜지스터(66) 및 저항소자(67)를 제거한 것이고, 레벨시프트 회로 117은 레벨시프트 회로 63에서 저항소자(68) 및 N형 트랜지스터(69)를 제거한 것이다. 트랜지스터 65, 70의 게이트는, 각각 바이어스전위(VBP, VBN)를 받는다. 다른 구동회로 115.2∼115.j의 각각도 구동회로 115.1과 동일한 구성이다.

도 36에 되돌아가, 이 반도체 집적회로장치에서는, 바이어스전위 VBP를 생성하기 위한 P형 트랜지스터(66) 및 저항소자(67)와 바이어스전위 VBN을 생성하기 위한 저항소자(68) 및 N형 트랜지스터(69)가 구동회로(115.1∼115.j)에 공통으로 설치된다.

P형 트랜지스터 66 및 저항소자 67은 제3 전원전위 V3의 라인과 접지전위 GND의 라인과의 사이에 직렬 접속되고, P형 트랜지스터 66의 게이트는 그 드레인(노드 N66)에 접속된다. 노드 N66에는, 바이어스전위 VBP가 나타난다. 노드 N66과 접지전위 GND의 라인과의 사이에는, 바이어스전위 VBP를 안정화시키기 위한 커패시터 118이 접속된다. 구동회로(115.1∼115.j)의 각각의 P형 트랜지스터 65에는, P형 트랜지스터 66에 흐르는 정전류에 따른 값의 정전류가 흐른다.

저항소자 68 및 N형 트랜지스터 69는 제4 전원전위 V4의 라인과 제5 전원전위 V5의 라인과의 사이에 접속되고, N형 트랜지스터 69의 게이트는 그 드레인(노드 N68)에 접속된다. 노드 N68에는, 바이어스전위 VBN이 나타난다. 노드 N68과 접지전위 GND의 라인과의 사이에는, 바이어스전위 VBN을 안정화시키기 위한 커패시터 119가 접속된다. 구동회로(115.1∼115.j)의 각각의 N형 트랜지스터 70은, N형 트랜지스터 69에 흐르는 정전류에 따른 값의 정전류가 흐른다.

이 실시예 11에서는, 실시예 6과 동일한 효과를 얻을 수 있는 것 외, 바이어스전위(VBP, VBN)를 생성하기 위한 회로를 구동회로(115.1∼115.j)에 공통으로 설치했으므로, 구동회로(115.1∼115.j) 하나당의 점유면적이 작게 마감된다.

(실시예 12)

도 38은, 본 발명의 실시예 12에 의한 오프셋 보상기능부가 구동회로 120의 구성을 나타내는 회로 블록도이다. 도 38에서, 이 오프셋 보상기능부가 구동회로(120)는, 구동회로(121), 커패시터(122) 및 스위치(S1∼S4)를 포함한다. 구동회로 121은, 실시예 1∼11에서 나타낸 구동회로 중 어느 하나의 구동회로이다. 커패시터(122) 및 스위치(S1∼S4)는, 구동회로(121)의 트랜지스터의 임계치 전압의 변동 등에 의해 구동회로(121)의 입력전위와 출력전위의 사이에 전위차 즉 오프셋 전압 VOF가 생긴 경우에, 이 오프셋 전압 VOF를 보상하기 위한 오프셋 보상회로를 구성한다.

즉, 스위치 S1은 입력노드 N120과 구동회로 121의 입력노드 N20과의 사이에 접속되고, 스위치 S4는 출력노드 N121과 구동회로 121의 출력노드 N30와의 사이에 접속된다. 커패시터 122 및 스위치 S2는, 구동회로 121의 입력노드 N20과 출력노드 N30과의 사이에 직렬 접속된다. 스위치 S3은, 입력노드 N120과 커패시터 122 및 스위치 S2 사이의 노드 N122과의 사이에 접속된다. 스위치(S1∼S4)의 각각은, P형 트랜지스터이어도 되며, N형 트랜지스터라도 좋고, P형 트랜지스터 및 N형 트랜지스터를 병렬 접속한 것이어도 된다. 스위치(S1∼S4)의 각각은, 제어신호(도시하지 않음)에 의해 온/오프제어된다.

지금 구동회로 121의 출력전위가 입력전위보다도 오프셋 전압 VOF만큼 낮은 경우에 대하여 설명한다. 도 39에 나타내는 바와 같이, 초기 상태에서는, 모든 스위치(S1∼S4)는 오프상태로 되어 있다. 어떤 시간 t1에서 스위치 S1, S2가 온상태로 되면, 구동회로 121의 입력노드 N20의 전위 V20은 V20=VI가 되어, 구동회로 121의 출력전위 V30 및 노드 N122의 전위 V122는 V30=V122=VI-VOF가 되고, 커패시터 122는 오프셋 전압 VOF로 충전된다.

다음에 시간 t2에서 스위치 S1, S2가 오프상태로 되면, 오프셋 전압 VOF는 커패시터 122로 유지된다. 이어서 시간 t3에서 스위치 S3이 온상태로 되면, 노드 N122의 전위 V122는 V122=VI가 되고, 구동회로 121의 입력전위 V20은 V20=VI+VOF가 된다. 이 결과, 구동회로 121의 출력전위 V30은 V30=V20-VOF=VI가 되어, 구동회로 121의 오프셋 전압 VOF는 취소된 것으로 된다. 다음에 시간 t4에서 스위치 S4가 온상태로 되면, 출력전위 VO가 VO=VI로 되어 부하에 공급된다.

이 실시예 12에서는, 구동회로 121의 오프셋 전압 VOF를 취소할 수 있고, 출 력전위 VO와 입력전위 VI를 일치시킬 수 있다.

또한, 스위치 S4는 반드시 필요하지 않다. 단 스위치 S4를 설치하지 않으면, 부하용량 36의 용량값이 큰 경우는 시간 t1에서 스위치 S1, S2를 온상태로 하고 나서, 커패시터 122의 단자간 전압 VOF가 안정되기까지의 시간이 길어진다.

(실시예 13)

도 40은, 본 발명의 실시예 13에 의한 오프셋 보상기능부가 구동회로 125의 구성을 나타내는 회로 블록도이다. 도 40에서, 이 오프셋 보상기능부가 구동회로(125)는, 도 17의 구동회로(60)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1a∼S4a, S1b∼S4b)를 추가한 것이다.

스위치 S1a, S1b는, 각각 입력노드 N120과 트랜지스터 24, 26의 게이트(노드 N20a, N20b)와의 사이에 접속된다. 스위치 S4a, S4b는, 각각 출력노드 N121과 트랜지스터 32, 34의 드레인(노드 N30a, N30b)과의 사이에 접속된다. 커패시터 122a 및 스위치 S2a는, 노드 N20a와 N30a의 사이에 직렬 접속된다. 커패시터 122b 및 스위치 S2b는, 노드 N20b와 N30b의 사이에 직렬 접속된다. 스위치 S3a는, 입력노드 N120과 커패시터 122a 및 스위치 S2a 사이의 노드 N122a와의 사이에 접속된다. 스위치 3b는, 입력노드 N120과 커패시터 122b 및 스위치 S2b 사이의 노드 N122b와의 사이에 접속된다. 커패시터 126a, 126b의 한쪽 전극은 각각노드 N30a, N30b에 접속되고, 그것들의 다른쪽 전극은 각각 리셋신호 /ΦR 및 그 상보신호 ΦR을 받는다.

도 41은, 도 40에 나타낸 오프셋 보상기능부가 구동회로(125)의 동작을 나타 내는 타임차트이다. 정전류원(62) 및 트랜지스터(23, 24, 31, 32)로 이루어지는 충전회로와, 정전류원(64) 및 트랜지스터(26, 27, 34, 35)로 이루어지는 방전회로와는, 충전과 방전의 차이는 있지만 동일한 동작을 하므로, 도 41에서는 충전회로의 동작에 대해서만 설명한다. 지금, N형 트랜지스터 31의 임계치 전압 VTN이 N형 트랜지스터의 임계치 전압 VTN보다도 VOFa만큼 크기 때문에 충전회로측에 오프셋 전압 VOFa가 있어, 방전회로측에 오프셋 전압 VOFb는 없는 것으로 한다.

초기 상태에서는, 스위치 S1a∼S3a가 오프상태로 됨과 동시에 스위치 S4a가 온상태가 되고, 노드 N20a, N122a, N30a, N121에는 전회의 전위 VI'가 유지되어 있다. 시간 t1에서 스위치 S1a, S2a가 온상태로 되면, 노드 N20a, N122a, N30a, N121의 전위 V720a, V122a, V30a, VO는 모두 입력전위 VI와 같은 전위가 된다. 또한, 노드 N22의 전위 V22는, V22=VI+│VTP│+VTN이 된다. N형 트랜지스터 31의 임계치 전압 VTN'이 N형 트랜지스터 23의 임계치 전압 VTN보다도 VOFa만큼 높은데도 상관없이 V20a, V122a, V30a, VO가 모두 VI와 같은 전위가 되는 것은, 출력노드 N121은 방전회로에 의해 입력전위 VI까지 방전되지만, 그것 이하로는 방전되지 않기 때문이다.

다음에, 시간 t2에서 스위치 S4a가 오프상태로 되어, 충전회로의 출력노드 N30a와 방전회로의 출력노드 N30b가 전기적으로 절연된다. 이어서 시간 t3에서 리셋신호 /ΦR이 「H」레벨에서 「L」레벨로 강하되면, 커패시터 126a를 통해 용량결합함으로써, 노드 N30a, N122a의 전위 V30a, V122a가 소정전압만큼 강압된다. 이것에 의해, 트랜지스터 31, 32가 도통하여 노드 N30a, N122a의 전위 V30a, V122a가 VI-VOFa까지 상승하여, 커패시터 122a가VOFa로 충전된다.

노드 N30a, N122a의 전위 V30a, V122a가 안정된 후, 시간 t4에서 스위치 S1a, S2a가 오프상태로 되고, 또한 시간 t5에서 스위치 S3a가 온상태로 되면, 입력전위 VI에 오프셋 전압 VOFa을 가산한 전위 VI+VOFa가 노드 N20a에 제공된다. 이것에 의해, 노드 N22의 전위 V22는 V22=VI+│VTP│+VTN+VOFa로 되며, 노드 N30a, N122a의 전위 V30a, V122a는 입력전위 VI와 동일한 레벨이 된다.

충전회로의 출력전위 V30a는 시간 t1에서 V30a=VI가 되지만, 시간 t1∼t2의 기간은 배선용량 등에 의해 유지된 전위에 지나지 않고, 부극성의 노이즈가 있었던 경우는 V30a는 VI-VOF까지 저하해 버린다. 이것에 대하여 시간 t5 이후는, 부극성의 노이즈가 있어도 트랜지스터 31, 32에 의해 충전되므로, V30a는 VI로 유지된다.

다음에 시간 t6에서 스위치 S3a가 오프상태로 되고, 또한 시간 t7에서 스위치 S4a가 온상태로 되면, 부하용량(36)이 구동회로에 의해 구동된다. 시간 t8에서 리셋신호 /ΦR이 「H」레벨로 상승되면, 초기 상태로 되돌아간다. 이 시간 t8에서는, 출력 임피던스가 충분히 낮게 되어 있으므로, 리셋신호 /ΦR이 「H」레벨로 상승되어도 출력전위 VO는 거의 변화하지 않는다. 방전회로측에서도 동일한 동작이 행해져, 출력전위 VO는 VI로 유지된다.

도 42는, 도 40에 나타낸 오프셋 보상기능부가 구동회로(125)의 동작을 나타내는 다른 타임차트이다. 정전류원(62) 및 트랜지스터(23, 24, 31, 32)로 이루어지는 충전회로와, 정전류원(64) 및 트랜지스터(26, 27, 34, 35)로 이루어지는 방전회로와는, 충전과 방전의 차이는 있지만 동일한 동작을 하므로, 도 42에서는 방전회 로의 동작에 대해서만 설명한다. 지금, P형 트랜지스터 35의 임계치 전압의 절대치 │VTP'│가 P형 트랜지스터 27의 임계치 전압의 절대치 │VTP│보다도 VOFb만큼 크기 때문로 방전회로측에 오프셋 전압 VOFb가 있고, 충전회로측에는 오프셋 전압 VOFa는 없는 것으로 한다.

초기 상태에서는, 스위치 S1b∼S3b가 오프상태로 됨과 동시에 스위치 S4b가 온상태로 되고, 노드(N20b, N122b, N30b, N121)에는 전회의 전위 VI'가 유지되어 있다. 시간 t1에서 스위치 S1b, S2b가 온상태로 되면, 노드(N20b, N122b, N30b, N121)의 전위(V20b, V122b, V30b, VO)는 모두 입력전위 VI와 동일한 전위가 된다. 또한, 노드 N27의 전위 V27은, V27=VI-│VTP│-VTN이 된다. P형 트랜지스터 35의 임계치 전압의 절대치 │VTP'│가 P형 트랜지스터 27의 임계치 전압의 절대치 │VTP│보다도 VOFb만큼 높은 데도 상관없이 V20b, V122b, V30b, VO는 모두 VI와 같은 전위가 되는 것은, 출력노드 N121이 충전회로에 의해 입력전위 VI까지 충전되지만, 그 이상으로는 충전되지 않기 때문이다.

다음에, 시간 t2에서 스위치 S4b가 오프상태가 되어, 충전회로의 출력노드 N30a와 방전회로의 출력노드 N30b가 전기적으로 절연된다. 이어서 시간 t3에서 신호 ΦR이 「L」레벨에서 「H」레벨로 상승하면, 커패시터 126b를 통해 용량결합함으로써, 노드 N30b, N122b의, 전위 V30b, V122b가 소정전압만큼 승압된다. 이것에 의해, 트랜지스터 34, 35가 도통하여 노드 N30b, N122b의 전위 V30b, V122b가 VI+VOFb까지 저하하고, 커패시터 122b가 VOFb로 충전된다.

노드 N30b, N122b의 전위 V30b, V122b가 안정된 후, 시간 t4에서 스위치 S1b, S2b가 오프상태로 되고, 또한 시간 t5에서 스위치 S3b가 온상태로 되면, 입력전위 VI로부터 오프셋 전압 VOFb를 감산한 전위 VI-VOF가 노드 N20b에 제공된다. 이것에 의해, 노드 N27의 전위 V27이 V27=VI-VTN-│VTP│-VOFb가 되고, 노드 N30b, V122b의 전위 V30b, V122b는 입력전위 VI와 동일한 레벨이 된다.

방전회로의 출력전위 V30b는 시간 t1에서 V30b=VI가 되지만, 시간 t1∼t2의 기간은 배선용량 등에 의해 유지된 전위에 지나지 않고, 정(+)극성의 노이즈가 있었던 경우는 V30b는 VI+VOFb까지 상승해 버린다. 이것에 대하여 시간 t5 이후는, 정(+)극성의 노이즈가 있어도 트랜지스터 34, 35에 의해 방전되므로, V30b는 VI로 유지된다.

다음에 시간 t6에서 스위치 S3b가 오프상태로 되고, 또한 시간 t7에서 스위치 S4b가 온상태로 되면, 부하용량(36)이 구동회로에 의해 구동된다. 시간 t8에서 신호 ΦR이 「L」레벨로 강하되면, 초기 상태로 되돌아간다. 이 시간 t8으로서는, 출력임피던스가 낮게 되어 있으므로, 신호 ΦR이 「L」레벨로 상승되어도 출력전위 V는 거의 변화하지 않는다. 방전회로측에서도 동일한 동작이 행해져, 출력전위 VO는 VI로 유지된다.

이하, 이 실시예 13의 여러가지의 변경예에 대하여 설명한다. 도 43의 오프셋 보상기능부가 구동회로 127은, 도 40의 오프셋 보상기능부가 구동회로(125)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 마감된다.

도 44의 오프셋 보상기능부가 구동회로 130은, 도 40의 오프셋 보상기능부가 구동회로(125)의 커패시터(126a, 126b)를 각각 N형 트랜지스터(131a) 및 P형 트랜지스터(131b)로 치환한 것이다. N형 트랜지스터 131a는, 제8 전원전위 V8의 라인과 노드 N30a와의 사이에 접속되고, 그 게이트는 리셋신호 ΦR'을 받는다. P형 트랜지스터 131b는, 노드 N30b와 제9 전원전위 V9의 라인과의 사이에 접속되며, 그 게이트는 리셋신호 ΦR'의 상보신호 /ΦR'를 받는다.

통상시에는 신호(ΦR', /ΦR')가 각각 「L」레벨 및 「H」레벨로 되어 있고, N형 트랜지스터 131a 및 P형 트랜지스터 131b는 모두 비도통으로 되어 있다. 도 41 및 도 42의 시간 t3에서, 신호 ΦR'가 소정 시간만큼 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦR'가 소정 시간만큼 펄스적으로 「L」레벨로 된다. 이것에 의해, N형 트랜지스터 131a가 펄스적으로 도통하여 노드 N30a의 전위 V30a가 제8 전원전위 V8로 저하됨과 동시에, P형 트랜지스터 131b가 펄스적으로 도통하여 노드 N30b의 전위 V30b가 제9 전원전위 V9로 상승된다. 이 후, 도 41로 설명한 경우에는 노드 N30a가 VI-VOF로 충전되고, 도 42로 설명한 경우에는 노드 N30b가 VO+VOF로 방전된다. 이 변경예에서는, 도 41 및 도 42의 시간 t8에서도, 출력전위 VO에 노이즈가 발생하지는 않는다. 또한, 신호(ΦR', /ΦR')의 펄스폭은 필요 최소한의 값으로 설정된다.

도 45의 오프셋 보상기능부가 구동회로 132는, 도 25의 구동회로(80)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1a∼S4a, S1b∼S4b)로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 41 및 도 42의 시간 t1∼t2의 기간에서 신호 /ΦP는 펄스적으로 「L」레벨로 됨과 동시에 신호 ΦP가 펄스적으로 「H」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속히 도달하므로, 동작속도의 고속화를 도모할 수 있다.

도 46의 오프셋 보상기능부가 구동회로 133은, 도 45의 오프셋 보상기능부가 구동회로(132)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 마감된다.

도 47의 오프셋 보상기능부가 구동회로 135는, 도 27의 오프셋 보상기능부가 구동회로(85)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1a∼S4a, S1b∼S4b)로 이루어지는 오프셋 보상회로를 부가한 것이다. 이 변경예에서는, 신호(/ΦP, ΦP)가 각각 「L」레벨 및 「H」레벨로 되어 트랜지스터 81, 82가 도통했을 때에, 동시에 트랜지스터 86, 87이 비도통이 되므로, 관통전류가 흐르는 것을 방지할 수 있고, 소비전류가 작게 마감된다.

도 48의 오프셋 보상기능부가 구동회로 136은, 도 47의 오프셋 보상기능부가 구동회로(135)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적을 작게 하여 마감한다.

도 49의 오프셋 보상기능부가 구동회로 140은, 도 29의 구동회로(90)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1∼S4a, S1b∼S4b)로 이루어지는 오프셋 보상회로를 부가한 것이다. 이 변경예에서는, 신호 /ΦP가 「L」레벨로 되어 P형 트랜지스터 81이 도통했을 때에, P형 트랜지스터 24의 드레인이「H」레벨로 되고, 신호 ΦP가 「H」레벨로 되어 N형 트랜지스터 82가 도통했을 때에 N형 트랜지스터 26의 드레인이「L」레벨로 되므로, 관통전류가 흐르는 것을 방지할 수 있고, 소비 전력이 작게 마감된다.

도 50의 오프셋 보상기능부가 구동회로 141은, 도 49의 오프셋 보상기능부가 구동회로(140)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 마감된다.

도 51의 오프셋 보상기능부가 구동회로 145는, 도 31의 오프셋 보상기능부가 구동회로(95)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1a∼S4a, S1b∼S4b)로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 41 및 도 42의 시간 t1∼t2의 기간에서 신호 ΦB가 펄스적으로 「H」레벨로 됨과 동시에 신호 ΦB가 펄스적으로 「L」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속히 도달하므로, 동작속도의 고속화를 도모할 수 있다.

도 52의 오프셋 보상기능부가 구동회로 146은, 도 51의 오프셋 보상기능부가 구동회로(145)에서 N형 트랜지스터(23, 34, 100) 및 P형 트랜지스터(27, 32, 105)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 마감된다.

도 53의 오프셋 보상기능부가 구동회로 150은, 도 34의 구동회로(110)에 커패시터(122a, 122b, 126a, 126b) 및 스위치(S1∼S4a, S1b∼S4b)로 이루어지는 오프셋 보상회로를 부가한 것이다. 도 41 및 도 42의 시간 t1∼t2의 기간에서 신호 ΦB가 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦB가 펄스적으로 「L」레벨로 된다. 이 변경예에서는, 노드 N22, N27의 전위 V22, V27이 소정값에 신속히 도달하므로, 동작속도의 고속화를 도모할 수 있다.

도 54의 오프셋 보상기능부가 구동회로 151은, 도 53의 오프셋 보상기능부가 구동회로(150)에서 N형 트랜지스터(23, 34) 및 P형 트랜지스터(27, 32)를 제거한 것이다. 이 변경예에서는, 회로의 점유면적이 작게 마감된다.

(실시예 14)

도 55는, 본 발명의 실시예 14에 의한 오프셋 보상기능부가 구동회로 155의 구성을 나타내는 회로도이다. 도 55에서, 이 오프셋 보상기능부가 구동회로(155)가 도 51의 오프셋 보상기능부가 구동회로(145)와 다른 점은, 스위치 S5 및 커패시터 156이 추가되어 있는 점과, 승압신호 ΦB, /ΦB가 각각 승압신호 ΦB1, /ΦB1로 치환되어 있는 점이다.

스위치 S5는, 스위치 S4a, S4b 사이의 노드와 출력노드 N121과의 사이에 접속된다. 커패시터 156은, 스위치 S4a, S4b 사이의 노드와 접지전위 GND의 라인과의 사이에 접속된다. 커패시터 156의 용량값은, 부하용량(36)의 용량값보다도 작게 설정되어 있다.

도 56은, 도 55에 나타낸 오프셋 보상기능부가 구동회로(155)의 동작을 나타내는 타임차트로서, 도 41과 대비되는 도면이다. 여기서도 충전회로측의 동작만에 대하여 설명한다. 도 56을 참조하면, 시간 t9까지는 스위치 S5가 오프상태로 되어 있고, 부하용량(36)이 전기적으로 절연되어 있으므로, 예를 들면 시간 t1∼t2에서 전위 V22, V30a, V122a가 신속히 입력전위 VI에 도달한다.

시간 t9에서 스위치 S5가 온상태로 되면, 출력노드 N121에 접속된 데이터선의 전위 VO에 따라 스위치 S4a, S4b 사이의 전위 V156이 변화된다. 도 56에서는, 데이터선의 전위 VO가 V156보다도 낮았던 경우가 나타나 있고, 시간 t9에서 전위 V156이 저하한 후, 트랜지스터 31, 32에 의해 전류가 공급되어 전위 V156이 서서히 상승한다. 이어서 시간 t10에서 신호 ΦB1이 「L」레벨에서 「H」레벨로 상승되어 노드 N22의 전위 V22가 펄스적으로 상승하고, N형 트랜지스터 31을 흐르는 전류가 증가하여 전위 V156=VO가 급속히 입력전위 VI에 도달한다.

도 57은, 도 55에 나타낸 오프셋 보상기능부가 구동회로(155)의 동작을 나타내는 다른 타임차트로서, 도 42와 대비되는 도면이다. 여기서도, 방전회로측의 동작에 대해서만 설명한다. 도 57을 참조하면, 시간 t9까지는 스위치S5가 오프상태로 되어 있고, 부하용량(36)이 전기적으로 절연되어 있으므로, 예를 들면 시간 t1∼t2에서 전위 V27, V30b, V122b가 신속히 입력전위 VI에 도달한다.

시간 t9에서 스위치 S5가 온상태로 되면, 출력노드 N121에 접속된 데이터선의 전위 VO에 따라 스위치 S4a, S4b 사이의 전위 V156이 변화된다. 도 57에서는, 데이터선의 전위 VO가 V156보다도 높았던 경우가 나타나 있고, 시간 t9에서 전위 V156이 상승한 후, 트랜지스터 34, 35에 의해 전류가 배출되어 전위 V156이 서서히 저하한다.

이어서 시간 t10에서 신호 /ΦB1이 「H」레벨에서「L」레벨로 강하되어 노드 N27의 전위 V27이 펄스적으로 저하하고, P형 트랜지스터 35에 흐르는 전류가 증가하여 전위 V156=VO는 급속히 입력전위 VI에 도달한다.

이 실시예 14에서는, 부하용량(36)의 용량값이 큰 경우에도, 빠른 동작속도를 얻을 수 있다.

(실시예 15)

도 58은, 본 발명의 실시예 15에 의한 오프셋 보상기능부가 구동회로 157의 구성을 나타내는 회로도이다. 도 58을 참조하면, 이 오프셋 보상기능부가 구동회로(157)가 도 55의 오프셋 보상기능부가 구동회로(155)와 다른 점은, 커패시터 156이 제거되어 있는 점과, 스위치 S5의 온/오프의 타이밍 및 신호 ΦB1, /ΦB1의 레벨변화의 타이밍이다.

도 59는, 도 58에 나타낸 오프셋 보상기능부가 구동회로(157)의 동작을 나타내는 타임차트이다. 여기서는, N형 트랜지스터 31의 임계치 전압 VTN'이 N형 트랜지스터 23의 임계치 전압 VTN보다도 VOF만 큰 것으로 한다. 초기 상태에서는, 스위치 S1a∼S3a, S1b∼S3b는 오프상태로 됨과 동시에 스위치 S4a, S4b, S5가 온상태로 되고, 노드 N30a, N30b, N20a의 전위 V30a, V30b, V20a는 모두 전회의 입력전위(도면에서는 VH)로 되어 있다.

시간 t1에서 스위치 S5가 오프상태로 되어 스위치 S30a, S30b의 사이의 노드와 부하용량(36)이 전기적으로 절연된다. 시간 t2에서 스위치 S1a, S1b, S2a, S2b가 온상태로 됨과 동시에, 입력전위 VI가 이번의 전위(도면에서는 VL)로 설정된다. 이와 같이, 노드 N30a, N30b, N20b의 전위 V30a, V30b, V20b는 함께 VI=VL이 된다. N형 트랜지스터 31의 임계치 전압 VTN'이 다른 N형 트랜지스터의 임계치 전압 VTN보다도 VOF만큼 높은데도 상관없이 V30a, V30b가 VI=VL이 되는 것은, 방전회로가 노드 N30a, N30b를 VI=VL까지 방전하지만, 그것 이하로는 방전하지 않기 때문이다.

시간 t3에서 스위치 S4a, S4b가 오프상태로 되어, 충전회로와 방전회로는 전기적으로 절연된다. 시간 t4에서 리셋신호 /ΦR이 「H」레벨에서「L」레벨로 강하됨과 동시에 신호 ΦR이 「L」레벨에서 「H」레벨로 상승된다. 이것에 의해, 노드 N30a의 전위 V30a가 VL로부터 펄스적으로 강압된 후 VL-VOF가 됨과 동시에, 노드 N30b의 전위 V30b가 VL에서 펄스적으로 승압된 후 VL이 된다.

시간 t5에서 스위치 S1a, S1b, S2a, S2b가 오프상태로 되고, 이어서 시간 t6에서 스위치 S3a, S3b가 온상태로 되면, 노드 N20a의 전위 V20a가 VL+VOF가 되어, 오프셋 전압 VOF가 취소되어 노드 N30a의 전위 V30a는 VI=VL이 된다.

시간 t7에서 스위치 S3a, S3b가 오프상태로 되고, 이어서 시간 t8에서 스위치 S4a, S4b, S5가 온상태로 되면, 부하용량(36)이 전회의 전위인 VH로 충전되어 있으므로, 노드 N30a, N30b의 전위 V30a, V30b는 일단 상승한 후, 서서히 저하한다. 시간 t9에서, 신호 ΦB1이 「L」레벨에서 「H」레벨로 상승됨과 동시에, 신호 /ΦB1이 「H」레벨에서 「L」레벨로 강하된다.

이와 같이, 커패시터 76을 통해 노드 N22의 전위 V22가 승압됨과 동시에, 커패시터 77을 통해 노드 N27의 전위 V27이 강압된다. 이때, 출력노드 N121에 「L」레벨 VL을 출력하는 동작을 행하고 있고, P형 트랜지스터 35의 도통 저항값은 N형 트랜지스터 31의 도통 저항값보다도 낮게 되어 있으므로, V27에 의한 레벨강하작용쪽이 V22에 의한 레벨상승작용보다도 강하게 작용하며, 노드 N30a, N30b, N121의 전위 V30a, V30b, VO는 급속히 저하하여 VL에 도달한다.

이 실시예 15에서는, 동작속도의 고속화를 도모할 수 있다.

(실시예 16)

도 60은, 본 발명의 실시예 16에 의한 칼라액정 표시장치의 주요부를 나타내는 회로도이다. 도 60에서, 이 칼라액정 표시장치에서는, 각 데이터선(6)에 계조전위를 제공하기 전에 각 데이터선(6)의 전위를 프리차지전위 VPC로 하기 위한 이퀄라이저+프리차지회로(158)가 설치된다.

이퀄라이저+프리차지회로(158)는, 각 데이터선(6)에 대응하여 설치된 스위치 S6과, 각 인접하는 2개의 데이터선(6)에 대응하여 설치된 스위치 S7를 포함한다. 스위치 S6의 한쪽 단자는 프리차지전위 VPC를 받고, 그 다른쪽 단자는 대응의 데이터선(6)에 접속된다. 스위치 S6은, 프리차지신호 VPC가 활성화 레벨의 「H」레벨로 된 것에 따라 온상태로 된다. 스위치 S6이 온상태로 되면, 각 데이터선(6)은 프리차지전위 VPC로 된다. 스위치 S7은, 2개의 데이터선(6) 사이에 접속되고, 이퀄라이즈신호 ΦEQ가 활성화 레벨의 「H」레벨로 된 것에 따라 온상태로 된다. 스위치 S7이 온상태로 되면, 전체 데이터선(6)의 전위가 평균화된다. 스위치 S6, S7가 오프상태로 된 후, 각 데이터선(6)에 계조전위가 제공된다.

여기서는, 프리차지전위 VCP를 0V로 한다. 계조전위는 OV∼5V이므로(도 3 참조), 구동회로는 데이터선(6)의 충전을 행하면 되며, 방전을 행할 필요는 없다. 그래서, 이 칼라액정 표시장치에서는, 푸시형의 구동회로가 사용된다.

도 61은, 그 푸시형 구동회로 160의 구성을 나타내는 회로도이다. 도 61에서, 이 푸시형 구동회로(160)는, 레벨시프트 회로(61), 풀업회로(30) 및 정전류원(161)을 구비한다. 레벨시프트 회로(61) 및 풀업회로(30)는, 도 17에서 나타낸 것과 동일하다.

즉, 레벨시프트 회로 61은, 제3 전원전위 V3(15V)의 노드와 접지전위 GND의 노드와의 사이에 직렬 접속된 정전류원(62), N형 트랜지스터(23) 및 P형 트랜지스터(24)를 포함한다. 정전류원 62는, 도 62에 나타내는 바와 같이, P형 트랜지스터(65, 66) 및 저항소자(67)를 포함한다. P형 트랜지스터 65는 제3 전원전위 V3의 노드와 N형 트랜지스터 23의 드레인(노드 N22)과의 사이에 접속되고, P형 트랜지스터 66 및 저항소자 67은 제3 전원전위 V3의 노드와 접지전위 GND의 노드와의 사이에 직렬 접속된다. P형 트랜지스터(65, 66)의 게이트는, 모두 P형 트랜지스터 66의 드레인에 접속된다. P형 트랜지스터(65, 66)는, 커렌트미러 회로를 구성한다. P형 트랜지스터 66 및 저항소자 67에는 저항소자 67의 저항값에 따른 값의 정전류가 흐르고, P형 트랜지스터 65에는 P형 트랜지스터 66에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. N형 트랜지스터 23의 게이트는, 그 드레인(노드 N22)에 접속되어 있다. N형 트랜지스터 23은, 다이오드 소자를 구성한다. P형 트랜지스터 24의 게이트는, 입력노드 N20에 접속된다. 정전류원 62의 전류치는, 트랜지스터(23, 24)의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.

입력노드 N20의 전위(계조전위)를 VI로 하고, P형 트랜지스터의 임계치 전압을 VTP로 하며, N형 트랜지스터의 임계치 전압을 VTN으로 하면, P형 트랜지스터 24의 소스(노드 N23)의 전위 V23 및 N형 트랜지스터 23의 드레인(노드 N22)의 전위 V22는 각각 V23=VI+│VTP│, V22=VI+│VTP│+VTN이 된다. 따라서, 레벨시프트 회로 61은, 입력전위 VI를 │VTP│+VTN만큼 레벨시프트시킨 전위 V22를 출력한다.

풀업회로 30은, 제6 전원전위 V6(15V)의 노드와 출력노드 N30과의 사이에 직렬 접속된 N형 트랜지스터(31) 및 P형 트랜지스터(32)를 포함한다. N형 트랜지스터 31의 게이트는, 레벨시프트 회로 61의 출력전위 V22를 받는다. P형 트랜지스터 32의 게이트는, 그 드레인에 접속되어 있다. P형 트랜지스터 32는, 다이오드 소자를 구성한다. N형 트랜지스터 31은 포화영역에서 동작하도록 제6 전원전위 V6이 설정되어 있으므로, N형 트랜지스터 31은 소위 소스 팔로우어 동작을 행한다.

정전류원 161은, 출력노드 N30과 접지전위 GND의 노드와의 사이에 접속된다. 정전류원 161은, 도 62에 나타내는 바와 같이, N형 트랜지스터(162, 163) 및 저항소자(164)를 포함한다. N형 트랜지스터 162는 출력노드 N30과 접지전위 GND의 노드와의 사이에 접속되고, 저항소자 164 및 N형 트랜지스터 163은 제6 전원전위 V6의 노드와 접지전위 GND의 노드와의 사이에 직렬 접속된다. N형 트랜지스터(162, 163)의 게이트는, 모두 N형 트랜지스터 163의 드레인에 접속된다. N형 트랜지스터(162, 163)는, 커렌트미러 회로를 구성한다. 저항소자 164 및 N형 트랜지스터 163에는 저항소자 164의 저항값에 따른 값의 정전류가 흐르고, N형 트랜지스터 162에는 N형 트랜지스터 163에 흐르는 정전류의 값에 따른 값의 정전류가 흐른다. 정전류원 161의 전류치는, 트랜지스터 31, 32의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.

N형 트랜지스터 31의 소스(노드 N31)의 전위 V31은 V31=V22-VTN=VI+│VTP│ 가 되고, 출력노드 N30의 전위 VO는 VO=V31-│VTP│=VI가 된다.

이 실시예 16에서는, 트랜지스터(23, 24, 31, 32)의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값의 관통전류를 흐르게 하면 충분하므로, 소비전류가 작게 마감된다. 또한, 정전류원(62, 161)의 각각을 저항소자로 치환해도 되는 것은 말할 필요도 없다.

또한, 도 63은, 이 실시예 16의 변경예에 의한 푸시형 구동회로 165의 구성을 나타내는 회로도이다. 도 63을 참조하면, 이 구동회로(165)가 도 62의 구동회로(160)와 다른 점은, 저항소자 164가 제거되고, 저항소자 67이 2개의 정전류원 62와 161로 공용되어 있는 점이다. 저항소자 67 및 N형 트랜지스터 163은, P형 트랜지스터 66의 소스와 접지전위 GND의 노드와의 사이에 직렬 접속된다. N형 트랜지스터 163의 게이트는 그 드레인에 접속된다. 이 변경예에서는, 저항소자 67과 164의 저항값의 변동에 의해 오프셋 전압이 발생하는 것을 방지할 수 있다.

또한, 도 64의 푸시형 구동회로 166은, 도 61의 푸시형 구동회로(160)에서 다이오드 접속된 트랜지스터(23, 32)를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단, │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 61의 구동회로(160)와 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터(23, 32)를 제거했으므로, 회로의 점유면적을 작게 할 수 있다.

(실시예 17)

도 60에서 나타낸 칼라액정표장치에서 프리차지전위 VCP를 5V로 하면, 계조전위는 0V∼5V이므로(도 3 참조), 구동회로는 데이터선(6)의 방전을 행하면 되며, 충전을 행할 필요는 없다. 그래서, 이 칼라액정 표시장치에서는, 풀형의 구동회로가 사용된다.

도 65는, 본 발명의 실시예 17에 의한 풀형 구동회로 170의 구성을 나타내는 회로도이다. 도 65에서, 이 구동회로(170)는, 레벨시프트 회로(63), 정전류원(171) 및 풀다운회로(33)를 포함한다. 레벨시프트 회로(63) 및 풀다운회로(33)는, 도 17에서 나타낸 것과 동일하다.

즉, 레벨시프트 회로 63은, 제4 전원전위 V4(5V)의 노드와 제5 전원전위 V5(-10V)의 노드와의 사이에 직렬 접속된 N형 트랜지스터(26), P형 트랜지스터(27)및 정전류원(64)을 포함한다. N형 트랜지스터 26의 게이트는, 입력노드 N20의 전위 VI를 받는다. P형 트랜지스터 27의 게이트는, 그 드레인(노드 N27)에 접속된다. P형 트랜지스터 27은, 다이오드 소자를 구성한다. 정전류원 64의 전류치는, 트랜지스터(26, 27)의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.

N형 트랜지스터 26의 소스(노드 N26)의 전위 V26은 V26=VI-VTN이 된다. P형 트랜지스터 27의 드레인(노드 N27)의 전위 V27은, V27=VI-VTN-│VTP│가 된다. 따라서, 레벨시프트 회로 63은, 입력전위 VI를 -VTN-│VTP│만큼 레벨시프트시킨 전위 V27을 출력한다.

정전류원 171은, 제4 전원전위 V4의 노드와 출력노드 N30과의 사이에 접속된다. 풀다운회로 33은, 제7 전원전위 V7(-10V)의 노드와 출력노드 N30과의 사이에 직렬 접속된 P형 트랜지스터(35) 및 N형 트랜지스터(34)를 포함한다. P형 트랜지스터 35의 게이트는, 레벨시프트 회로 63의 출력전위 V27을 받는다. N형 트랜지스터 34의 게이트는, 그 드레인에 접속되어 있다. N형 트랜지스터 34는, 다이오드 소자를 구성한다. P형 트랜지스터 35는 포화영역에서 동작하도록 제7 전원전위 V7이 설정되어 있으므로, P형 트랜지스터 35는 소위 소스 팔로우어 동작을 행한다. 정전류원 171의 전류치는, 트랜지스터(34, 35)의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값으로 설정되어 있다.

P형 트랜지스터 35의 소스(노드 N34)의 전위 V34는, V34=V27+│VTP│=VI-VTN이 된다. 출력노드 N30의 전위 VO는, VO=V34+VTN=VI가 된다.

이 실시예 17에서는, 트랜지스터(26, 27, 34, 35)의 각각에 소정의 임계치 전압을 발생시키기 위해 필요한 최소한의 값의 관통전류를 흐르게 하면 충분하므로, 소비전류가 작게 마감된다.

또한, 도 66은, 이 실시예 17의 변경예에 의한 풀형 구동회로 172의 구성을 나타내는 회로도이다. 도 66을 참조하면, 이 풀형 구동회로(172)는, 도 65의 풀형 구동회로(170)에서 다이오드 접속된 트랜지스터(27, 34)를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단 │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 65의 구동회로(170)와 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터(27, 34)를 제거했으므로, 회로의 점유면적을 작게 할 수 있다.

(실시예 18)

도 67은, 본 발명의 실시예 18에 의한 구동회로 175의 구성을 나타내는 회로도이다. 도 67에서, 이 구동회로(175)는, 도 61의 푸시형 구동회로(160)와, 도 65의 풀형 구동회로(170)를 조합한 것이다. 레벨시프트 회로 61의 P형 트랜지스터 24의 게이트 및 레벨시프트 회로 63의 N형 트랜지스터 26의 게이트는, 입력노드 N20의 전위 VI를 받는다. 풀업회로 30의 P형 트랜지스터 32의 드레인 및 풀다운회로 33의 N형 트랜지스터 34의 드레인은, 모두 출력노드 N30에 접속된다.

출력전위 VO가 입력전위 VI보다도 높은 경우는, 풀업회로(30)의 트랜지스터(31, 32)가 비도통으로 됨과 동시에, 풀다운회로(33)의 트랜지스터(34, 35)가 도통하고, 출력전위 VO가 저하한다. 출력전위 VO가 입력전위 VI보다도 낮은 경우는, 풀다운회로(33)의 트랜지스터(34, 35)가 비도통이 됨과 동시에, 풀업회로(30)의 트랜지스터(31, 32)가 도통하고, 출력전위 VO가 상승한다. 따라서, VO=VI가 된다.

이 구동회로(175)는, 푸시형 구동회로, 풀형 구동회로, 또는 푸시풀형 구동회로로서 사용된다. 구동회로(175)가 푸시형 구동회로로서 사용되는 경우는, 풀다운회로(33)의 트랜지스터(34, 35)의 전류구동능력이 풀업회로(30)의 트랜지스터(31, 32)의 전류구동능력에 비해 충분히 작은 레벨로 설정된다. 구동회로(175)가 풀형 구동회로로서 사용되는 경우는, 풀업회로(30)의 트랜지스터(31, 32)의 전류구동능력이 풀다운회로(33)의 트랜지스터(34, 35)의 전류구동능력에 비 해 충분히 작은 레벨로 설정된다. 구동회로(175)가 푸시풀형 구동회로로서 사용되는 경우는, 풀업회로(30)의 트랜지스터(31, 32)의 전류구동능력과 풀다운회로(33)의 트랜지스터(34, 35)의 전류구동능력과는 동일한 레벨로 설정된다.

이 실시예 18에서도, 관통전류가 작은 구동회로(175)를 얻을 수 있고, 소비전력의 감소화를 도모할 수 있다.

또한, 도 68은, 이 실시예 18의 변경예에 의한 구동회로 176의 구성을 나타내는 회로도이다. 도 68을 참조하면, 이 구동회로(176)는, 도 67의 구동회로(170)에서 다이오드 접속된 트랜지스터(23, 27, 32, 34)를 제거한 것이다. 출력전위 VO는, VO=VI+│VTP│-VTN이 된다. 단 │VTP│≒VTN으로 설정하면, VO≒VI가 된다. 혹은, │VTP│-VTN의 값을 오프셋값으로서 사용상 고려해 두면 도 67의 구동회로(175)와 동일하게 사용할 수 있다. 이 변경예에서는, 트랜지스터(23, 27, 32, 34)를 제거했으므로, 회로의 점유면적을 작게 할 수 있다.

또한, 도 69는, 이 실시예 18의 다른 변경예에 의한 구동회로 180의 구성을 나타내는 회로도이다. 도 69에서, 이 구동회로(180)는, 도 67의 구동회로(175)의 레벨시프트 회로(61, 63)를 각각 레벨시프트 회로(181, 183)로 치환한 것이다. 레벨시프트 회로 181은, 레벨시프트 회로 61의 정전류원 62를 저항소자 182로 치환한 것이다. 레벨시프트 회로 183은, 레벨시프트 회로 63의 정전류원 64를 저항소자 184로 치환한 것이다. 저항소자(182, 184)의 저항값은, 저항소자(182, 184)가 정전류원(62, 64)과 동일한 정도의 전류를 흐르는 값으로 설정되어 있다. 이 변경예에서도, 도 67의 구동회로(175)와 동일한 효과를 얻을 수 있다.

또한, 도 70은, 이 실시예 18의 또 다른 변경예에 의한 구동회로 185의 구성을 나타내는 회로도이다. 도 70을 참조하면, 이 구동회로(185)가 도 67의 구동회로(175)와 다른 점은, 정전류원 161이 출력노드 N30과 제5 전원전위 V5의 노드와의 사이에 접속되고, 정전류원 171이 제3 전원전위 V3의 노드와 출력노드 N30과의 사이에 접속되어 있는 점이다.

정전류원(62, 64, 161, 171)은, 도 71에 나타내는 바와 같이, 저항소자(67), P형 트랜지스터(65, 66, 189) 및 N형 트랜지스터(186∼188)로 구성된다. P형 트랜지스터 66, 저항소자 67 및 N형 트랜지스터 186은, 제3 전원전위 V3의 노드와 제5 전원전위 V5의 노드와의 사이에 직렬 접속된다. P형 트랜지스터 66의 게이트는 그 드레인에 접속되고, N형 트랜지스터 186의 게이트는 그 드레인에 접속된다. 트랜지스터 66, 186의 각각은, 다이오드 소자를 구성한다.

P형 트랜지스터 65는, 제3 전원전위 V3의 노드와 노드 N22와의 사이에 접속되고, 그 게이트는 P형 트랜지스터 66의 게이트에 접속된다. P형 트랜지스터 189는, 제3 전원전위 V3의 노드와 출력노드 N30과의 사이에 접속되며, 그 게이트는 P형 트랜지스터 66의 게이트에 접속된다. P형 트랜지스터 66, 65, 189는, 커렌트미러 회로를 구성한다. P형 트랜지스터 65, 189의 각각에는, P형 트랜지스터 66에 흐르는 전류에 따른 값의 전류가 흐른다. P형 트랜지스터 65, 189는, 각각 정전류원 62, 171을 구성한다.

N형 트랜지스터 187은, 제5 전원전위 V5의 노드와 노드 N27과의 사이에 접속되고, 그 게이트는 N형 트랜지스터 186의 게이트에 접속된다. N형 트랜지스터 188 은, 제5 전원전위 V5의 노드와 출력노드 N30과의 사이에 접속되며, 그 게이트는 N형 트랜지스터 186의 게이트에 접속된다. N형 트랜지스터(186∼188)는, 커렌트미러 회로를 구성한다. N형 트랜지스터 187, 188의 각각에는, N형 트랜지스터 186에 흐르는 전류에 따른 값의 전류가 흐른다. N형 트랜지스터 187, 188은, 각각 정전류원 64, 161을 구성한다. 다른 구성 및 동작은, 도 67의 구동회로(175)와 동일하므로, 그 설명은 반복하지 않는다. 이 변경예에서도, 도 67의 구동회로(175)와 동일한 효과를 얻을 수 있다.

(실시예 19)

도 72는, 본 발명의 실시예 19에 의한 오프셋 보상기능부가 구동회로 190의 구성을 나타내는 회로 블록도이다. 도 72에서, 이 오프셋 보상기능부가 구동회로(190)는, 도 61의 푸시형 구동회로(160)에 커패시터(122) 및 스위치(S1∼S4)를 부가한 것이다. 커패시터(122) 및 스위치(S1∼S4)는, 푸시형 구동회로(160)의 오프셋 전압 VOF를 보상하기 위한 오프셋 보상회로를 구성한다.

즉, 스위치 S1은 입력노드 N120과 구동회로 160의 입력노드 N20과의 사이에 접속되고, 스위치 S4는 출력노드 N121과 구동회로 160의 출력노드 N30과의 사이에 접속된다. 커패시터 122 및 스위치 S2는, 구동회로 160의 입력노드 N20과 출력노드 N30과의 사이에 직렬 접속된다. 스위치 S3은, 입력노드 N120과 커패시터 122 및 스위치 S2 사이의 노드 N122과의 사이에 접속된다.

다음에, 이 오프셋 보상기능부가 구동회로 190의 동작에 대하여 설명한다. 초기 상태에서는, 모든 스위치(S1∼S4)는 오프상태로 되어 있다. 어떤 시간에서 스위치 S1, S2가 온상태로 되면, 구동회로 160의 입력노드 N20의 전위 V20은 V20=VI가 되고, 구동회로 121의 출력전위 V30 및 노드 N122의 전위 V122는 V30=V122=VI-VOF가 되며, 커패시터 122는 오프셋 전압 VOF로 충전된다.

다음에, 스위치 S1, S2가 오프상태로 되면, 오프셋 전압 VOF는 커패시터 122에 유지된다. 이어서 스위치 S3이 온상태로 되면, 노드 N122의 전위 V122는 V122=VI가 되고, 구동회로 160의 입력전위, V20은 V20=VI+VOF가 된다. 이 결과, 구동회로 160의 출력전위 V30은 V30=V20-VOF=VI가 되어, 구동회로 160의 오프셋 전압 VOF는 취소된 것으로 된다. 다음에 스위치 S4가 온상태로 되면, 출력전위 VO가 VO=VI가 되어 부하에 공급된다.

이 실시예 19에서는, 푸시형 구동회로(160)의 오프셋 전압 VOF를 취소할 수 있고, 출력전위 VO와 입력전위 VI를 일치시킬 수 있다.

도 73의 오프셋 보상기능부가 풀형 구동회로 191은, 도 65의 풀형 구동회로(170)에 커패시터(122) 및 스위치(S1∼S4)를 부가한 것이다. 이 변경예에서는, 풀형 구동회로 191의 오프셋 전압 VOF를 취소할 수 있고, 출력전위 VO와 입력전위 VI를 일치시킬 수 있다. 또한, 구동회로 165, 166, 172의 각각에 커패시터 122 및 스위치 S1∼S4를 부가해도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.

(실시예 20)

도 74는, 본 발명의 실시예 20에 의한 오프셋 보상기능부가 구동회로 195의 구성을 나타내는 회로 블록도이다. 도 74에서, 이 오프셋 보상기능부가 구동회로(195)는, 도 67의 구동회로(175)에 커패시터(122a, 122b) 및 스위치(S1a∼S4a, S1b∼S4b)를 부가한 것이다.

스위치 S1a, S1b는, 각각 입력노드 N120과 트랜지스터 24, 26의 게이트(노드 N20a, N20b)와의 사이에 접속된다. 스위치 S4a, S4b는, 각각 출력노드 N121과 트랜지스터 32, 34의 드레인(노드 N30a, N30b)과의 사이에 접속된다. 커패시터 122a 및 스위치 S2a는, 노드 N20a와 N30a의 사이에 직렬 접속된다. 커패시터 121b 및 스위치 S2b는, 노드 N20b와 N30b의 사이에 직렬 접속된다. 스위치 S3a는, 입력노드 N120과 커패시터 122a 및 스위치 S2a 사이의 노드 N122a와의 사이에 접속된다. 스위치 3b는, 입력노드 N120과 커패시터 122b 및 스위치 S2b 사이의 노드 N122b와의 사이에 접속된다.

다음에, 이 구동회로(195)의 동작에 대하여 설명한다. 초기 상태에서는, 모든 스위치(S1a∼S4a, S1b∼S4b)는 오프상태로 되어 있다. 어떤 시간에서 스위치 S1a, S2a, S1b, S2b가 온상태로 되면, 노드 N30a, N30b의 전위 V30a, V30b가 각각 V30a=VI-VOFa, V30b=VI-VOFb가 되고, 커패시터 122a, 122b는 각각 오프셋 전압 VOFa, VOFb로 충전된다.

다음에, 스위치 S1a, S2a, S1b, S2b가 오프상태로 되면, 오프셋 전압 VOFa, VOFb가 각각 커패시터 122a, 122b에 유지된다. 이어서 스위치 S3a, S3b가 온상태로 되면, 트랜지스터 24, 26의 게이트전위가 각각 VI+VOFa, VI+VOFb가 된다. 이 결과, 노드 N30a, N30b의 전위 V30a, V30b가 각각 V30a=VI+VOFa-VOFa=VI, V30b=VI+VOFb-VOFb=VI가 되고, 구동회로(175)의 오프셋 전압 VOFa, VOFb는 취소된 것으로 된다. 마지막으로 스위치 S4a, S4b가 온상태로 되어, VO=VI가 된다.

이 실시예 20에서는, 오프셋 전압이 없으며, 또한 소비전력이 작은 구동회로(195)를 얻을 수 있다.

또한, 구동회로 176, 180, 185의 각각에 커패시터(122a, 122b) 및 스위치(S1a∼S4a, S1b∼S4b)를 부가해도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.

또한, 도 75의 오프셋 보상기능부가 구동회로 196은, 도 74의 오프셋 보상기능부가 구동회로(195)에 커패시터(126a, 126b)를 추가한 것이다. 커패시터 126a, 126b의 한쪽 전극은 각각노드 N30a, N30b에 접속되고, 그것들의 다른쪽 전극은 각각 리셋신호 /ΦR 및 그 상보신호 ΦR을 받는다. 초기 상태에서는, 신호(/ΦR, ΦR)는 각각 「H」레벨 및 「L」레벨로 되어 있다. 정전류원 161의 전류치는 작게 설정되어 있으므로, 노드 N30a의 전위 V30a가 입력전위 VI보다도 높은 경우에 스위치 S1a, S2a가 온상태로 되어도, 노드 N30a의 전위 V30a는 서서히 저하한다. 또한, 정전류원 171의 전류치는 작게 설정되어 있으므로, 노드 N30b의 전위 V30b가 입력전위 VI보다도 낮은 경우에 스위치 S1b, S2b가 온상태로 되어도, 노드 N30b의 전위 V30b는 서서히 상승한다. 그래서, 이 변경예에서는, 스위치 S1a, S2a, S1b, S2b가 온상태로 된 직후에, 신호 /ΦR을 「H」레벨에서 「L」레벨로 하강함과 동시에 신호 ΦR을 「L」레벨에서 「H」레벨로 상승한다. 이것에 의해, 트랜지스터 31, 32, 34, 35가 도통하고, 노드 N30a, N30b의, 전위 V30a, V30b의 각각이 신속히 입력전위 VI에 일치한다. 따라서, 변경예에서는, 구동회로의 동작속도의 고속화를 도모할 수 있다.

또한, 도 76의 오프셋 보상기능부가 구동회로 197은, 도 75의 오프셋 보상기능부가 구동회로(196)의 커패시터 126a, 126b를 각각 N형 트랜지스터 131a 및 P형 트랜지스터 131b로 치환한 것이다. N형 트랜지스터 131a는, 제8 전원전위 V8의 라인과 노드 N30a와의 사이에 접속되고, 그 게이트는 리셋신호 ΦR'를 받는다. P형 트랜지스터 131b는, 노드 N30b와 제9 전원전위 V9의 라인과의 사이에 접속되며, 그 게이트는 리셋신호 ΦR'의 상보신호 /ΦR'를 받는다. 통상시에는 신호(ΦR', /ΦR')가 각각 「L」레벨 및 「H」레벨로 되어 있고, N형 트랜지스터 131a 및 P형 트랜지스터 131b는 모두 비도통으로 되어 있다. 스위치 S1a, S2a, S1b, S2b가 온상태로 된 직후에, 신호 ΦR'가 소정 시간만큼 펄스적으로 「H」레벨로 됨과 동시에 신호 /ΦR'가 소정 시간만큼 펄스적으로 「L」레벨로 된다. 이것에 의해, N형 트랜지스터 131a가 펄스적으로 도통하여 노드 N30a의 전위 V30a가 제8 전원전위 V8로 저하됨과 동시에, P형 트랜지스터 131b가 펄스적으로 도통하여 노드 N30b의 전위 V30b가 제9 전원전위 V9로 상승된다. 이 변경예에서도 동작속도의 고속화를 도모할 수 있다.

또한, 도 77의 오프셋 보상기능부가 구동회로 198은, 도 75의 구동회로(196)에 P형 트랜지스터(81) 및 N형 트랜지스터(82)를 부가한 것이다. P형 트랜지스터 81은, 정전류원 62에 병렬 접속되고, 그 게이트는 신호 /ΦP를 받는다. N형 트랜지 스터 82는, 정전류원 64에 병렬 접속되며, 그 게이트는 신호 ΦP를 받는다. 초기 상태에서는, 신호(/ΦP, ΦP)는 각각 「H」레벨 및 「L」레벨로 되어 있다. 정전류원 62의 전류치는 작게 설정되어 있으므로, 노드 N22의 전위 V22가 입력전위 VI보다도 낮은 경우에 스위치 S1a, S2a가 온상태로 되어도, 노드 N22의 전위 V22는 서서히 상승한다. 또한, 정전류원 64의 전류치는 작게 설정되어 있으므로, 노드 N27의 전위 V27이 입력전위 VI보다도 높은 경우에 스위치 S1b, S2b가 온상태로 되어도, 노드 N27의 전위 V27은 서서히 하강한다. 그래서, 이 변경예에서는, 스위치 S1a, S2a, S1b, S2b가 온상태로 된 직후에, 신호 /ΦP를 소정 시간만큼 펄스적으로 「L」레벨로 서서히 하강시킴 과 동시에 신호 ΦP를 소정 시간만큼 펄스적으로 「H」레벨로 상승한다. 이것에 의해, 트랜지스터 81, 82가 펄스적으로 도통하고, 노드 N22의 전위 V22가 신속히 상승함과 동시에 노드 N27의 전위 V27이 신속히 저하한다. 따라서, 변경예에서는, 구동회로의 동작속도의 고속화를 도모할 수 있다.

(실시예 21)

도 72의 오프셋 보상기능부가 푸시형 구동회로(190)에서, 스위치 S1, S2를 온상태로 했을 때에 오프셋 전압 VOF를 발생시키기 위해서는, 트랜지스터 31, 32를 도통시킬 필요가 있다. 스위치 S1, S2를 온상태로 했을 때는 트랜지스터 31, 32를 반드시 도통시키기 위해서는, 스위치 S1, S2를 온상태로 하기 전에, 노드 N30의 전위 V30을 입력전위 VI의 최저치 VImin에서 오프셋 전압 VOF의 최대치 △Vmax를 감산한 정전위 VImin-△Vmax로 리셋해야 한다. 또한, 노드 N30에 정전위 VImin-△Vmax를 인가했을 때에 트랜지스터 31, 32에 대전류가 흐르는 것을 방지할 필요가 있다. 이 실시예 21에서는, 이 문제가 해결된다.

도 78은, 본 발명의 실시예 21에 의한 오프셋 보상기능부가 푸시형 구동회로 200의 구성을 나타내는 회로 블록도이다. 도 78에서, 이 오프셋 보상기능부가 푸시형 구동회로(200)는, 도 72의 구동회로(190)에 N형 트랜지스터(201, 202, 204) 및 P형 트랜지스터(203)를 부가한 것이다. 트랜지스터(201∼204)는, 노드 N30의 전위 V30을 초기화하기 위한 리셋회로를 구성한다.

즉, 트랜지스터 201∼203은, 노드 N22와 접지전위 GND의, 노드와의 사이에 직렬 접속된다. N형 트랜지스터 201의 게이트는, 클록신호 CLK를 받는다. N형 트랜지스터 202의 게이트는, 그 드레인에 접속된다. N형 트랜지스터 202는, 다이오드 소자를 구성한다. P형 트랜지스터 203의 게이트는, 입력전위 VI의 최저치 VImin에서 오프셋 전압 VOF의 최대치 △Vmax를 감산한 정전위 VImin-△Vmax를 받는다. N형 트랜지스터 204의 드레인은 노드 N30에 접속되고, 그 소스는 정전위 VImin-△Vmax를 받으며, 그 게이트는 클록신호 CLK를 받는다.

스위치 S1, S2가 온상태로 되어 있는 기간에서, 클록신호 CLK가 소정 시간만큼 펄스적으로 「H」레벨로 된다. 이것에 의해, N형 트랜지스터 204가 도통하여 노드 N30의 전위 V30이 정전위 VImin-△Vmax로 되고, 트랜지스터 31, 32가 도통하여 오프셋 전압 VOF가 발생한다. 또한, N형 트랜지스터 201이 도통하여 노드 N22의 전위 V22가 정전위 VImin-△Vmax로 P형 트랜지스터 203의 임계치 전압의 절대치 │VTP│ 및 N형 트랜지스터 201의 임계치 전압 VTN을 가산한 전위 VImin-△Vmax+│VTP│+VTN이 된다. 이때 노드 N22와 N30과의 전위차이는 │VTP│+VTN이 되므로, 트랜지스터 31, 32에는 미소전류밖에 흐르지 않는다. 다른 구성 및 동작은 도 72의 구동회로(190)와 동일하므로, 그 설명은 반복하지 않는다.

이 실시예 21에서는, 출력전위 VO와 입력전위 VI가 정확히 일치하며, 동시에 저소비전력의 구동회로(200)를 얻을 수 있었다.

또, N형 트랜지스터 201과 204를 다른 신호로 제어해도 된다. 또한, N형 트랜지스터 201, 204의 각각을 P형 트랜지스터로 치환해도 된다. 단 P형 트랜지스터의 게이트에는 신호 CLK의 상보신호/CLK를 제공할 필요가 있다. 또한, 노드 N22에 소정 전위가 나타나는 것이면, P형 트랜지스터 203의 드레인은, 접지전위 GND 이외의 전위의 노드에 접속해도 된다. 또한, 소정의 전류가 흐르는 것이면, 정전류원 161의 저전위측의 단자는, 접지전위 GND 이외의 전위의 노드에 접속해도 된다.

(실시예 22)

도 73의 오프셋 보상기능부가 풀형 구동회로(191)에서, 스위치 S1, S2를 온상태로 했을 때에 오프셋 전압 VOF를 발생시키기 위해서는, 트랜지스터 34, 35를 도통시킬 필요가 있다. 스위치 S1, S2를 온상태로 했을 때에 트랜지스터 34, 35를 반드시 도통시키기 위해서는, 스위치 S1, S2를 온상태로 하기 전에, 노드 N30의 전위 V30을 입력전위 VI의 최고치 VImax에 오프셋 전압 VOF의 최대치 △Vmax를 가산한 정전위 VImax+△Vmax로 리셋할 필요가 있다. 또한, 노드 N30에 정전위 VImax+△Vmax를 인가했을 때에 트랜지스터 34, 35에 대전류가 흐르는 것을 방지할 필요가 있다. 이 실시예 22에서는, 이 문제가 해결된다.

도 79는, 본 발명의 실시예 22에 의한 오프셋 보상기능부가 풀형 구동회로 210의 구성을 나타내는 회로 블록도이다. 도 79에서, 이 오프셋 보상기능부 풀형 구동회로(210)는, 도 73의 구동회로(191)에 N형 트랜지스터(211) 및 P형 트랜지스터(212∼214)를 부가한 것이다. 트랜지스터(211∼214)는, 노드 N30의 전위 V30을 초기화하기 위한 리셋회로를 구성한다.

즉, 트랜지스터 211∼213은, 제4 전원전위 V4의 노드와 노드 N27과의 사이에 직렬 접속된다. P형 트랜지스터 211의 게이트는, 입력전위 VI의 최고치 VImax에 오프셋 전압 VOF의 최대치 △Vmax를 가산한 정전위 VImax+△Vmax를 받는다. P형 트랜지스터 212의 게이트는, 그 드레인에 접속된다. P형 트랜지스터 212는, 다이오드 소자를 구성한다. P형 트랜지스터 213의 게이트는, 상보클록신호 /CLK를 받는다. P형 트랜지스터 214의 드레인은 노드 N30에 접속되고, 그 소스는 정전위 VImax+△Vmax를 받으며, 그 게이트는 상보클록신호 /CLK를 받는다.

스위치 S1, S2가 온상태로 되어 있는 기간에서, 상보클록신호 /CLK가 소정 시간만큼 펄스적으로 「L」레벨로 된다. 이것에 의해, P형 트랜지스터 214가 도통하여 노드 N30의 전위 V30이 정전위 VImax+△Vmax로 되고, 트랜지스터 34, 35가 도통하여 오프셋 전압 VOF가 발생한다. 또한, P형 트랜지스터 213이 도통하여 노드 N27의 전위 V27이 정전위 VImax+△Vmax에서 N형 트랜지스터 211의 임계치 전압 VTN 및 P형 트랜지스터 212의 임계치 전압의 절대치 │VTP│를 감산한 전위 VImax+△Vmax-VTN-│VTP│이 된다. 이때 노드 N30과 N27과의 전위차이는 VTN+│VTP │가 되므로, 트랜지스터 34, 35에는 미소전류밖에 흐르지 않는다. 다른 구성 및 동작은 도 73의 구동회로(191)와 동일하므로, 그 설명은 반복하지 않는다.

이 실시예 22에서는, 출력전위 VO와 입력전위 VI가 정확히 일치하며, 동시에 저소비전력의 구동회로(210)를 얻을 수 있었다.

또한, P형 트랜지스터 213과 214를 다른 신호로 제어해도 된다. 또한, N형 트랜지스터 213, 214의 각각을 N형 트랜지스터로 치환해도 된다. 단 N형 트랜지스터의 게이트에는 신호 /CLK의 상보신호 CLK를 제공할 필요가 있다. 또한, 노드 N27에 소정 전위가 나타나는 것이면, N형 트랜지스터 211의 드레인은, 제4 전원전위 V4 이외의 전위의 노드에 접속해도 된다. 또한, 소정의 전류가 흐르는 것이면, 정전류원 165의 고전위측의 단자는, 제4 전원전위 V4 이외의 전위의 노드에 접속해도 된다. 또한, 도 78의 구동회로(200)와 도 79의 구동회로(210)를 병렬 접속하면, 양호한 오프셋 보상기능부가 푸시풀형 구동회로를 얻을 수 있는 것도 말할 필요도 없다.

또, 이상의 실시예 1∼22에서, 전계효과 트랜지스터는, MOS 트랜지스터이어도 되며, 박막트랜지스터(TFT)이어도 된다. 박막트랜지스터는, 폴리실리콘박막, 비결정질 실리콘박막 등과 같은 반도체박막으로 형성된 것이어도 되며, 수지기판, 유리기판 등과 같은 절연기판 상에 형성된 것이어도 된다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라 생각되야할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

이상과 같이, 본 발명에 관한 구동회로에서는, 입력전위를 미리 정해진 제1 전압만큼 일정한 전위방향으로 레벨시프트시킨 전위를 출력하는 제1 레벨시프트 회로와, 제1 레벨시프트 회로의 출력전위를 일정한 전위방향과 반대의 전위방향으로 미리 정해진 제2 전압만큼 레벨시프트시킨 전위를 출력노드에 출력하는 제2 레벨시프트 회로가 설치된다. 따라서, 제1 및 제2 레벨시프트 회로의 관통전류를 작게 억제함으로써, 소비전류가 작게 마감된다.

Claims

입력전위에 따른 전위를 출력노드에 출력하는 구동회로에 있어서,

상기 입력전위를 미리 정해진 제1 전압만큼 일 전위방향으로 레벨시프트시킨 전위를 출력하는 제1 레벨시프트 회로와,

상기 제1 레벨시프트 회로의 출력전위를 상기 일 전위방향과 반대의 전위방향으로 미리 정해진 제2 전압만큼 레벨시프트시킨 전위를 상기 출력노드에 출력하는 제2 레벨시프트 회로를 구비한 것을 특징으로 하는 구동회로.
제 1 항에 있어서,

상기 제1 레벨시프트 회로는,

그 한쪽 전극이 제1 전원전위를 받는 제1 전류제한소자, 및

그 제1 전극이 상기 제1 전류제한소자의 다른 쪽 전극에 접속되고, 그 제 2 전극이 제2 전원전위를 받으며, 그 입력전극이 상기 입력전위를 받는 제1 도전형식의 제1 트랜지스터를 포함하고,

상기 제2 레벨시프트 회로는, 그 제1 전극이 제3 전원전위를 받고, 그 제2 전극이 상기 출력노드에 접속되고, 그 입력전극이 상기 제1 전류제한소자의 다른 쪽 전극에 접속된 제2 도전형식의 제2 트랜지스터를 포함한 것을 특징으로 하는 구동회로.
제 1 항에 있어서,

상기 제 1 레벨시프트회로는,

그 한쪽 전극이 제 1 전원전위를 받는 제 1 전류제한소자,

그 제 1 전극 및 입력전극이 상기 제 1 전류제한소자의 다른 쪽 전극에 접속된 제 1 도전형식의 제 1 트랜지스터, 및

그 제 1 전극이 상기 제 1 트랜지스터의 제 2 전극에 접속되고 그 제 2전극이 제 2 전원전위를 받고, 그 입력전극이 상기 입력전위를 받는 제 2 도전형식의 제 2 트랜지스터를 포함하고,

상기 제 2 레벨시프트회로는,

그 제 1 전극이 제 3 전원전위를 받고, 그 입력전극이 상기 제 1 전류제한소자의 다른 쪽 전극에 접속된 제 1 도전형식의 제 3 트랜지스터, 및

그 제 1 전극이 상기 제 3 트랜지스터의 제 2 전극에 접속되고, 그 제 2 전극 및 입력전극이 상기 출력노드에 접속된 제 2 도전형식의 제 4 트랜지스터를 포함한 것을 특징으로 하는 구동회로.