JPS61221812A - 電圧発生回路 - Google Patents
電圧発生回路Info
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- JPS61221812A JPS61221812A JP60065712A JP6571285A JPS61221812A JP S61221812 A JPS61221812 A JP S61221812A JP 60065712 A JP60065712 A JP 60065712A JP 6571285 A JP6571285 A JP 6571285A JP S61221812 A JPS61221812 A JP S61221812A
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- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
- G05F1/14—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using tap transformers or tap changing inductors as final control devices
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- G—PHYSICS
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、定電圧発生回路に関し、特に、絶縁ゲート
型電界効果トランジスタ（以下、Ｍ ＯＳトランジスタ
）を用いることによって消費電力を小さくしかつノーｆ
ズの影響を排除することができる、半導体集積回路の定
電圧発生回路にｆｉｌｇするものである。
型電界効果トランジスタ（以下、Ｍ ＯＳトランジスタ
）を用いることによって消費電力を小さくしかつノーｆ
ズの影響を排除することができる、半導体集積回路の定
電圧発生回路にｆｉｌｇするものである。
［従来の技術］
第５図は、従来の定電圧発生回路の一例を示す回路図で
ある。
ある。
まず、第５図に示した従来の定電圧発生回路の構成につ
いて説明する。図において、ＮＷ端子１には、一定電圧
が印加され、電源端子１と接地との藺には、抵抗値Ｒ，
の抵抗３と抵抗値Ｒ４の抵抗４とが直列接続されている
。また、抵抗３と抵抗４との接続点２は、この定電圧発
生回路の出力電圧が出力される出力端子となっており、
さらにこの出力端子２と接地との間には、出力端子２に
おける出力電圧を安定化するためのデカップリング容量
としてコンデンサ５が接続されている。
いて説明する。図において、ＮＷ端子１には、一定電圧
が印加され、電源端子１と接地との藺には、抵抗値Ｒ，
の抵抗３と抵抗値Ｒ４の抵抗４とが直列接続されている
。また、抵抗３と抵抗４との接続点２は、この定電圧発
生回路の出力電圧が出力される出力端子となっており、
さらにこの出力端子２と接地との間には、出力端子２に
おける出力電圧を安定化するためのデカップリング容量
としてコンデンサ５が接続されている。
次に、第５図に示した従来の定電圧発生回路の動作につ
いて説明する。第５図において、出力端子２の出力電圧
は、Ｎ原端子１の電源電圧と、抵抗３および４の抵抗値
とによって決定される。すなわち、電源端子１の′ｒ！
ｉ源電圧を■とし、出力端子２の出力電圧を■２とする
と、ｖ２は次の式によって表わされる。
いて説明する。第５図において、出力端子２の出力電圧
は、Ｎ原端子１の電源電圧と、抵抗３および４の抵抗値
とによって決定される。すなわち、電源端子１の′ｒ！
ｉ源電圧を■とし、出力端子２の出力電圧を■２とする
と、ｖ２は次の式によって表わされる。
したがって、出力電圧Ｖ２は、′Ｒａ電圧■が変動すれ
ばそれに追随して変動することがわかる。
ばそれに追随して変動することがわかる。
したがって、第５図に示した定電圧発生回路は、たとえ
ばダイナミック型ランダムアクセスメモリのセンスアン
プ回路の基準電圧源など、出力電圧が電源電圧に追随し
て変動する必要のある電圧源として用いられている。
ばダイナミック型ランダムアクセスメモリのセンスアン
プ回路の基準電圧源など、出力電圧が電源電圧に追随し
て変動する必要のある電圧源として用いられている。
次に、第６図は、従来の定電圧発生回路の他の例を示す
回路図である。
回路図である。
次に、第６図に示した従来の定電圧発生回路の構成につ
いて説明する。図において、ｇ１８！端子１１には、一
定電圧が印加され、：Ｊ２１端子１１と接地との間には
、抵抗１３と、ｎ個のＮ型ＭＯ８ｈランラスタ１６ａな
いし１６ｎとが直列接続されている。そして、各々のＮ
’ＪＭＯＳトランジスタは、そのドレイン電極とゲート
電極とが接続されており、そのしきい値電圧をＶＴＮＮ
とする。さらに、抵抗１３とＮ型ＭＯＳトランジスタ１
６ａのトレイン電極どの接続点１２すなわち出力端子１
２と、接地との間には、出力端子１２におｉプる出力電
圧を安定化するだめの１カツプリング容農としてコンデ
ンＩ＋１５が接続されている。。
いて説明する。図において、ｇ１８！端子１１には、一
定電圧が印加され、：Ｊ２１端子１１と接地との間には
、抵抗１３と、ｎ個のＮ型ＭＯ８ｈランラスタ１６ａな
いし１６ｎとが直列接続されている。そして、各々のＮ
’ＪＭＯＳトランジスタは、そのドレイン電極とゲート
電極とが接続されており、そのしきい値電圧をＶＴＮＮ
とする。さらに、抵抗１３とＮ型ＭＯＳトランジスタ１
６ａのトレイン電極どの接続点１２すなわち出力端子１
２と、接地との間には、出力端子１２におｉプる出力電
圧を安定化するだめの１カツプリング容農としてコンデ
ンＩ＋１５が接続されている。。
次に、第６図に示した従来の定電圧発生回路の動作につ
いて説明する。１１６図において、抵抗１３の抵抗値を
、Ｎ型ＭＯＳトランジスタ１６ａないし１６ｎのオン抵
抗値に比べて高（設定すると、出力端子１２における出
力電圧Ｖ＋２は、次の式によって表わされる。
いて説明する。１１６図において、抵抗１３の抵抗値を
、Ｎ型ＭＯＳトランジスタ１６ａないし１６ｎのオン抵
抗値に比べて高（設定すると、出力端子１２における出
力電圧Ｖ＋２は、次の式によって表わされる。
Ｖ ＋ ２ ＝ｎ ＶＴ ＨＮ
・” （２）したがって、出力電圧ＶＩ２は、電源
端子１１の電源電圧の変動に関係なく一定の値を保って
いる。したがって、第６図に示した定電圧発生回路は、
たとえばＴＴＬレベルからＭｏ８レベルに変換するとき
のＭ ＯＳ側の差動増幅回路の基準電圧源など、出力電
圧が電源電圧に依存しない電圧源として用いられている
。
・” （２）したがって、出力電圧ＶＩ２は、電源
端子１１の電源電圧の変動に関係なく一定の値を保って
いる。したがって、第６図に示した定電圧発生回路は、
たとえばＴＴＬレベルからＭｏ８レベルに変換するとき
のＭ ＯＳ側の差動増幅回路の基準電圧源など、出力電
圧が電源電圧に依存しない電圧源として用いられている
。
［発明が解決しようとする問題点］
第５図に示した定電圧発生回路においては抵抗３．４を
介して、そして第６図に示した定電圧発生回路において
は抵抗１３とＮ型ＭｏＳトランジスタ１６ａないし１８
１１とを介して、各々直流電流が流れるため、抵抗３．
４．１３の抵抗値をできるだけ大きく設定して（数Ｍｏ
ないし数１０ＭΩ）この直流電流をできるだけ少なくし
、回路の消費電力を小さくする必要がある。しかしなが
ら、これらの抵抗の値を大きくすると、出力電圧が集積
回路の動作時に発生するノイズによる影響を受けやすく
なるため、第５図のコンデンサ５および第６図のコンデ
ンサ１５のような通常数１０ｐＦないし数１００ｐＦの
デカップリング容量をそれぞれ出力端子に接続し、出力
電圧の安定化を図らなければならず、このような容量を
付加するためには半導体チップ上に比較的大きな面積を
確保しなければならないという問題点があった。
介して、そして第６図に示した定電圧発生回路において
は抵抗１３とＮ型ＭｏＳトランジスタ１６ａないし１８
１１とを介して、各々直流電流が流れるため、抵抗３．
４．１３の抵抗値をできるだけ大きく設定して（数Ｍｏ
ないし数１０ＭΩ）この直流電流をできるだけ少なくし
、回路の消費電力を小さくする必要がある。しかしなが
ら、これらの抵抗の値を大きくすると、出力電圧が集積
回路の動作時に発生するノイズによる影響を受けやすく
なるため、第５図のコンデンサ５および第６図のコンデ
ンサ１５のような通常数１０ｐＦないし数１００ｐＦの
デカップリング容量をそれぞれ出力端子に接続し、出力
電圧の安定化を図らなければならず、このような容量を
付加するためには半導体チップ上に比較的大きな面積を
確保しなければならないという問題点があった。
さらに、これらの定電圧発生回路が用いられるダイナミ
ック型ランダムアクセスメモリにおいては、一般的に、
４，５ｖから５．５Ｖの間で電源電圧の上昇下降を繰返
す電８Ｎ電圧変動試験が行なわれているが、このような
試験に対しで１従来の定電圧発生回路では抵抗値および
安定化容量が大きいため、Ｉｆ電源電圧変動に対して定
電圧発生回路の出力電圧の追随性が遅く出力電圧が所定
値になるまで持たなければならず、したがって試験時間
が長くなるという問題点があった。
ック型ランダムアクセスメモリにおいては、一般的に、
４，５ｖから５．５Ｖの間で電源電圧の上昇下降を繰返
す電８Ｎ電圧変動試験が行なわれているが、このような
試験に対しで１従来の定電圧発生回路では抵抗値および
安定化容量が大きいため、Ｉｆ電源電圧変動に対して定
電圧発生回路の出力電圧の追随性が遅く出力電圧が所定
値になるまで持たなければならず、したがって試験時間
が長くなるという問題点があった。
それゆえに、この発明の主たる目的は、上述の問題点を
解消し、定電圧発生回路の出力段にＭＯＳトランジスタ
を相補的に組合わせて用い、ざらにこれらのＭｏ８ ト
ランジスタをオン状態とオフ状態との境界状態で動作さ
せて定電圧発生回路の出力に発生するノイズ電圧を高速
で抑止することによって、消費電力を小さく保ちながら
ノイズの影響を排除することができる定電圧発生回路を
提供することである。
解消し、定電圧発生回路の出力段にＭＯＳトランジスタ
を相補的に組合わせて用い、ざらにこれらのＭｏ８ ト
ランジスタをオン状態とオフ状態との境界状態で動作さ
せて定電圧発生回路の出力に発生するノイズ電圧を高速
で抑止することによって、消費電力を小さく保ちながら
ノイズの影響を排除することができる定電圧発生回路を
提供することである。
［問題点を解決するための手段］
この発明に係る定電圧発生口路は、第１の’ａｍ端子と
第２の電源端子との間に設けられた電圧印加手段から供
給される一定電圧を、相補的に設けられた第１の極性の
第１のＭＯＳトランジスタの制御電極と第２の極性の第
２のＭＯＳトランジスタの制御電極とに同時に印加し、
この第１のＭＯＳトランジスタの制ｔ１１ｆＷ極の電位
からこの第１のＭＯＳトランジスタのしきい値電圧を差
し引いた電圧を第２の極性の第３のＭＯＳトランジスタ
の制御電極に与え、第２のＭｏ８ トランジスタの制御
１！極の電位にこの第２のＭＯＳトランジスタのしきい
ＩＩ電圧を加えた電圧を第１の極性の第４のＭｏ３ ｌ
・ランジスタの制御電極に与え、これによって第３．１
５よび第４のＭｏＳトランジスタをオン・オフの境界状
態で駆動するように構成したものである。
第２の電源端子との間に設けられた電圧印加手段から供
給される一定電圧を、相補的に設けられた第１の極性の
第１のＭＯＳトランジスタの制御電極と第２の極性の第
２のＭＯＳトランジスタの制御電極とに同時に印加し、
この第１のＭＯＳトランジスタの制ｔ１１ｆＷ極の電位
からこの第１のＭＯＳトランジスタのしきい値電圧を差
し引いた電圧を第２の極性の第３のＭＯＳトランジスタ
の制御電極に与え、第２のＭｏ８ トランジスタの制御
１！極の電位にこの第２のＭＯＳトランジスタのしきい
ＩＩ電圧を加えた電圧を第１の極性の第４のＭｏ３ ｌ
・ランジスタの制御電極に与え、これによって第３．１
５よび第４のＭｏＳトランジスタをオン・オフの境界状
態で駆動するように構成したものである。
［作用］
この発明においては、定電圧発生回路の出力段の相補的
に組合わされた第１および第２の極性のＭＯＳトランジ
スタがオン・オフの境界状態で動作づるので、定電圧発
生回路の出力に生じた正負のノイズ電圧はＭＯＳトラン
ジスタの一方が導通することによって高速で抑止される
。
に組合わされた第１および第２の極性のＭＯＳトランジ
スタがオン・オフの境界状態で動作づるので、定電圧発
生回路の出力に生じた正負のノイズ電圧はＭＯＳトラン
ジスタの一方が導通することによって高速で抑止される
。
［実施例］
第１図はこの発明の一実施例を示す回路図である。まず
、第１図に示したこの発明の一実施例の構成について説
明する。第′１図において、第１図のＩ！ｌＩＩ端子３
１には一定電圧が印加され、第１の電源端子３１と、第
２の電源端子としての接地との間に、抵抗値Ｒｓｓの抵
抗３３と抵抗値Ｒｓ＜の抵抗３４とが直列接続されてい
る。また、抵抗３３と抵抗３４との接続点３２は、Ｐ型
Ｍ ＯＳトランジスタ３５のゲート電極に接続され、さ
らにＰ型ＭＯ８ｔ−ランジスタ３５のンース電極は接続
点３６．抵抗３７を介して第１の電源端子３１に接続さ
れかつそのドレイン電極は接地されている。
、第１図に示したこの発明の一実施例の構成について説
明する。第′１図において、第１図のＩ！ｌＩＩ端子３
１には一定電圧が印加され、第１の電源端子３１と、第
２の電源端子としての接地との間に、抵抗値Ｒｓｓの抵
抗３３と抵抗値Ｒｓ＜の抵抗３４とが直列接続されてい
る。また、抵抗３３と抵抗３４との接続点３２は、Ｐ型
Ｍ ＯＳトランジスタ３５のゲート電極に接続され、さ
らにＰ型ＭＯ８ｔ−ランジスタ３５のンース電極は接続
点３６．抵抗３７を介して第１の電源端子３１に接続さ
れかつそのドレイン電極は接地されている。
また、接続点３２はＮ型ＭＯ８ｉ−ランジスタ３８のゲ
ート電極にも接続され、さらにＮ型ＭＯＳトランジスタ
３８のドレイン電極は第１のｌ１ｍ端子３１に接続され
かつそのソース電極は接続点３９゜抵抗４０を介して接
地されでいる。さらに、接続点３６はＮ型ＭＯＳトラン
ジスタ４１のゲート電極に接続され、Ｎ型ＭＯ３トラン
ジスタ４゛１のドレイン電極は第１のＷ源端子３１に接
続されている。また、接続点３９はＰ型ＭＯＳトランジ
スタ４２のグー１〜電極に接続され、Ｐ型〜１０８＋−
ランジスタ４２のドレイン電極は接地されている。そし
て、Ｎ型ＭＯＳトランジスタ４１のソース電極とＰ型Ｍ
ＯＳトランジスタ４２のソース電極とが接続されて出力
端子４３を形成している。
ート電極にも接続され、さらにＮ型ＭＯＳトランジスタ
３８のドレイン電極は第１のｌ１ｍ端子３１に接続され
かつそのソース電極は接続点３９゜抵抗４０を介して接
地されでいる。さらに、接続点３６はＮ型ＭＯＳトラン
ジスタ４１のゲート電極に接続され、Ｎ型ＭＯ３トラン
ジスタ４゛１のドレイン電極は第１のＷ源端子３１に接
続されている。また、接続点３９はＰ型ＭＯＳトランジ
スタ４２のグー１〜電極に接続され、Ｐ型〜１０８＋−
ランジスタ４２のドレイン電極は接地されている。そし
て、Ｎ型ＭＯＳトランジスタ４１のソース電極とＰ型Ｍ
ＯＳトランジスタ４２のソース電極とが接続されて出力
端子４３を形成している。
次に、第１図に示すこの発明の一実施例の動作についで
説明する。第１図において、接続点３２の電圧は、′Ｒ
課端子３１の電１ｉｌｌｉ！圧と、抵抗３３ｐ＋よび抵
抗３４の抵抗値とによって決定される。
説明する。第１図において、接続点３２の電圧は、′Ｒ
課端子３１の電１ｉｌｌｉ！圧と、抵抗３３ｐ＋よび抵
抗３４の抵抗値とによって決定される。
すなわち、電源端子３１の電源電圧を■とし、接続点３
２の電圧をＶ３２とすると、ＶＳＺは次の式によって表
わされる。
２の電圧をＶ３２とすると、ＶＳＺは次の式によって表
わされる。
ここで、抵抗３３．３４は、出力端子４３から電気的に
絶縁されており、出力端子４３に発生するノイズの影響
を受けないので、高抵抗値に設定することができ、した
がって抵抗３３．３４を介して流れるｖｉ流電流を少な
（することができる。
絶縁されており、出力端子４３に発生するノイズの影響
を受けないので、高抵抗値に設定することができ、した
がって抵抗３３．３４を介して流れるｖｉ流電流を少な
（することができる。
次に、抵抗３７の抵抗値をＰ型ＭＯＳトランジスタ３５
のオン抵＊値の１００倍以上に設定し、Ｐ型ＭＯＳトラ
ンジスタ３５のしきいｌ！雷電圧■ｙＨ１’とすると、
Ｐ型Ｍ ＯＳ トランジスタ３５のゲート電極に接続点
３２の電圧Ｖ３２が印加された場合に、Ｐ型ＭＯ３ｈラ
ンジスタ３５のソース電極すなわち接続点３６の電圧Ｖ
ａｔは、次のように表わされる。
のオン抵＊値の１００倍以上に設定し、Ｐ型ＭＯＳトラ
ンジスタ３５のしきいｌ！雷電圧■ｙＨ１’とすると、
Ｐ型Ｍ ＯＳ トランジスタ３５のゲート電極に接続点
３２の電圧Ｖ３２が印加された場合に、Ｐ型ＭＯ３ｈラ
ンジスタ３５のソース電極すなわち接続点３６の電圧Ｖ
ａｔは、次のように表わされる。
Ｖｓｓ ＝Ｖｓｔ＋ＪＶｒｕｐ Ｉ・・・（４’）すな
わち、接続点３６の電圧は、Ｐ型ＭＯＳトランジスタ３
５のゲート電位にそのしきい値電圧の絶対値分が加えら
れた値となる。
わち、接続点３６の電圧は、Ｐ型ＭＯＳトランジスタ３
５のゲート電位にそのしきい値電圧の絶対値分が加えら
れた値となる。
一方、抵抗４０の抵抗値をＮ型ＭＯＳトランジスタ３．
３のオン抵抗値の１００倍以上に設定し、Ｎ型ＭＯＳト
ランジスタ３８のしきい値電圧をＶＴ、ＩＮとすると、
Ｎ型ＭＯＳトランジスタ３８のゲート電極に接続点３２
の電圧ｖｓ２が印加された場合に、ＮＩＭＭＯＳトラン
ジスタ３８のソース電極すなわち接続点３９の電圧Ｖ６
ｇは次のように表わされる、 Ｖ＝ ９−Ｖ−２ＶＴＮ Ｎ −（５）すな［〕ち、接
続点３９の電圧はＮ型ＭｏＳトランジスタ３８のゲート
電位からそのしきい値電圧弁だけ低下した値となる。
３のオン抵抗値の１００倍以上に設定し、Ｎ型ＭＯＳト
ランジスタ３８のしきい値電圧をＶＴ、ＩＮとすると、
Ｎ型ＭＯＳトランジスタ３８のゲート電極に接続点３２
の電圧ｖｓ２が印加された場合に、ＮＩＭＭＯＳトラン
ジスタ３８のソース電極すなわち接続点３９の電圧Ｖ６
ｇは次のように表わされる、 Ｖ＝ ９−Ｖ−２ＶＴＮ Ｎ −（５）すな［〕ち、接
続点３９の電圧はＮ型ＭｏＳトランジスタ３８のゲート
電位からそのしきい値電圧弁だけ低下した値となる。
次に、Ｎ型ＭＯＳトランジスタ４１のゲート電極には接
続点３６の電圧Ｖ３ｇが印加され、Ｐ型ＭＯ８トランジ
スタ４２のゲート電極には接続点３９の電圧Ｖ３９が印
加されている。ここで、説明の都合上、Ｎ型ＭＯＳトラ
ンシタ４１とＰ型ＭＯＳトランジスタ４２とは出力端子
４３において開放されているものと仮定する。この場合
、Ｎ型ＭＯＳトランジスタ４１のソース電位ｖ４３′は
、ゲート電位ｖ、Ｇからそのしきい値電圧だけ低下した
値となるので、ｖ４．′は次のように表わされる。
続点３６の電圧Ｖ３ｇが印加され、Ｐ型ＭＯ８トランジ
スタ４２のゲート電極には接続点３９の電圧Ｖ３９が印
加されている。ここで、説明の都合上、Ｎ型ＭＯＳトラ
ンシタ４１とＰ型ＭＯＳトランジスタ４２とは出力端子
４３において開放されているものと仮定する。この場合
、Ｎ型ＭＯＳトランジスタ４１のソース電位ｖ４３′は
、ゲート電位ｖ、Ｇからそのしきい値電圧だけ低下した
値となるので、ｖ４．′は次のように表わされる。
Ｖ４ ｓ’−ＶｓＧ−ＶＴ、Ｎ
−Ｖｓｚ＋１ＶｙＮｒ Ｉ ＶＴＨＩＩ・・・（６）
一方、Ｐ型〜１０Ｓトランジスタ４２は、そのソース電
位Ｖ、、ｒｒが、そのゲート電位Ｖｓｇにそのしぎい値
電圧の絶対値分を加えた値以上にならなければ導通しな
いため、次のように表わされる。
位Ｖ、、ｒｒが、そのゲート電位Ｖｓｇにそのしぎい値
電圧の絶対値分を加えた値以上にならなければ導通しな
いため、次のように表わされる。
Ｖ４ａ″”Ｖｅｓ＋１Ｖｉ）ＩＰ ｌ
”Ｖｅ ｚ ＋ｌ ＶＴ Ｈｐ ｌ ＶＴＮＮ・
・・（７） したがって、（６）力よび（７）式より、Ｖ ４ ｓ
’ ＝ Ｖ４ ａ ” −Ｖ４５−Ｖｓ２＋ＩＶｙ、ｐ
Ｉ ＶＴＮＮ・・・（８） となり、この（８）式は、出り端子４３を接続しても、
電流が流れず、出力端子４３における電圧がＶＩ２＋Ｉ
ＶＴＮＰ Ｉ ＶＴＮＮ で ｔ（Ｄｉｌｋ：保た
れるということを意味している。
・・（７） したがって、（６）力よび（７）式より、Ｖ ４ ｓ
’ ＝ Ｖ４ ａ ” −Ｖ４５−Ｖｓ２＋ＩＶｙ、ｐ
Ｉ ＶＴＮＮ・・・（８） となり、この（８）式は、出り端子４３を接続しても、
電流が流れず、出力端子４３における電圧がＶＩ２＋Ｉ
ＶＴＮＰ Ｉ ＶＴＮＮ で ｔ（Ｄｉｌｋ：保た
れるということを意味している。
上述の状態においては、Ｎ型ＭＯＳトランジスタ４１と
Ｐ型ＭＯＳトランジスタ４２とはそれぞれオン状態とオ
フ状態との境界状態で動作しており、仮に出力端子４３
に正のノイズ電圧が生じた場合には、Ｐ型ＭＯＳトラン
ジスタ４２が導通し、または負のノイズ電圧が生じた場
合には、Ｎ型ＭＯＳトランジスタ４１が導通して発生し
たノイズ電圧を打ち消すように動作する。
Ｐ型ＭＯＳトランジスタ４２とはそれぞれオン状態とオ
フ状態との境界状態で動作しており、仮に出力端子４３
に正のノイズ電圧が生じた場合には、Ｐ型ＭＯＳトラン
ジスタ４２が導通し、または負のノイズ電圧が生じた場
合には、Ｎ型ＭＯＳトランジスタ４１が導通して発生し
たノイズ電圧を打ち消すように動作する。
さらに、（８）式から明らかように、出力端子４３にお
ける出力電圧は、接続点３２における電圧およびＭＯＳ
トランジスタのしきい電圧のみによって決定されており
、ＭＯＳトランジスタのオン抵抗値とは全く関係がない
。
ける出力電圧は、接続点３２における電圧およびＭＯＳ
トランジスタのしきい電圧のみによって決定されており
、ＭＯＳトランジスタのオン抵抗値とは全く関係がない
。
したがって、定電圧発生回路の出力段を構成するＮ型Ｍ
ＯＳトランジスタ４１およびＰ ！ｌ ＦＪｉ ＯＳト
ランジスタ４２のオン抵抗値を無制限に下げることが可
能であり、これによって、出力端子４３の出力電圧にノ
イズ電圧が発生したときの定電圧発生回路の出力インピ
ーダンスを小さくすることができ、したがって出力電圧
に生じるノイズ電圧を速やかに打ち消すことが可能とな
る。
ＯＳトランジスタ４１およびＰ ！ｌ ＦＪｉ ＯＳト
ランジスタ４２のオン抵抗値を無制限に下げることが可
能であり、これによって、出力端子４３の出力電圧にノ
イズ電圧が発生したときの定電圧発生回路の出力インピ
ーダンスを小さくすることができ、したがって出力電圧
に生じるノイズ電圧を速やかに打ち消すことが可能とな
る。
さらに、第２図は、この発明の他の実施例を示す回路図
であり、第２図に示した回路は以下の点を除いて第１０
に示した回路と同じである。すなわち、第１因の抵抗３
４に代えて、接続点３２と接地どの間に、ｎ個のＮ型Ｍ
ＯＳトランジスタ４４ａないし４４０が直列に接続され
ている。第２図において、？！２源端子３１と抵抗３３
とＮｌＭＯＳトランジスタ４４５ないし４４ｎとで構成
される回路は、ｆＴａ図に示した従来の定電圧発生回路
に相当しており、接続点３２において電源端子３１の電
源電圧とは無関係に、一定の電圧ＶＳ２が生じている。
であり、第２図に示した回路は以下の点を除いて第１０
に示した回路と同じである。すなわち、第１因の抵抗３
４に代えて、接続点３２と接地どの間に、ｎ個のＮ型Ｍ
ＯＳトランジスタ４４ａないし４４０が直列に接続され
ている。第２図において、？！２源端子３１と抵抗３３
とＮｌＭＯＳトランジスタ４４５ないし４４ｎとで構成
される回路は、ｆＴａ図に示した従来の定電圧発生回路
に相当しており、接続点３２において電源端子３１の電
源電圧とは無関係に、一定の電圧ＶＳ２が生じている。
すなわち、抵抗３３の抵抗値をＮ型ＭｏＳトランジスタ
４４８ないし４４ｎのオン抵抗値の１００倍程度に設定
することにより、接続点３２の電圧Ｖｓｚは次のまうに
表わされる。
４４８ないし４４ｎのオン抵抗値の１００倍程度に設定
することにより、接続点３２の電圧Ｖｓｚは次のまうに
表わされる。
Ｖａ ２ ＃ｎ Ｖｔ Ｎ Ｎ ”・（９
）接続点３２より後段の回路動作は、第１図に示した回
路と同じであり、したがって出力端子４３における出力
電圧Ｖ４１は次のように表わされる。
）接続点３２より後段の回路動作は、第１図に示した回
路と同じであり、したがって出力端子４３における出力
電圧Ｖ４１は次のように表わされる。
Ｖａ５−ｎＶｙＩＩＮ＋ｌＶｙ、Ｉｒ Ｉ ＶＴＮ
Ｎ・・・（１０） ざらに、第３図は、この発明の他の実施例を示す回路図
であり、第３図に示した回路は以下の点を除いて第１図
に示した回路と同じである。すなわち、第１図に示した
実施例においては、Ｎ型ＭＯＳトランジスタ４１および
Ｐ型ＭＯＳトランジスタ４２の双方がオン状態とオフ状
態との境界点で動作しているが、このにつな状態下では
、製造上のばらつきのためにＭｏ３ ｔ−ランシタ４１
．４２のしきい＊ｍ圧がＭＯＳトランジスタ３５．３８
のしきい値電圧と同一にならなかった場合に、Ｎ／ＩＯ
Ｓトランジスタ４１．４２の双方がオン状態となり、し
たがって電源端子３１と接地との間に不必要な７！流が
流れる危険性がある。
Ｎ・・・（１０） ざらに、第３図は、この発明の他の実施例を示す回路図
であり、第３図に示した回路は以下の点を除いて第１図
に示した回路と同じである。すなわち、第１図に示した
実施例においては、Ｎ型ＭＯＳトランジスタ４１および
Ｐ型ＭＯＳトランジスタ４２の双方がオン状態とオフ状
態との境界点で動作しているが、このにつな状態下では
、製造上のばらつきのためにＭｏ３ ｔ−ランシタ４１
．４２のしきい＊ｍ圧がＭＯＳトランジスタ３５．３８
のしきい値電圧と同一にならなかった場合に、Ｎ／ＩＯ
Ｓトランジスタ４１．４２の双方がオン状態となり、し
たがって電源端子３１と接地との間に不必要な７！流が
流れる危険性がある。
そこで、ｍ３図に示した回路においては、抵抗３３と抵
抗３４との間に新たに抵抗４７を直列接続し、さらに接
続点４５をＰ型ＭＯＳトランジスタ３５のゲート電極に
、そして接続点４６をＮ型ＭＯＳトランジスタ３８のゲ
ート電極に接続することにより、各ＭＯＳトランジスタ
のゲート電位間に抵抗４７による電圧降下分の電位斧を
持たぜることができるように構成されている。したがっ
て、第３図に示した回路によれば、Ｐ型ＭＯＳトランジ
スタ４２は抵抗４７による電圧降下分だけオフ側で動作
することになるので、ＭＯＳトランジスタのしきい値電
圧の製造上のばらつきを補償することができる。
抗３４との間に新たに抵抗４７を直列接続し、さらに接
続点４５をＰ型ＭＯＳトランジスタ３５のゲート電極に
、そして接続点４６をＮ型ＭＯＳトランジスタ３８のゲ
ート電極に接続することにより、各ＭＯＳトランジスタ
のゲート電位間に抵抗４７による電圧降下分の電位斧を
持たぜることができるように構成されている。したがっ
て、第３図に示した回路によれば、Ｐ型ＭＯＳトランジ
スタ４２は抵抗４７による電圧降下分だけオフ側で動作
することになるので、ＭＯＳトランジスタのしきい値電
圧の製造上のばらつきを補償することができる。
さらに、第４図は、この発明の他の実施例を示す回路図
であり、第４図に示した回路は以下の点を除いて第゛１
図に示した回路と同じである。すなわち、拡散層または
ポリシリコンなどによって形成される従来の抵抗体より
もＭＯＳトランジスタによる抵抗体の方が単位面積あた
りの抵抗値が大きく占有面積を小さくすることができる
ので、第１図の抵抗３３．３４，３７．４０を高抵抗の
ＭＯＳトランジスタ３３’ 、３４’ 、３−／’ 、
４０′で置き換えたものである。
であり、第４図に示した回路は以下の点を除いて第゛１
図に示した回路と同じである。すなわち、拡散層または
ポリシリコンなどによって形成される従来の抵抗体より
もＭＯＳトランジスタによる抵抗体の方が単位面積あた
りの抵抗値が大きく占有面積を小さくすることができる
ので、第１図の抵抗３３．３４，３７．４０を高抵抗の
ＭＯＳトランジスタ３３’ 、３４’ 、３−／’ 、
４０′で置き換えたものである。
［発明の効果］
以上のように、この発明によれば、定電圧発生回路の出
力段に相補的に結合されたＭｏ８ ｔ−ランジスタを設
け、双方のＭＯＳトランジスタをオン状態とオフ状態と
の境界点で動作させるようにすることによっ−（、出力
電圧に光生りる正負のノイズ電圧を高速で抑止Ｊること
ができ、しかもノイズのないときは電源端子と接地との
間に電流がほとんど流れないため消費電力を小さくする
ことができ、さらには出力抵抗を無ｉｌｌ限に低くする
ことができるとともに出力電圧安定化のための容量を必
要としないので、電源電圧変動に対する出力電圧の追随
性を改善することができ、ひいては電源電圧変動試験な
どの試験時間を短縮することができる。
力段に相補的に結合されたＭｏ８ ｔ−ランジスタを設
け、双方のＭＯＳトランジスタをオン状態とオフ状態と
の境界点で動作させるようにすることによっ−（、出力
電圧に光生りる正負のノイズ電圧を高速で抑止Ｊること
ができ、しかもノイズのないときは電源端子と接地との
間に電流がほとんど流れないため消費電力を小さくする
ことができ、さらには出力抵抗を無ｉｌｌ限に低くする
ことができるとともに出力電圧安定化のための容量を必
要としないので、電源電圧変動に対する出力電圧の追随
性を改善することができ、ひいては電源電圧変動試験な
どの試験時間を短縮することができる。
第１図は、この発明の一実論例を示ず回路図である。第
２図は、この発明の他の実施例を示す回路図である。第
３図は、この発明の他の実瘉例を示す回路図である。第
４図は、この発明の他の実施例を示す回路図である。第
５図は、従来の定電圧発生回路を示す回路図である。第
６図は、従来の定電圧発生回路の他の例を示す回路図で
ある。 図において、１．１１．３１は電源端子、２゜１２．４
３は出力端子、５．１５は出力電圧安定化コンデンサ、
１６ａ〜１６ｎ、３８．４１．４４ａ 〜４４ｎ 、３
３’ 、３７’はＮ型ＭｏＳトランジスタ、３５，４２
．３４’ 、４０’ はＰ型ＭＯＳトランジスタを示す
。 代 理 人 大 岩 増 雄第２図 第３図 第４図 手続補正書（自発）
２図は、この発明の他の実施例を示す回路図である。第
３図は、この発明の他の実瘉例を示す回路図である。第
４図は、この発明の他の実施例を示す回路図である。第
５図は、従来の定電圧発生回路を示す回路図である。第
６図は、従来の定電圧発生回路の他の例を示す回路図で
ある。 図において、１．１１．３１は電源端子、２゜１２．４
３は出力端子、５．１５は出力電圧安定化コンデンサ、
１６ａ〜１６ｎ、３８．４１．４４ａ 〜４４ｎ 、３
３’ 、３７’はＮ型ＭｏＳトランジスタ、３５，４２
．３４’ 、４０’ はＰ型ＭＯＳトランジスタを示す
。 代 理 人 大 岩 増 雄第２図 第３図 第４図 手続補正書（自発）
Claims (5)
- （１）第１の電源端子と、 第２の電源端子と、 前記第１の電源端子に接続された第１の端子と前記第２
の電源端子に接続された第２の端子と一定電圧を供給す
る少なくとも１つの出力端子とを有する電圧印加手段と
、 前記第１の電源端子に接続された第１の導通端子と前記
電圧印加手段の前記出力端子に接続された制御端子と第
２の導通端子とを有する第１の極性の第１の絶縁ゲート
型電界効果トランジスタと、その一端が前記第２の電源
端子に接続されかつその他端が前記第１の絶縁ゲート型
電界効果トランジスタの前記第２の導通端子に接続され
た第１の抵抗性素子と、 前記第２の電源端子に接続された第１の導通端子と前記
電圧印加手段の前記出力端子に接続された制御端子と第
２の導通端子とを有する、前記第１の極性とは逆の第２
の極性の第２の絶縁ゲート型電界効果トランジスタと、 その一端が前記第１の電源端子に接続されかつその他端
が前記第２の絶縁ゲート型電界効果トランジスタの前記
第２の導通端子に接続された第２の抵抗性素子と、 前記第２の電源端子に接続された第１の導通端子と前記
第１の絶縁ゲート型電界効果トランジスタの第２の導通
端子に接続された制御端子と第２の導通端子とを有する
第２の極性の第３の絶縁ゲート型電界効果トランジスタ
と、 前記第１の電源端子に接続された第１の導通端子と前記
第２の絶縁ゲート型電界効果トランジスタの第２の導通
端子に接続された制御端子と第２の導通端子とを有する
第１の極性の第４の絶縁ゲート型電界効果トランジスタ
と、 前記第３の絶縁ゲート型電界効果トランジスタの第２の
導通端子と前記第４の絶縁ゲート型電界効果トランジス
タの第２の導通端子とに接続された定電圧出力端子とを
備えた、定電圧発生回路。 - （２）前記電圧印加手段の前記出力端子によって供給さ
れる前記一定電圧は、前記第１の電源端子電圧および前
記第２の電源端子電圧の少なくとも一方の変動に追随し
て変動する、特許請求の範囲第１項記載の定電圧発生回
路。 - （３）前記電圧印加手段の前記出力端子によって供給さ
れる前記一定電圧は、前記第１の電源端子電圧または前
記第２の電源端子電圧のいずれの変動にも追随せず一定
である、特許請求の範囲第１項記載の定電圧発生回路。 - （４）前記電圧印加手段の前記出力端子は、前記第１の
絶縁ゲート型電界効果トランジスタの前記制御端子に第
１の電圧を印加する第１の出力端子と、前記第２の絶縁
ゲート型電界効果トランジスタの前記制御端子に前記第
１の電圧と異なる第２の電圧を印加する第２の出力端子
とを含む、特許請求の範囲第１項記載の定電圧発生回路
。 - （５）前記第１の抵抗性素子および前記第２の抵抗性素
子は、絶縁ゲート型電界効果トランジスタである、特許
請求の範囲第１項記載の定電圧発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065712A JPS61221812A (ja) | 1985-03-27 | 1985-03-27 | 電圧発生回路 |
| KR1019850007141A KR900001474B1 (ko) | 1985-03-27 | 1985-09-27 | 정전압 발생회로 |
| US06/824,830 US4670706A (en) | 1985-03-27 | 1986-01-31 | Constant voltage generating circuit |
| DE3606203A DE3606203C3 (de) | 1985-03-27 | 1986-02-26 | Konstantspannungs-Erzeugerschaltung |
| US07/735,129 USRE34290E (en) | 1985-03-27 | 1991-07-24 | Constant voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065712A JPS61221812A (ja) | 1985-03-27 | 1985-03-27 | 電圧発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257701A Division JPH0719185B2 (ja) | 1988-10-13 | 1988-10-13 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221812A true JPS61221812A (ja) | 1986-10-02 |
| JPH0574851B2 JPH0574851B2 (ja) | 1993-10-19 |
Family
ID=13294903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065712A Granted JPS61221812A (ja) | 1985-03-27 | 1985-03-27 | 電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4670706A (ja) |
| JP (1) | JPS61221812A (ja) |
| KR (1) | KR900001474B1 (ja) |
| DE (1) | DE3606203C3 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133121A (ja) * | 1987-11-18 | 1989-05-25 | Fujitsu Ltd | 中間レベル設定回路 |
| US6919743B2 (en) | 2002-02-20 | 2005-07-19 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit with low current consumption |
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| US5051995A (en) | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
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| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
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- 1985-03-27 JP JP60065712A patent/JPS61221812A/ja active Granted
- 1985-09-27 KR KR1019850007141A patent/KR900001474B1/ko not_active IP Right Cessation
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- 1986-01-31 US US06/824,830 patent/US4670706A/en not_active Ceased
- 1986-02-26 DE DE3606203A patent/DE3606203C3/de not_active Expired - Lifetime
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- 1991-07-24 US US07/735,129 patent/USRE34290E/en not_active Expired - Lifetime
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| KR900001474B1 (ko) | 1990-03-12 |
| JPH0574851B2 (ja) | 1993-10-19 |
| US4670706A (en) | 1987-06-02 |
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| DE3606203A1 (de) | 1986-10-09 |
| US4670706B1 (ja) | 1989-07-25 |
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