CN107196643A - 一种模拟缓冲电路 - Google Patents

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Abstract

一种模拟缓冲电路，属于半导体集成电路技术领域。电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电阻、第二电阻和第三电阻；第一晶体管的基极连接输入，发射极连接输出，集电极连接第二晶体管的基极和第一电阻的一端；第一电阻的另一端接电源；第二晶体管的发射极接电源，集电极接输出；第三电阻一端接输入，另一端接输出；第三晶体管的基极接输入，发射极接输出，集电极接第二电阻的一端和第四晶体管的基极；第二电阻的另一端接地；第四晶体管的发射极接地，集电极接输出。该电路通过两个比较电路，把输入和输出电压的压差限制在一个pn结电压VBE的范围内，实现了输出电压对输入电压的跟随。且电路结构简单，成本低。

Description

一种模拟缓冲电路
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种模拟缓冲电路。
背景技术
模拟缓冲电路即电压跟随器，是实现输出电压跟随输入电压变化的一类电子元件。也就是说电压跟随器的电压放大倍数接近1。在电路中，模拟缓存器一般作缓冲级或隔离级。因为电压放大器的输出阻抗一般比较高，通常在几千欧姆到几十欧姆。如果后级的输入阻抗比较小，那么信号就会有相当的部分损耗在前级的输出电阻中。这时就需要电压跟随器进行缓冲，起到承上启下的作用。
传统的模拟缓冲电路，用运算放大器以负反馈方式连接，构成单位增益放大器，用于驱动负载，从而输入信号不受负载的影响。但是由运放构成的模拟缓冲电路，结构复杂，大大增加了系统的成本。
发明内容
为解决现有模拟缓冲电路结构复杂、成本高的技术问题，本发明提供了一种结构简单的模拟缓冲电路。
本发明的模拟缓冲电路包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一电阻R1、第二电阻R2和第三电阻R3；第一晶体管Q1的基极连接输入Uin，发射极连接输出Uout，集电极连接第二晶体管Q2的基极和第一电阻R1的一端；第一电阻R1的另一端接电源；第二晶体管Q2的发射极接电源，集电极接输出Uout；第三电阻R3一端接输入Uin，另一端接输出Uout；第三晶体管Q3的基极接输入Uin，发射极接输出Uout，集电极接第二电阻R2的一端和第四晶体管Q4的基极；第二电阻R2的另一端接地；第四晶体管Q4的发射极接地，集电极接输出Uout。
本发明的模拟缓冲电路，当输出Uout比输入Uin低一个pn结电压VBE时，第一晶体管Q1会导通，从而第二晶体管Q2的基极电压会等于输出电压Uout，那么此时第二晶体管Q2会导通，输出电压Uout会迅速上升。当输出电压Uout比输入Uin高一个pn结电压VBE时，第三晶体管Q3会导通，从而第四晶体管Q4的基极电压会等于输出电压Uout，那么此时第四晶体管Q4会导通，输出电压Uout会迅速下降。
通过上述两个比较电路，本发明的模拟缓冲电路就把输入Uin和输出电压的压差限制在一个pn结电压VBE的范围内，实现了输出电压对输入电压的跟随。
附图说明
图1是本发明第一实施方式提供的模拟缓冲器电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
传统的模拟缓冲器电路，均采用运算放大器以负反馈方式连接。由于运算放大器构成的模拟缓冲器结构复杂，从而造成较高的成本。
本发明采用另外一种研发思路，采用晶体管及电阻构成模拟缓冲器，达到降低了系统成本。
如图1所示，为本发明提供的模拟缓冲电路，包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一电阻R1、第二电阻R2和第三电阻R3；第一晶体管Q1的基极连接输入Uin，发射极连接输出Uout，集电极连接第二晶体管Q2的基极和第一电阻R1的一端；第一电阻R1的另一端接电源；第二晶体管Q2的发射极接电源，集电极接输出Uout；第三电阻R3一端接输入Uin，另一端接输出Uout；第三晶体管Q3的基极接输入Uin，发射极接输出Uout，集电极接第二电阻R2的一端和第四晶体管Q4的基极；第二电阻R2的另一端接地；第四晶体管Q4的发射极接地，集电极接输出Uout。
本发明的模拟缓冲电路，当输出Uout比输入Uin低一个pn结电压VBE时，第一晶体管Q1会导通，从而第二晶体管Q2的基极电压会等于输出电压Uout，那么此时第二晶体管Q2会导通，输出电压Uout会迅速上升。当输出电压Uout比输入Uin高一个pn结电压VBE时，第三晶体管Q3会导通，从而第四晶体管Q4的基极电压会等于输出电压Uout，那么此时第四晶体管Q4会导通，输出电压Uout会迅速下降。
通过上述两个比较电路，本发明的模拟缓冲电路就把输入Uin和输出电压的压差限制在一个pn结电压VBE的范围内，实现了输出电压对输入电压的跟随。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (1)

1.一种模拟缓冲电路，其特征在于，包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第一电阻R1、第二电阻R2和第三电阻R3；
第一晶体管Q1的基极连接输入Uin，发射极连接输出Uout，集电极连接第二晶体管Q2的基极和第一电阻R1的一端；第一电阻R1的另一端接电源；第二晶体管Q2的发射极接电源，集电极接输出Uout；第三电阻R3一端接输入Uin，另一端接输出Uout；第三晶体管Q3的基极接输入Uin，发射极接输出Uout，集电极接第二电阻R2的一端和第四晶体管Q4的基极；第二电阻R2的另一端接地；第四晶体管Q4的发射极接地，集电极接输出Uout。
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