DE19604394A1 - Schaltungsanordnung zum Treiben einer Last - Google Patents

Schaltungsanordnung zum Treiben einer Last

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Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.
Eine derartige Schaltungsanordnung ist aus der Literaturstelle Millman, Gra­ bel: "Microelectronics", McGraw-Hill, New York, 1988, Seite 240-241, bekannt. Die dort beschriebene Schaltungsanordnung weist einen ersten Treibertran­ sistor eines ersten Leitungstyps und einen dazu komplementären zweiten Treibertransistor eines zweiten Leitungstyps auf. Die Treibertransistoren sind als Inverter beschaltet, d. h. sie weisen jeweils einen mit einem Aus­ gangsanschluß verbundenen ersten Anschluß, jeweils einen mit einem Ein­ gangsanschluß verbundenen zweiten Anschluß und jeweils einen mit einem ersten bzw. zweiten Versorgungsanschluß verbundenen zweiten Anschluß auf. Ein dem Eingangsanschluß zugeführtes Eingangssignal wird dabei durch die Treibertransistoren in ein Ausgangssignal umgesetzt, welches am Aus­ gangsanschluß ansteht und bezüglich dem Eingangssignal invertiert ist.
Der wesentlich Nachteil dieser Schaltungsanordnung besteht darin, daß das Ausgangssignal aufgrund einer steilen Kennlinie des Inverters Oberwellenan­ teile aufweist, die durch Einkopplung in andere Schaltungsteile der Schal­ tungsanordnung, d. h. durch Übersprechen in andere Signale der anderen Schaltungsteile, Störungen bewirken können.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1 anzugeben, die eine hohe Störfestigkeit aufweist und die mit geringem Schaltungsaufwand kosten­ günstig herstellbar ist.
Die Aufgabe wird durch die kennzeichnenden Merkmale des Patentan­ spruchs 1 gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen erge­ ben sich aus den Unteransprüchen.
Erfindungsgemäß weist die Schaltungsanordnung eine Last mit kapazitivem Lasteingang sowie eine erste und eine zweite Stromquelle auf, wobei der erste Versorgungsanschluß über die erste Stromquelle und den ersten Trei­ bertransistor mit dem am Ausgangsanschluß angeschlossenen Lasteingang der Last verbunden ist und der zweite Versorgungsanschluß über die zweite Stromquelle und den zweiten Treibertransistor mit dem Ausgangsanschluß verbunden ist. Das heißt, die erste Stromquelle ist zum ersten Treibertransi­ stor bezüglich dessen ersten und zweiten Anschluß in Reihe geschaltet und die zweite Stromquelle ist zum zweiten Treibertransistor bezüglich dessen ersten und zweiten Anschluß in Reihe geschaltet. Demzufolge ist ein durch den ersten bzw. zweiten Treibertransistor fließender Ausgangsstrom kleiner als ein erster bzw. zweiter Begrenzungsstrom der ersten bzw. zweiten Strom­ quelle. Da bei einem begrenzten Ausgangsstrom aufgrund des kapazitiven Lasteingangs auch die Flankensteilheit des Ausgangssignals begrenzt ist, ist die Flankensteilheit des Ausgangssignals durch die erste und zweite Strom­ quelle steuerbar.
Die erste und die zweite Stromquelle sind vorzugsweise jeweils als Strom­ spiegelanordnung ausgeführt und weisen demnach jeweils einen ersten bzw. zweiten Stromquellentransistor, einen ersten bzw. zweiten Referenz­ transistor und einen ersten bzw. zweiten Referenzanschluß auf. Der erste Stromquellentransistor und der erste Referenztransistor sind als Transisto­ ren des ersten Leitungstyps und der zweite Stromquellentransistor und der zweite Referenztransistor als Transistoren des zweiten Leitungstyps ausge­ bildet. Der erste bzw. zweite Begrenzungsstromes wird dabei mit einem durch den ersten bzw. zweiten Referenzanschluß fließenden ersten bzw. zweiten Referenzstrom gesteuert.
Bei der Reihenschaltung des ersten bzw. zweiten Treibertransistor mit dem ersten bzw. zweiten Stromquellentransistors können die Stromquellentransi­ storen außerhalb eines vom Eingangsanschluß zum Ausgangsanschluß füh­ renden Signalpfades angeordnet sein, d. h. der erste bzw. zweite Versor­ gungsanschluß ist über den ersten bzw. zweiten Stromquellentransistor mit dem ersten bzw. zweiten Treibertransistor verbunden. Alternativ können die Stromquellentransistoren im Signalpfad angeordnet sein, d. h. der erste bzw. zweite Treibertransistor ist über den ersten bzw. zweiten Stromquel­ lentransistor mit dem Ausgangsanschluß verbunden. Diese Anordnung ist vorteilhaft, da durch die jeweiligen zwischen die Treibertransistoren und Ausgangsanschluß angeordneten Stromquellentransistoren Streukapazitä­ ten vom Eingangsanschluß zum Ausgangsanschluß und somit Störungen, die durch Übersprechen des Eingangssignals in das Ausgangssignal entstehen, reduziert werden.
Die Schaltungsanordnung weist vorzugsweise einen zwischen den ersten bzw. zweiten Treibertransistor und Ausgangsanschluß geschalteten ersten bzw. zweiten Entkopplungstransistor auf. Die Entkopplungstransistoren sind dauernd leitend und bewirken eine Reduzierung der Streukapazitäten vom Eingangsanschluß zum Ausgangsanschluß.
Vorzugsweise sind der erste Treibertransistor, der erste Stromquellentransi­ stor, der erste Steuertransistor und der erste Entkopplungstransistor als Feldeffekttransistoren des p-Kanaltyps, beispielsweise als PMOS-Transistoren, und der zweite Treibertransistor, der zweite Stromquellentransistor, der zweite Steuertransistor und der zweite Entkopplungstransistor als Feldef­ fekttransistoren des n-Kanaltyps, beispielsweise als NMOS-Transistoren, mit jeweils einem als Drain-Anschluß ausgebildetem ersten Anschluß, mit jeweils einem als Source-Anschluß ausgebildetem zweiten Anschluß und mit jeweils einem als Gate-Anschluß ausgebildetem Steueranschluß ausgeführt.
Die Erfindung wird im folgenden anhand der Figuren näher beschrieben. Es zeigen:
Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Schaltungsanord­ nung,
Fig. 2 ein erstes Ausführungsbeispiel der erfindungsgemäßen Schal­ tungsanordnung,
Fig. 3 ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,
Fig. 4 ein drittes Ausführungsbeispiel der erfindungsgemäßen Schal­ tungsanordnung.
Gemäß Fig. 1 ist der erste Treibertransistor 10 als PMOS-Transistor und der zweite Treibertransistor 50 als NMOS-Transistor ausgeführt. Der erste bzw. zweite Treibertransistor 10 bzw. 50 weisen jeweils einen als Drain-Anschluß ausgebildeten ersten Anschluß 11 bzw. 51, jeweils einen als Source-Anschluß ausgebildeten zweiten Anschluß 12 bzw. 52, jeweils einen als Gate-Anschluß ausgebildeten Steueranschluß 13 bzw. 53 und jeweils einen Substrat-An­ schluß auf. Dabei sind der Gate-Anschluß 13 des ersten Treibertransistors 10 und der Gate-Anschluß 53 des zweiten Treibertransistors 50 mit dem Ein­ gangsanschluß 1 verbunden, der Drain-Anschluß 11 des Treibertransistors 10 und der Drain-Anschluß 51 des zweiten Treibertransistors 50 mit dem Aus­ gangsanschluß 2 und mit dem Lasteingang 101 der Last 100 verbunden, der Source-Anschluß 12 des ersten Treibertransistors 10 über die erste Strom­ quelle 20 mit dem ersten Versorgungsanschluß 3 verbunden, der Source-An­ schluß 52 des zweiten Treibertransistors 50 über die zweite Stromquelle 60 mit dem zweiten Versorgungsanschluß 4 verbunden, der Substrat-Anschluß des ersten Treibertransistors 10 mit dem ersten Versorgungsanschluß 3 ver­ bunden und der Substrat-Anschluß des zweiten Treibertransistors 50 mit dem zweiten Versorgungsanschluß 4 verbunden.
An die Versorgungsanschlüsse 3, 4 ist eine Versorgungsspannung angelegt, wobei am ersten Versorgungsanschluß 3 ein erstes Versorgungspotential UDD und am zweiten Versorgungsanschluß 4 ein gegenüber dem ersten Versor­ gungspotential UDD kleineres zweites Versorgungspotential USS an liegt. Dem Eingangsanschluß 1 wird als Eingangssignal UE eine digitale Spannung, d. h. eine einen High-Pegel und einen Low-Pegel aufweisende Spannung zuge­ führt. Dabei entspricht der High-Pegel dem ersten Versorgungspotential UDD und der Low-Pegel dem zweiten Versorgungspotential USS.
Bei einem High-Pegel des Eingangssignals UE ist der erste Treibertransistor 10 sperrend und der zweite Treibertransistor 50 leitend, bei einem Low- Pegel des Eingangssignals UE ist hingegen der erste Treibertransistor 10 lei­ tend und der zweite Treibertransistor 50 sperrend. Am Ausgangsanschluß 2 steht demnach als Ausgangssignal UA eine digitale Spannung an, die bei ei­ nem Low-Pegel des Eingangssignals UE einen High-Pegel und bei einem High- Pegel des Eingangssignals UE einen Low-Pegel aufweist. Der bei leitendem ersten Treibertransistor 10 durch den ersten Treibertransistor 10 zum Aus­ gangsanschluß 2 fließende Ausgangsstrom IA ist kleiner als der erste Be­ grenzungsstrom IB1 der ersten Stromquelle 20 und der bei leiten dem zwei­ ten Treibertransistor 50 vom Ausgangsanschluß 2 zum zweiten Treibertransi­ stor 50 fließende Ausgangsstrom IA ist kleiner als der zweite Begrenzungs­ strom IB2 der zweiten Stromquelle 60. Da der Lasteingang 101 der Last 100 kapazitiv ausgeführt ist, beispielsweise als Gate-Anschluß eines MOS-Transi­ stors oder als Leitung, und da der Ausgangsstrom IA durch den ersten bzw. zweiten Begrenzungsstrom IB1 bzw. IB2 begrenzt ist, ist die Flankensteilheit des Ausgangssignal UA und demnach der Oberwellenanteil des Ausgangssi­ gnals UA durch die Begrenzungsströme IB1, BB2 steuerbar. Die Flankensteilheit der fallenden Flanke des Ausgangssignals UA wird dabei durch den ersten Be­ grenzungsstrom IB1 begrenzt und die Flankensteilheit der steigenden Flanke des Ausgangssignal UA durch den zweiten Begrenzungsstrom IB2 begrenzt.
Fig. 2 zeigt ein erstes Ausführungsbeispiel der Schaltungsanordnung aus Fig. 1, bei der die Stromquellen 20 und 60 als Stromspiegelanordnungen ausgebildet sind. Der erste Stromquellentransistor 30 der ersten Stromquel­ le 20 und der erste Steuertransistor 35 der ersten Stromquelle 20 sind als PMOS-Transistoren ausgeführt während und der zweite Stromquellentransi­ stor 70 der zweiten Stromquelle 60 und der zweite Steuertransistor 75 der zweiten Stromquelle 60 als NMOS-Transistoren ausgeführt sind. Die Strom­ quellentransistoren 30, 70 und die Steuertransistoren 35, 75 weisen jeweils einen als Drain-Anschluß ausgebildeten ersten Anschluß 31, 36, 71, 76, jeweils einen als Source-Anschluß ausgebildeten zweiten Anschluß 32, 37, 72, 77, je­ weils einen als Gate-Anschluß ausgebildeten Steueranschluß 33, 38, 73, 78 und jeweils einen Substrat-Anschluß auf. Der Drain-Anschluß 31 des ersten Stromquellentransistors 30 ist dabei mit dem Source-Anschluß 12 des ersten Treibertransistors 10 verbunden; die Source-Anschlüsse 32 und 37 des ersten Stromquellentransistors 30 und des ersten Steuertransistors 35 und die Sub­ strat-Anschlüsse des ersten Stromquellentransistors 30, des ersten Steuer­ transistors 35 und des ersten Treibertransistors 10 sind mit dem ersten Ver­ sorgungsanschluß 3 verbunden; der Drain-Anschluß 36 des ersten Steuer­ transistors 35 und die Gate-Anschlüsse 33 und 38 des ersten Stromquellen­ transistors 30 und des ersten Steuertransistors 35 sind mit dem ersten Refe­ renzanschluß 5 verbunden; der Drain-Anschluß 71 des zweiten Stromquellen­ transistors 70 ist mit dem Source-Anschluß 52 des zweiten Treibertransistors 50 verbunden; die Source-Anschlüsse 72 und 77 des zweiten Stromquellen­ transistors 70 und des zweiten Steuertransistors 75 und die Substrat-An­ schlüsse des zweiten Stromquellentransistors 70, des zweiten Steuertransi­ stors 75 und des zweiten Treibertransistors 50 sind mit dem zweiten Versor­ gungsanschluß 4 verbunden; der Drain-Anschluß 76 des zweiten Steuertransi­ stors 75 und die Gate-Anschlüsse 73 und 78 des zweiten Stromquellentran­ sistors 70 und des zweiten Steuertransistors 75 sind mit dem zweiten Re­ ferenzanschluß 6 verbunden.
Dem ersten und zweiten Referenzeingang 5 bzw. 6 werden zur Steuerung des ersten bzw. zweiten Begrenzungsstrom IB1 bzw. IB2 ein erster bzw. zwei­ te Referenzstrom IRef1 bzw. IRef2 zugeführt. Der erste bzw. zweite Begren­ zungsstrom IB1 bzw. IB2 ist in guter Näherung proportional zum ersten bzw. zweiten Referenzstrom IRef1 bzw. IRef2. Der Proportionalitätsfaktor ist dabei in bekannter Weise über Kanalbreiten-zu-Kanallängen-Verhältnisse der Strom­ quellentransistoren 30, 70 und Steuertransistoren 35, 75 vorgebbar.
Die Schaltungsanordnung aus Fig. 3, welche ein zweites Ausführungsbei­ spiel als vorteilhafte Weiterbildung der Schaltungsanordnung aus Fig. 2 zeigt, weist zusätzlich einen als PMOS-Transistor ausgeführten ersten Ent­ kopplungstransistor 80 und einen als NMOS-Transistor ausgeführten zweiten Entkopplungstransistor 90, mit jeweils einem als Drain-Anschluß ausgebilde­ ten ersten Anschluß 81 bzw. 91, mit jeweils einem als Source-Anschluß ausge­ bildeten zweiten Anschluß 82 bzw. 92, mit jeweils einem als Gate-Anschluß ausgebildeten Steueranschluß 83 bzw. 93 und mit jeweils einem Substrat- Anschluß auf. Die Drain-Anschlüsse 81 und 91 des ersten bzw. zweiten Ent­ kopplungstransistors 80 bzw. 90 sind mit dem Ausgangsanschluß 2 verbun­ den, der Source-Anschluß 82 des ersten Entkopplungstransistors 80 ist mit dem Drain-Anschluß 11 des ersten Treibertransistors 10 verbunden, der Source-Anschluß 92 des zweiten Entkopplungstransistors 90 ist mit dem Drain-Anschluß 51 des zweiten Treibertransistors 50 verbunden, der Gate-An­ schluß 83 des ersten Entkopplungstransistors 80 und der Substrat-Anschluß des zweiten Entkopplungstransistors 90 sind mit dem zweiten Versorgungs­ anschluß 4 verbunden und der Gate-Anschluß 93 des zweiten Entkopplungs­ transistors 90 und der Substrat-Anschluß des ersten Entkopplungstransistors 80 sind mit dem ersten Versorgungsanschluß 3 verbunden.
Die Entkopplungstransistoren 80 und 90 sind demnach dauernd leitend. Sie sind lediglich zur Reduzierung von parasitären Streukapazitäten, welche vom Eingangsanschluß 1 zum Ausgangsanschluß 2 reichen, vorgesehen. Mit den Entkopplungstransistoren 80, 90 wird demzufolge ein Übersprechen des Eingangssignals UE in das Ausgangssignal UA verhindert.
Fig. 4 zeigt als drittes Ausführungsbeispiel eine gegenüber der Schaltungs­ anordnung aus Fig. 2 leicht veränderte Schaltungsanordnung, bei der die Stromquellen 20, 60 im vom Eingangsanschluß 1 zum Ausgangsanschluß 2 reichenden Signalpfad liegen. Das heißt, der erste Treibertransistor 10 ist über den ersten Stromspiegeltransistor 30 mit dem Ausgangsanschluß 2 und der zweite Treibertransistor 50 über den zweiten Stromspiegeltransistor 70 mit dem Ausgangsanschluß 2 verbunden. Dabei sind der Drain-Anschluß 31 des ersten Stromquellentransistors 30 und der Drain-Anschluß 71 des zwei­ ten Stromquellentransistors 70 mit dem Ausgangsanschluß 2 verbunden, der Source-Anschluß 32 bzw. 72 des ersten bzw. zweiten Stromquellentransistors 30 bzw. 70 mit dem Drain-Anschluß 11 bzw. 51 des ersten bzw. zweiten Trei­ bertransistors 10 bzw. 50 verbunden und der Source-Anschluß 12 bzw. 52 des ersten bzw. zweiten Treibertransistors 10 bzw. 50 mit dem ersten bzw. zweiten Versorgungsanschluß 3 bzw. 4 verbunden. Die restlichen Anschlüsse sind in der gleichen Art wie bei der Schaltungsanordnung aus Fig. 2 be­ schaltet.
Die jeweiligen zwischen die Treibertransistoren 10, 50 und den Ausgangsan­ schluß 2 geschalteten Stromquellentransistoren 30, 70 bewirken eine Redu­ zierung von parasitären Streukapazitäten zwischen dem Eingangsanschluß 1 und dem Ausgangsanschluß 2 und somit eine Reduzierung des Überspre­ chens des Eingangssignals UE in das Ausgangssignal UA.

Claims (5)

1. Schaltungsanordnung zum Treiben einer Last (100), mit einem ersten Trei­ bertransistor (10) eines ersten Leitungstyps und einem dazu komplementä­ ren zweiten Treibertransistor (50) eines zweiten Leitungstyps, die jeweils ei­ nen ersten Anschluß (11, 51), einen zweiten Anschluß (12, 52) und einen Steu­ eranschluß (13, 53) aufweisen, wobei die Steueranschlüsse (13, 53) der Trei­ bertransistoren (10, 50) mit einem Eingangsanschluß (1), an dem ein Ein­ gangssignal (UE) anliegt, verbunden sind, die ersten Anschlüsse (11, 51) der Treibertransistoren (10, 50) mit einem Ausgangsanschluß (2), an dem ein Ausgangssignal (UA) ansteht, verbunden sind und die zweiten Anschlüsse (12, 52) des ersten bzw. zweiten Treibertransistors (10, 50) mit einem ersten bzw. zweiten Versorgungsanschluß (3, 4), an denen jeweils ein erstes bzw. zweites Versorgungspotential (UDD, USS) an liegt, verbunden sind, dadurch gekenn­ zeichnet, daß die Last (100) einen mit dem Ausgangsanschluß (2) verbunde­ nen kapazitiven Lasteingang (101) aufweist, und daß zur Begrenzung der Flankensteilheit des Ausgangssignals (UA) eine einen ersten Begrenzungs­ strom (IB1) liefernde erste Stromquelle (20) und eine einen zweiten Begren­ zungsstrom (IB2) liefernde zweite Stromquelle (60) vorgesehen ist, wobei die erste Stromquelle (20) zwischen dem ersten Versorgungsanschluß (3) und dem Ausgangsanschluß (2) angeordnet ist und zum ersten Treibertransistor (10) bezüglich dessen ersten Anschlusses (11) und zweiten Anschlusses (12) in Reihe geschaltet ist, und die zweite Stromquelle (60) zwischen dem zweiten Versorgungsanschluß (4) und dem Ausgangsanschluß (2) angeordnet ist und zum zweiten Treibertransistor (50) bezüglich dessen ersten Anschlusses (51) und zweiten Anschlusses (52) in Reihe geschaltet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Stromquelle (20) als Stromspiegelanordnung mit einem ersten Strom­ quellentransistor (30) des ersten Leitungstyps und einem ersten Steuertran­ sistor (35) des ersten Leitungstyps und die zweite Stromquelle (60) als Strom­ spiegelanordnung mit einem zweiten Stromquellentransistor (70) des zwei­ ten Leitungstyps und einem zweiten Steuertransistor (75) des zweiten Lei­ tungstyps ausführt sind, wobei
  • - die Stromquellentransistoren (30, 70) und die Steuertransistoren (35, 75) jeweils einen ersten Anschluß (31, 71, 36, 76), einen zweiten An­ schluß (32, 72, 37, 77) und einen Steueranschluß (33, 73, 38, 78) aufwei­ sen,
  • - die erste und zweite Stromquelle (20, 60) zur Steuerung des ersten bzw. zweiten Begrenzungsstromes (IB1, IB2) jeweils einen ersten bzw. zweiten Referenzeingang (5, 6) für einen ersten bzw. zweiten Refe­ renzstrom IRef1, IRef2) aufweisen,
  • - der erste Stromquellentransistor (30) und der erste Treibertransistor (10) bezüglich ihrer ersten Anschlüsse (31, 11) und zweiten Anschlüsse (32, 12) zueinander in Reihe geschaltet sind,
  • - der zweite Stromquellentransistor (70) und der zweite Treibertransi­ stor (50) bezüglich ihrer ersten Anschlüsse (71, 51) und zweiten An­ schlüsse (72, 52) zueinander in Reihe geschaltet sind,
  • - der erste Anschluß (36) des ersten Steuertransistors (35) und die Steu­ eranschlüsse (38, 33) des ersten Steuertransistors (35) und des ersten Stromquellentransistors (30) mit dem ersten Referenzanschluß (5) ver­ bunden sind,
  • - der erste Anschluß (76) des zweiten Steuertransistor (75) und die Steu­ eranschlüsse (78, 73) des zweiten Steuertransistors (75) und des zwei­ ten Stromquellentransistors (70) mit dem zweiten Referenzanschluß (6) verbunden sind,
  • - der zweite Anschluß (37) des ersten Steuertransistors (35) mit dem er­ sten Versorgungsanschluß (3) verbunden ist
  • - und der zweite Anschluß (77) des zweiten Steuertransistors (75) mit dem zweiten Versorgungsanschluß (4) verbunden ist.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein erster Entkopplungstransistor (80) des ersten Leitungstyps und ein zweiter Entkopplungstransistor (90) des zweiten Leitungstyps mit jeweils einem er­ sten Anschluß (81, 91), einem zweiten Anschluß (82, 92) und einem Steueran­ schluß (83, 93) zur Unterdrückung von Übersprechen des Eingangssignals (UE) in das Ausgangssignal (UA) vorgesehen sind, wobei die ersten Anschlüsse (81, 91) der Entkopplungstransistoren (80, 90) mit dem Ausgangsanschluß (2) ver­ bunden sind, der zweite Anschluß (82, 92) des ersten Entkopplungstransistor (80) bzw. zweiten Entkopplungstransistors (90) mit dem ersten Anschluß (11, 51) des ersten Treibertransistors (10) bzw. zweiten Treibertransistors (50) ver­ bunden sind und die Steueranschlüsse (83, 93) des ersten Entkopplungstran­ sistor (80) bzw. zweiten Entkopplungstransistors (90) mit dem zweiten Ver­ sorgungsanschluß (4) bzw. ersten Versorgungsanschluß (3) verbunden sind.
4. Schaltungsanordnung nach einem der vorherigen Ansprüche, dadurch ge­ kennzeichnet, daß der erste Treibertransistor (10), der erste Stromquellen­ transistor (30), der erste Steuertransistor (35) und der erste Entkopplungs­ transistor (80) als Feldeffekttransistoren des p-Kanaltyps ausgeführt sind und der zweite Treibertransistor (50), der zweite Stromquellentransistor (70), der zweite Steuertransistor (75) und der zweite Entkopplungstransistor (90) als Feldeffekttransistoren des n-Kanaltyps ausgeführt sind.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der erste und zweite Treibertransistor (10, 50), der erste und zweite Stromquel­ lentransistor (30, 70), der erste und zweite Steuertransistor (35, 75) und der erste und zweite Entkopplungstransistor (80, 90) als MOS-Transistoren ausge­ führt sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003055071A1 (de) * 2001-12-21 2003-07-03 Austriamicrosystems Ag Schaltungsanordnung zur bereitstellung eines ausgangssignals mit einstellbarer flankensteilheit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2425973A1 (de) * 1973-06-01 1975-01-02 Rca Corp Komplementaer-fet-verstaerker
US4638184A (en) * 1983-09-22 1987-01-20 Oki Electric Industry Co., Ltd. CMOS bias voltage generating circuit
GB2184622A (en) * 1985-12-23 1987-06-24 Philips Nv Output buffer having limited rate-of-change of output current
US4791326A (en) * 1987-01-22 1988-12-13 Intel Corporation Current controlled solid state switch
US5013940A (en) * 1989-11-03 1991-05-07 Cypress Semiconductor Corporation Multi stage slew control for an IC output circuit
US5027053A (en) * 1990-08-29 1991-06-25 Micron Technology, Inc. Low power VCC /2 generator
DE3606203C2 (de) * 1985-03-27 1992-07-02 Mitsubishi Denki K.K., Tokio/Tokyo, Jp

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2425973A1 (de) * 1973-06-01 1975-01-02 Rca Corp Komplementaer-fet-verstaerker
US4638184A (en) * 1983-09-22 1987-01-20 Oki Electric Industry Co., Ltd. CMOS bias voltage generating circuit
DE3606203C2 (de) * 1985-03-27 1992-07-02 Mitsubishi Denki K.K., Tokio/Tokyo, Jp
GB2184622A (en) * 1985-12-23 1987-06-24 Philips Nv Output buffer having limited rate-of-change of output current
US4791326A (en) * 1987-01-22 1988-12-13 Intel Corporation Current controlled solid state switch
US5013940A (en) * 1989-11-03 1991-05-07 Cypress Semiconductor Corporation Multi stage slew control for an IC output circuit
US5027053A (en) * 1990-08-29 1991-06-25 Micron Technology, Inc. Low power VCC /2 generator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 1-161913 A.,In: Patents Abstracts of Japan, E-824,Sep. 27,1989,Vol.13,No.433 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003055071A1 (de) * 2001-12-21 2003-07-03 Austriamicrosystems Ag Schaltungsanordnung zur bereitstellung eines ausgangssignals mit einstellbarer flankensteilheit
US7095258B2 (en) 2001-12-21 2006-08-22 Austriamicrosystems Ag Circuit arrangement for the provision of an output signal with adjustable flank pitch

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