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Die
Erfindung betrifft eine Pufferschaltung gemäß dem Oberbegriff der unabhängigen Patentansprüche sowie
eine Verwendung derselben.
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Diese
Art von Pufferschaltungen sind beispielsweise aus der JP 5-14181
A, JP 2-37833 A und der
US 6,091,264 bekannt.
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Pufferschaltungen,
insbesondere Pufferschaltungen in komplementärer Schaltungstechnik (CMOS)
werden für
eine Vielzahl digitaler Schaltungen eingesetzt und auch als Push-Pull-Schaltungen oder
vereinfacht als Inverter bezeichnet. 5 zeigt ein
bekanntes Beispiel einer aus komplementären Feldeffekttransistoren
aufgebaute Pufferschaltung für
eine Signalinvertierung. Die dargestellte Pufferschaltung umfasst
zwei in Reihe geschaltete Feldeffekttransistoren T1, T2 unterschiedlichen
Leitfähigkeitstyps,
die zwischen zwei Versorgungsanschlüsse VA1, VA2 geschaltet sind. Über die
zwei Versorgungsanschlüsse
wird die Schaltung mit einer Versorgungsspannung gespeist.
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Ein
Knoten zwischen den beiden Transistoren T1, T2 bildet den Ausgangsabgriff
A für das
Ausgangssignal. Vorliegend steuert das am Eingang E anliegende Signal
das Schaltverhalten der Transistoren T1, T2 und damit den Spannungsabfall über diese.
Ein Pegel des am Ausgang A abgreifbaren Ausgangssignals ist gegenüber dem
Eingangssignalpegel bei einer geeigneten Wahl der Potenziale an
den Anschlusse VA1 und VA2 invertiert. Das Ausgangssignal wechselt
somit zwischen einem als logisch niedrig und einem als logisch hoch
bezeichneten Pegel.
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Eingangssignale
mit hoher Amplitude können
allerdings zu einem Durchbruch zwischen dem Steueranschluss und
dem Senkenanschluss der Transistoren führen. Damit ist für Hochspannungs anwendungen
eine besonders aufwendige und teure Prozesstechnologie notwendig.
Ungewünschte
Prozessschwankungen während
der Herstellung der einzelnen Transistoren können den Umschaltpunkt des Ausgangssignals
zwischen einem hohen und einem niedrigen Pegel ungünstig beeinflussen,
sodass eine Umschaltung bei nicht gewünschten Werten erfolgt beziehungsweise
insgesamt der Stromverbrauch ansteigt, wenn beide Transistoren im
leitenden Zustand sind.
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Aufgabe
der vorliegenden Erfindung ist es, eine Pufferschaltung anzugeben,
bei der die oben genannten Nachteile reduziert sind.
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Diese
Aufgabe wird mit den Gegenständen der
unabhängigen
Patentansprüche
1 und 7 gelöst. Weiterbildungen
und Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
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Erfindungsgemäß ist vorgesehen,
ein erstes Transistorpaar mit einem ersten Transistor und einem
dazu in Reihe geschalteten zweiten Transistor unterschiedlichen
Leitfähigkeitstyps
mit ihren jeweiligen Steueranschlüssen an einen Signaleingang
anzuschließen.
Erste Anschlüsse
des ersten und zweiten Transistors sind miteinander in einem Ausgangsknoten
verbunden. Weiterhin ist eine erste steuerbare Strecke vorgesehen,
die mit einem ersten Anschluss an einen ersten Potenzialanschluss
zur Versorgung und mit ihrem zweiten Anschluss einerseits an ihren
Steueranschluss sowie an den zweiten Anschluss des ersten Transistors
angeschlossen ist. Eine zweite steuerbare Strecke ist mit einem
ersten Anschluss an einen zweiten Potenzialanschluss und mit ihrem
zweiten Anschluss einerseits an ihren Steueranschluss und andererseits
an den zweiten Anschluss des zweiten Transistors angeschlossen.
Dabei weist die erste steuerbare Strecke den gleichen Leitfähigkeitstyp
wie der erste Transistor und die zweite steuerbare Strecke den gleichen
Leitfähigkeitstyp
wie der zweite Transistor auf.
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Somit
ist in einer Pufferschaltung ein erstes Transistorpaar mit einem
ersten Transistor und einem in Reihe geschalteten zweiten Transistor
mit ihren Steueranschlüssen
mit einem Signaleingang der Pufferschaltung verbunden. Der erste
Transistor weist einen ersten Leitfähigkeitstyp und der zweite Transistor
einen zweiten Leitfähigkeitstyp
auf. Weiterhin ist ein erstes Element mit einem diodenförmigen Übertragungsverhalten
vorgesehen, das mit einem Katodenanschluss an den ersten Transistor
angeschlossen. Ein zweites Element ebenfalls mit einem diodenförmigen Übertragungsverhalten
ist mit seinem Anodenanschluss an den zweiten Transistor angeschlossen.
Erstes und zweites Element sind ebenfalls mit ihren jeweils anderen
Anschluss mit einem Versorgungspotenzialknoten gekoppelt.
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Durch
die spezielle Ausgestaltung mit zusätzlichen Elementen mit einem
diodenförmigen Übertragungsverhalten
an den Anschlüssen
des ersten Transistorpaares wird eine Durchbruchsspannung erhöht, sodass
die dargestellte Schaltung auch für Anwendungen mit hohen Eingangsamplituden
geeignet ist. Zudem wird die Linearität des Übertragungsverhaltens verbessert.
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Die
erfindungsgemäße Rückkopplung
in der ersten und der zweiten steuerbaren Strecke durch Verbindung
des jeweiligen Steueranschlusses mit dem zweiten Anschluss entspricht
einer Ausbildung als ein Element mit diodenförmigem Übertragungsverhalten. Daher
lässt sich
in einer Ausführung
der Erfindung die erste und zweite steuerbare Strecke durch eine
Diode implementieren. In einer alternativen Ausgestaltung sind die
erste und die zweite steuerbare Strecke jeweils als Feldef fekttransistoren
ausgeführt,
deren Senkenanschlüsse
mit dem jeweiligen Steueranschluss verbunden sind.
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Bei
der Erfindung ist zudem ein zweites Transistorpaar zwischen den
ersten und den zweiten Potenzialanschluss zu dessen Versorgung geschaltet. Das
zweite Transistorpaar weist einen dritten und einen vierten in Reihe
geschalteten Transistor auf. Ein Steueranschluss des dritten Transistors
ist mit dem Steueranschluss der ersten steuerbaren Strecke und ein
Steueranschluss des vierten Transistors mit dem Steueranschluss
der zweiten steuerbaren Strecke verbunden. Ein Knoten zwischen dem
dritten und dem vierten Transistor ist an den Ausgangsknoten zwischen
dem ersten und dem zweiten Transistor angeschlossen.
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Durch
das zweite Transistorpaar wird eine Linearität in der Übertragungskennlinie weiter
verbessert sowie eine höhere
Treiberfähigkeit
erreicht. Gleichzeitig sinkt durch die parallele Anordnung des dritten
Transistors mit der ersten steuerbaren Strecke beziehungsweise des
vierten Transistors mit der zweiten steuerbaren Strecke eine parasitäre Kapazität. Dadurch
wird der Leistungsverbrauch der Schaltung reduziert, der Wirkungsgrad
und die Stromtragefähigkeit
weiter verbessert.
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In
einer Ausgestaltungsform der Erfindung umfassen der dritte und der
erste Transistor sowie der zweite und der vierte Transistor jeweils
den gleichen Leitfähigkeitstyp.
In einer Ausgestaltung sind der erste Transistor mit einem p-Kanal-Feldeffekttransistor
und der zweite Transistor mit einem n-Kanal-Feldeffekttransistor ausgeführt. Natürlich ist
es ebenso möglich,
den Leitfähigkeitstyp
der Transistoren zu vertauschen. In einer weiteren Ausgestaltung der
Erfindung umfasst zumindest der erste und der zweite Transistor
jeweils einen Substratanschluss, der mit dem jeweiligen Quellenanschluss
verbunden ist.
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Durch
die Reihenschaltung aus den steuerbaren Strecken und dem ersten
Transistorpaar wird es möglich,
eine Kanallänge
aller verwendeten Transistoren oder zumindest des ersten Transistorpaares zu
reduzieren. So weisen in einer Ausführungsform der Erfindung die
Transistoren eine Kanallänge
im Bereich von 60 bis 120 Nanometer auf. In einer anderen Ausgestaltungsform
beträgt
die Kanallänge
70 bis 90 Nanometer. Die erfindungsgemäße Ausgestaltung erlaubt darüber hinaus
die Veränderung
einzelner Parameter der Transistoren, beispielsweise der Dotierung,
der Kanalbreite oder der Kanallänge.
Dadurch lassen sich in einfacher Weise die Stromtragefähigkeit
sowie der Umschaltzeitpunkt der Pufferschaltung in Abhängigkeit
des Eingangssignals leichter und auf verschiedene Weisen verändern und
so an den jeweiligen Anwendungsfall anpassen. Zufällige Prozessschwankungen
wirken sich auf das Übertragungsverhalten
weniger aus. Die erfindungsgemäße Pufferschaltung
eignet sich für
den Einsatz in Speichern, Speichermodule, aber auch in allen integrierten
Schaltungen für
eine Signalverarbeitung.
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Im
Folgenden wird die Erfindung unter Bezugnahme auf die Zeichnungen
anhand verschiedener Ausführungsbeispiele
im Detail erläutert.
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Es
zeigen:
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1 eine
erste Ausführungsform
einer Pufferschaltung in komplementärer Feldeffekttransistortechnologie,
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2 eine
zweite Ausgestaltungsform der Erfindung,
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3 ein
Spannungsstromdiagramm zur Verdeutlichung des Übertragungsverhaltens einer herkömmlichen
Pufferschaltung sowie einer Ausführungsform
der Erfindung,
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4 ein
Zeitstromdiagramm zur Verdeutlichung der geringeren parasitären Kapazität einer Ausführungsform
der Erfindung gegenüber
einer bekannten Pufferschaltung,
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5 eine
Ausgestaltungsform einer bekannten Pufferschaltung.
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1 zeigt
eine Ausgestaltungsform eines CMOS-Puffers, der mit unipolaren Transistoren
komplementären
Kanaltyps ausgeführt
ist. Die Pufferschaltung weist zwei Versorgungspotenzialanschlüsse VA1
und VA2 auf, die zur Zuführung
eines Versorgungspotenzials bzw. eines Bezugspotenzials für einen
Betrieb der Pufferschaltungen ausgeführt sind. Des Weiteren umfasst
die Pufferschaltung einen Signaleingang E sowie einen Signalausgang
A. Der Signaleingang E ist an zwei Steueranschlüsse eines ersten Transistorpaares
T1, T2 angeschlossen. Der erste Transistor T1 ist als n-Kanal-Feldeffekttransistor ausgeführt. Der
zweite Transistor T2 wird durch einen p-Kanal-Feldeffekttransistor gebildet. Ihre
jeweiligen Senkenanschlüsse
sind in einem gemeinsamen Knoten AK1 miteinander verbunden. Des
Weiteren weisen die beiden Transistoren T1, T2 des ersten Transistorpaares
jeweils einen Substratanschluss auf, der wie hier angedeutet mit
dem Quellenanschluss des jeweiligen Transistors T1 oder T2 verbunden
ist.
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Der
Quellenanschluss des Transistors T1 ist an eine erste steuerbare
Strecke ST1 angeschlossen, die in dieser Ausges taltung mit einem
n-Kanal-Feldeffekttransistor ausgeführt ist. Der mit dem Quellenanschluss
des Transistors T1 verbundene Senkenanschluss der steuerbaren Strecke
ST1 ist ebenfalls mit dem Steueranschluss der steuerbaren Strecke
ST1 verbunden. Der Quellenanschluss der Strecke ST1 ist an den Versorgungspotenzialanschluss
VA2 angeschlossen. Auch der Transistor der steuerbaren Strecke ST1
umfasst einen Substratanschluss, der mit dem Quellenanschluss der
steuerbaren Strecke ST1 verbunden ist.
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In
gleicher Weise ist die steuerbare Strecke ST2 ausgestaltet. Sie
ist mit ihrem Senkenanschluss an den Quellenanschluss des Transistors
T2 angeschlossen. Der Steueranschluss der Strecke ST2 ist mit ihrem
dem Senkenanschluss verbunden. Der Quellenanschluss der Strecke
ST2 ist an den Versorgungspotenzialanschluss VA1 angeschlossen.
An die beiden Versorgungspotenzialanschlüsse VA1 und VA2 lassen sich
unterschiedliche Potenziale anlegen. Beispielsweise wird dem Anschluss
VA2 das Massepotential GND, dem Anschluss VA1 das Potenzial VDD
zugeführt.
Damit wird die Schaltung mit einer Spannung versorgt. Gleichzeitig
lassen sich die im Betrieb der Pufferschaltung erzeugten Ausgangssignale
in ihren Pegeln aus den beiden Potenzialen ableiten.
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Somit
bilden die steuerbaren Strecken ST1, ST2 sowie das erste Transistorpaar
mit den Transistoren T1, T2 eine Reihenschaltung aus Feldeffekttransistoren,
wobei jeweils zwei Feldeffekttransistoren den gleichen Leitfähigkeitstyp
aufweisen.
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Ein
zweites Transistorpaar mit den Transistoren T3 und T4 ist ebenfalls
zwischen den beiden Versorgungspotenzialanschlüssen VA1, VA2 angeordnet. Ein
Knoten zwischen den beiden in Reihe geschalteten Transistoren T3,
T4 ist an den Knoten AK1 angeschlossen und bildet den Signalausgang
A der Pufferschaltung. Die jeweiligen Quellenanschlüsse der
Transistoren T3 und T4 sind mit dem Versorgungspotenzialanschluss
VA1 beziehungsweise VA2 verbunden. Der Steueranschluss des Transistors
T3 ist an den Senkenanschluss der steuerbaren Strecke ST1 beziehungsweise
an den Quellenanschluss des Transistors T1 angeschlossen. Entsprechend
ist der Steueranschluss des Transistors T4 mit dem Quellenanschluss
des Transistors T2 beziehungsweise dem Senkenanschluss der zweiten
steuerbaren Strecke ST2 verbunden.
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Im
Betrieb der Pufferschaltung steuert ein Eingangssignal die Leitfähigkeit
der beiden Transistoren T1, T2. Dadurch wird einer der Transistoren
in einen leitenden Zustand geschaltet, der andere in einen sperrenden.
Durch diesen Vorgang werden die beiden Strecken St1 und St2 sowie
die Transistoren T3 und T4 entsprechend angesteuert, so dass sich abhängig vom
Pegel des Eingangssignals ein dazu invertierter Pegel am Ausgang
der Pufferschaltung ergibt. Dieser weist im Idealfall, d.h. bei
verschwindendem Kanalwiderstand der Transistoren das Bezugspotenzial
GND oder das Versorgungspotenzial VDD auf. Der Umschaltzeitpunkt
zwischen den beiden Pegeln des Ausgangssignals lässt sich durch verschiedene
Parameter, beispielsweise Dotierung, Kanallänge oder auch Kanalbreite der
einzelnen Transistoren über
einen weiten Bereich, fehlertolerant einstellen.
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Im
Gegensatz zu der aus 5 bekannten Ausführungsform
einer Pufferschaltung wird hier anstatt eines einzelnen Transistors
eine Teilschaltung aus drei Transistoren verwendet. Dies erfolgt
im Wesentlichen durch eine zusätzliche
Parallelschaltung des Transistors der zweiten steuerbaren Strecke
ST2 sowie des Transistors T4 an den Senkenanschluss des Transistors
T2 des ersten Transistorpaares. Dadurch wird eine Parallelschaltung
gebildet. Die Kombination aus serieller und paralleler Schaltung
von drei Transistoren verbessert das Signalübertragungsverhalten sowie
den Leistungsverbrauch gegenüber
der bekannten Ausführungsform
in 5 beträchtlich.
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So
ergibt sich als Verlustleistung für die aus 5 bekannte
Ausführungsform
der Wert PDIS = CL VDD 2 KD fCK. wobei
CL die parasitäre Kapazität, VDD die
Versorgungsspannung und fCK die Taktfrequenz
des am Eingang E anliegenden Signals darstellt. Der Parameter KD ist ein zusätzlicher Proportionalitätsfaktor,
der unter anderem das Tastverhältnis
der Taktfrequenz fCK des Eingangssignals
angibt.
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Durch
die in 1 dargestellte Rückkopplung der jeweiligen Senkenanschlüsse auf
den Steueranschluss der steuerbaren Strecke ST2 und ST1 muss zusätzlich die
Schwellenspannung VT der Feldeffekttransistoren berücksichtigt
werden. Dadurch reduziert sich die maximale Spannung um die jeweilige
Schwellenspannung im Bereich von 0,5 Volt. Die Verlustleistung in
der erfindungsgemäßen Anordnung
wird somit geringer und lässt
sich ausdrücken
durch PDISN = CL (VDD – VT)2 KD fCK.
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Bei
einer Versorgungsspannung VDD = 3,3 Volt,
sowie einer Schwellenspannung VT = 0,5 Volt
ergibt sich ein Verhältnis
zwischen einem Leistungsverlust PDISN der
erfindungsgemäßen Anordnung
und dem Leistungsverlust einer bekannten Puffer schaltung zu PDISN/PDIS = 0,72
und damit eine Verbesserung um circa 25%. Die geringere Verlustleistung
ermöglicht
eine Reduzierung des Platzverbrauchs oder eine höhere Signalverarbeitungsgeschwindigkeit
in der Pufferschaltung. Gleichzeitig wird die Ausfallsicherheit
und damit auch die Lebensdauer der Pufferschaltung erhöht.
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3 zeigt
eine Gegenüberstellung
der Abhängigkeiten
des Drainstroms ID gegenüber
der Drainspannung VD für
verschiedene Steuerspannungen VG bei der Pufferschaltung nach einer
Ausführungsform
der Erfindung und der bekannten CMOS-Pufferschaltung nach 5.
Deutlich zu erkennen sind in den Kurven CP1 bis CP4 der lineare Anstieg
des Senkenstroms ID beginnend bei einer Drainspannung VD von circa
0,6 Volt. Die Kurven CP1 bis CP4 zeigen den Verlauf des Drainstroms
ID für
verschiedene Steuerspannungen VG. Entsprechend sind in den Kurven
CP5 bis CP9 die Ausgangskennlinien für verschiedene Steuerspannungen
bei der bekannten Ausführungsform
dargestellt, die einen deutlich nicht lineareren Verlauf im Bereich der
Drainspannung von 0 V bis 3 V aufweisen.
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4 erläutert das
kapazitive Verhalten der erfindungsgemäßen Pufferschaltung im Vergleich
zu der bekannten Pufferschaltung nach 5. Wie aus der
Ausführungsform
nach 1 hervorgeht, wird die gesamte Eingangskapazität der erfindungsgemäßen Pufferschaltung
durch eine Kombination der Kapazität eines einzelnen Feldeffekttransistors
und einer Parallelschaltung der Kapazitäten zweier weiterer Feldeffekttransistoren
gebildet. Die gesamte Eingangskapazität ist demnach immer kleiner
als eine Eingangskapazität
eines einzelnen Feldeffekttransistors. Dies wird durch das dargestellte
Diagramm bestätigt,
bei der den Schaltungen ein pulsförmiges Eingangssignal mit einer
Amplitude von 1 V zugeführt wird.
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Dabei
werden die Eingangsströme
IE gemessen, wobei die Kurve K1 das Verhalten der erfindungsgemäßen Ausführungsform
abbildet. Die Kurve K2 zeigt das Verhalten des bekannten Inverters nach 5.
Deutlich zu erkennen ist der geringere Stromfluss A, der auf eine
deutlich niedrigere Eingangskapazität der erfindungsgemäßen Pufferschaltung
hinweist.
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Eine
Anwendung der erfindungsgemäßen Anordnung
ist demnach besonders für
Schaltungen sinnvoll, die eine niedrige Eingangskapazität benötigen. Beispiele
hierfür
sind vor allem die Eingangsstufen von Empfängern, deren Eingangssignale
nur eine recht geringe Amplitude, aber ein schlechtes Signal/Rauschverhältnis aufweisen.
Durch die geringere Kapazität
werden Umladeeffekte reduziert, wodurch sich auch die Signalverarbeitungsgeschwindigkeit verbessert.
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2 zeigt
eine weitere Ausgestaltungsform der Erfindung. Wirkungs- beziehungsweise
funktionsgleiche Bauelemente tragen die gleichen Bezugszeichen.
In dieser Darstellungsform sind die steuerbaren Strecken ST1 und
ST2 durch jeweils eine Diode D1, D2 ersetzt. Dabei ist bei der Diode
D1 der Katodenanschluss K mit dem Potenzialanschluss VA2 verbunden.
Der Anodenanschluss A ist an den Steueranschluss des Transistors
T3 sowie an den Quellenanschluss des Transistors T1 angeschlossen.
Entsprechend ist der Kathodenanschluss der Diode D2 mit dem Steueranschluss
des Transistors T4 und dem zweiten Anschluss des Transistors T2
des ersten Transistorpaares verbunden. Mit einer Modifikation der
Durchbruchspannungen der Dioden D1, D2 durch entsprechende Dotierung
beziehungsweise Ausgestaltung lässt
sich die Durchbruchsspannung der gesamten Anordnung wie auch der
Umschaltzeitpunktanordnung zwischen einem hohen bzw. niedrigen Ausgangspegel
in Abb. des Eingangssignalpegels verändern. Aufgrund der verschiedenen
Ein stellungsparameter der Transistoren T1, T3 und der Diode D1 sowie
der Transistoren T2, T4 und der Diode D2 kann die erfindungsgemäße Pufferschaltung
auf die jeweilig gewünschte
Anwendung optimiert werden. Zusätzlich
verbessert sich durch die weitere Parallelschaltung von Dioden beziehungsweise
Transistoren eine elektromagnetische Verträglichkeit bis zu einem Bereich
von mehreren Gigahertz.
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- E:
- Eingang
- A:
- Ausgang
- T1,
T2:
- Transistoren
- T3,
T4:
- Transistoren
- AK1,
AK2:
- Ausgangsknoten
- ST1,
ST2:
- steuerbare
Strecken
- D1,
D2:
- Dioden
- VA1,
VA2:
- Potenzialanschlüsse
- A:
- Anodenanschluss
- K:
- Katodenanschluss
- S:
- Quellenanschluss
- CP1,
...,CP9:
- Kurven
- K1,
K2:
- Kurven
- SA1,
SA2:
- Steueranschluss