DE102005030565B3

DE102005030565B3 - Leistungsausgangsstufe

Info

Publication number: DE102005030565B3
Application number: DE102005030565A
Authority: DE
Inventors: Benno Mühlbacher; Achim Gratz; Mayk Röhrich; Evelyn Maria Krickl; Andreas Wiesbauer; David San Segundo Bello; Thomas Pötscher
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2006-10-12
Anticipated expiration: 2025-07-01
Also published as: CN1960173B; CN1960173A; US20070001735A1; US7342448B2

Abstract

Klasse-D-Leistungsausgangsstufe (1) zum Schalten einer Versorgungsspannung (VDD-VSS) mit einem Begrenzungstransistor (5), einem komplementären Begrenzungstransistor (6), einem Schalttransistor (4) und einem komplementären Schalttransistor (7), welche jeweils eine steuerbare Strecke und einen Steueranschluss (8, 9, 10, 11) aufweisen, und einer mit der Versorgungsspannung (VDD-VSS) verbundenen Pegelanpass-Einrichtung (B) zum Erzeugen von Steuersignalen (GLVP, GLVN, GHVP, GHVN) in Abhängigkeit von einem Eingangsschaltsignal (SIN), wobei die Steuersignale (GLVP, GLVN, GHVP, GHVN) an die Steueranschlüsse (8, 9, 10, 11) geführt sind, wobei die steuerbaren Strecken der Begrenzungstransistoren (5, 6) miteinander verbunden sind und über die steuerbaren Strecken der Schalttransistoren (4, 7) an einen ersten und einen zweiten Versorgungsanschluss (2, 3) geschaltet sind und wobei ein geschaltetes Ausgangssignal (OUT) zwischen den steuerbaren Strecken der Begrenzungstransistoren (5, 6) abgreifbar ist und wobei die Schalttransistoren (4, 7) eine niedrigere Spannungsfestigkeit (VLV) aufweisen als die Begrenzungstransistoren (5, 6).

Description

Die vorliegende Erfindung betrifft eine verlustleistungsarme Leistungsausgangsstufe zum Schalten einer Versorgungsspannung, insbesondere eine Klasse-D-Leistungsausgangsstufe zum Treiben von xDSL-Signalen.
Bei Leistungsausgangsstufen in xDSL-Anwendungen sind häufig Leistungen von bis zu 100 mW von einer Vermittlungsstelle über herkömmliche Kupferdrahtleitungen an Teilnehmermodems zu übertragen. Dabei soll die Signaleinkopplung mit geringer Verlustleistung und hoher Linearität erfolgen. Eine entsprechende Ausgangsstufe ist dabei mit anderen Bauteilen auf kleinstem Raum auf einer Platine angeordnet. Um eine möglichst hohe Packungsdichte zu erreichen, wird beispielsweise ein Standard-CMOS-Prozess, der eine maximale Versorgungsspannung von um die 18 V erlaubt, verwendet. Dabei ist die relativ hohe Versorgungsspannung notwendig, um Multiton-Signale mit großem Crestfaktor über die Kupferdrahtleitungen übertragen zu können.
Es sind beispielsweise Leistungsstufen vom Typ D bekannt, die verhältnismäßig effizient verstärken. Zur allgemeinen Erläuterung der Problematik ist in der 1 eine entsprechende Klasse-D-Leistungsstufe dargestellt. Im wesentlichen werden zwei Transistoren M1, M2 als Schalter angesteuert. Dabei sind die Laststrecken bzw. die steuerbaren Strecken der Transistoren M1, M2 zwischen eine Versorgungsspannung VDD-VSS geschaltet. Den entsprechenden Gate-Anschlüssen ist jeweils ein Eingangsschaltsignal SIN, SINQ zugeführt. Das komplementäre Schaltsignal SINQ wird dabei von einem Inverter I erzeugt. An einem Leitungsknoten K zwischen den steuerbaren Strecken der Transistoren M1, M2 ist ein Ausgangssignal OUT abgreifbar, das einen Signalhub aufweist, der der Versorgungsspannung VDD-VSS entspricht. Es sind ferner jeweils eine Diode D1, D2 vorgesehen, die den steuerbaren Strecken der Transistoren M1, M2 parallel geschaltet sind.
Das Eingangsschaltsignal SIN hat in der Regel einen Signalhub, der Logikpegeln entspricht, beispielsweise von 2,5 V, während die Versorgungsspannung VDD-VSS um die 20 V betragen kann. Die Transistoren M1, M2 müssen daher eine besonders hohe Spannungsfestigkeit aufweisen. Um derartige hochvoltfähige Transistoren auszubilden, werden daher meist ein dickes Gateoxid und lange Kanallängen verwendet. Ferner müssen die Transistoren M1, M2 hohe Spitzenströme bis zu einigen Ampere zulassen, sodass im Layout eines entsprechenden integrierten Bausteines die Zuleitungen entsprechend dimensioniert werden müssen und verhältnismäßig große Abstände zueinander aufweisen. Nachteilig ist auch die erforderliche Ansteuerung der Gate-Anschlüsse mit Spannungen von VDD/2, damit die entsprechenden Transistortypen effizient als Schalter betrieben werden können. Demzufolge muss eine Ansteuerstufe ebenfalls derart ausgelegt werden, dass Signalpegel von VDD/2 erzeugt werden können. Dies hat weitere Verlustleistung und Flächenbedarf zur Folge.
Entsprechende Leistungsstufen haben daher einen erhöhten Flächenbedarf, u. a. auch, weil, um einen niedrigen Kanalwiderstand der Transistoren M1, M2 zu erreichen, ein großes Breite-zu-Längen-Verhältnis gewählt werden muss. Nachteilig ergibt sich dann eine große Gate-Source-Kapazität, welche proportional zur Gate-Fläche ist, und die während der Schaltvorgänge umgeladen werden muss. Diese große Kapazität erzeugt dann eine hohe Verlustleistung, welche proportional zur Schaltfrequenz der Versorgungsspannung und der Gate-Source-Kapazität ist. Gerade bei xDSL-Anwendungen, welche immer mehr Verreitung finden, die mit Schaltfrequenzen um die 20 MHz arbeiten, sind derartige einfache Klasse-D-Leistungsstufen weniger geeignet.

In der US 2004/0027755 A1 ist vorgeschlagen, mehrere steuerbare Strecken von Transistoren zu einer Kaskoden-Anordnungen zusammenzuschalten. Dadurch wird zwar die Spannungsfestigkeit der Gesamtanordnung höher als die der einzelnen Transistoren sein, nachteilig ergibt sich jedoch durch die vielen kaskodierten Transistoren ein hoher Flächenbedarf. Ferner addieren sich die Kanalwiderstände der steuerbaren Strecken zu einem hohen Widerstandswert, der die Linearität einer entsprechenden Leistungsstufe beeinträchtigt.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Leistungsausgangsstufe zu schaffen, die eine geringe Verlustleistung, hohe Linearität und einen geringen Flächenbedarf hat.

Diese Aufgabe wird durch eine Klasse-D-Leistungsausgangsstufe zum Schalten einer Versorgungsspannung mit den Merkmalen des Patentanspruchs 1 gelöst.

Demgemäß ist ein Begrenzungstransistor, ein komplementärer Begrenzungstransistor, ein Schalttransistor und ein komplementärer Schalttransistor vorgesehen, die jeweils eine steuerbare Strecke und einen Steueranschluss aufweisen. Die erfindungsgemäße Leistungsausgangsstufe hat eine an die Versorgungsspannung verbundene Pegelanpass-Einrichtung zum Erzeugen von Steuersignalen in Abhängigkeit von einem Eingangsschaltsignal, wobei die Steuersignale an die Steueranschlüsse der Transistoren geführt sind. Die steuerbaren Strecken der Begrenzungstransistoren sind miteinander verbunden und über die steuerbaren Strecken der Schalttransistoren an einen ersten und an einen zweiten Versorgungsanschluss geschaltet, wobei ein geschaltetes Ausgangssignal zwischen den steuerbaren Strecken der Begrenzungstransistoren abgreifbar. Dabei weisen die Schalttransistoren eine niedrigere Spannungsfestigkeit auf, als die Begrenzungstransistoren.

Gemäß der Erfindung werden im Wesentlichen Standard-Logiktransistoren verwendet, die von Begrenzungstransistoren geschützt werden, damit der gesamte Signalhub, also die Versorgungsspannung am Ausgang der Schaltung zur Verfügung stehen. Durch die Verwendung von Schalttransistoren mit einer niedrigen Spannungsfestigkeit lassen sich schnelle Schaltzeiten erzielen, wodurch die erfindungsgemäße Leistungsausgangsstufe für hohe Bandbreiten, also insbesondere für den Einsatz in xDSL-Systemen, geeignet ist. Die Schaltung mittels der Niedrigspannungstransistoren hat eine geringe Verlustleistung der erfindungsgemäßen Leistungsausgangsstufe zur Folge, da nur über einen begrenzten Spannungshub geschaltet wird. Die unterschiedlichen Spannungsfestigkeiten entsprechen auch verschiedenen Kanalwiderständen durch die unterschiedlichen Transistortypen und liefern so insgesamt einen geringen Widerstandswert zwischen den Versorgungsanschlüssen. Die erfindungsgemäße Leistungsausgangsstufe hat daher nur eine kleine Fläche bei einer hohen Bandbreite und eine besonders geringe Verlustleistung. Ferner können der erfindungsgemäßen Ausgangsstufe vorgeschaltete Ansteuerungen klein und sehr effizient ausgeführt werden, da das Eingangsschaltsignal für die Anordnung gemäß der Erfindung nur einen niedrigen Signalhub erfordert. Die Erfindung ermöglicht also auch insgesamt aufwandsgünstigere Leitungstreiberanordnungen, z.B. für xDSL-Anwendungen.

In einer Weiterbildung der erfindungsgemäßen Leistungsausgangsstufe ist mindestens ein weiterer Transistor und ein weiterer komplementärer Transistor mit jeweils einer steuerbaren Strecke und einem Steueranschluss vorgesehen, wobei alle steuerbaren Strecken in Serie an die Versorgungsspannung geschaltet sind und die Pegelanpass-Einrichtung weitere Steuersignale an die Steueranschlüsse der weiteren Transistoren liefert. Die Verwendung weiterer Transistoren, vorzugsweise mit niedriger Spannungsfestigkeit, können an die Steueranschlüsse der Begrenzungstransistoren Steuersignale geführt werden, die bezogen auf die Versorgungsspannungspotenziale eine größere Differenz besitzen. Der Gesamtwiderstand zwischen den Versorgungsanschlüssen lässt sich so weiter verkleinern, und die Begrenzungstransistoren können kleiner dimensioniert ausgeführt werden. Dann sind Parasitärkapazitäten weiter verringert und die Verlustleistung fällt noch geringer aus.

Vorzugsweise sind die Schalttransistoren und/oder die weiteren Transistoren als Niedervolttransistoren ausgeführt. Vorzugsweise sind die Begrenzungstransistoren als Hochvolttransistoren mit einer Spannungsfestigkeit ausgeführt, wobei die Spannungsfestigkeit im Wesentlichen der Versorgungsspannung entspricht.

In einer bevorzugten Ausführungsform sind die Schalttransistoren und/oder die weiteren Transistoren als CMOS-Transistoren ausgeführt.

Die Pegelanpass-Einrichtung erzeugt die Steuersignale vorzugsweise derart, dass die jeweiligen an den steuerbaren Strecken abfallenden Spannungen niedriger sind, als die Spannungsfestigkeit eines jeweiligen Transistors. Somit ist sichergestellt, dass durch Querströme zwischen den Versorgungsanschlüssen keine Schäden an den eingesetzten Transistoren entstehen können. Dabei sind dann vorzugsweise an die Steueranschlüsse der Begrenzungstransistoren konstante Potenziale geführt.

In einer besonders bevorzugten Ausführungsform ist das jeweilige konstante Potenzial derart gewählt, dass es sich von einem der Versorgungspannungspotenziale um den Betrag der Summe aus der Spannungsfestigkeit der Schalttransistoren und einer Schwellspannung des jeweiligen Begrenzungstransistors unterscheidet. Durch die Wahl dieser Potenzialanordnung für die Steueranschlüsse für die Begrenzungstransistoren sind die Schaltspannungen an den Schalttransistoren jeweils so niedrig, dass keiner der Schalttransistoren Schaden nehmen kann.

Vorzugsweise erzeugt die Pegelanpass-Einrichtung die an die Steueranschlüsse der Schalttransistoren geführten Steuersignale derart, dass sie jeweils ein Potenzial aufweisen, das entweder einem der Versorgungspannungspotenziale entsprechen oder ein um die Spannungsfestigkeit des jeweiligen Schalttransistors verschobenen Versorgungsspannungspotenzial entsprechen. Die den Steueranschlüssen bzw. Gate-Anschlüssen der Schalttransistoren zugeführten Signale weisen daher immer jeweils entweder den Pegel eines der Versorgungsspannungspotenziale auf oder ein gegenüber diesem Versorgungsspannungspotenzial, um seine Spannungsfestikeit, die beispielsweise einem logischen Pegel von 2,5 V oder niedriger verschobenem Pegel entspricht.

Die Leistungssausgangsstufe wird vorzugsweise mit einem Eingangsschaltsignal betrieben, das eine Schaltfrequenz von etwa 10 MHz aufweist. Die Schalttransistoren weisen ferner vorzugsweise eine geringere Oxiddicke auf, als die Begrenzungstransistoren.

In einer Weiterbildung der erfindungsgemäßen Leistungsausgangsstufe ist ein erster Klemmtransistor mit einer steuerbaren Strecke und einem Steueranschluss vorgesehen, wobei der Steueranschluss an den Steueranschluss des Schalttransistors verbunden ist und die steuerbare Strecke des Klemmtransistors an einen Leitungsknoten zwischen den steuerbaren Strecken des Schalttransistors und des Begrenzungstransistors und an ein erstes Klemmpotenzial verbunden ist.

Vorzugsweise ist ferner ein zweiter Klemmtransistor mit einer steuerbaren Strecke und einem Steueranschluss vorgesehen, wobei der Steueranschluss an den Steueranschluss des komplementären Schalttransistors verbunden ist und wobei die steuerbare Strecke des Klemmtransistors an einen Leitungsknoten zwischen den steuerbaren Strecken des komplementären Schalttran sistors und des komplementären Begrenzungstransistors und an ein zweites Klemmpotenzial verbunden ist.

Durch die Klemmtransistoren wird eine Schutzschaltung realisiert, die vermeidet, dass eine Spannungsüberhöhung an Leitungsknoten zwischen den steuerbaren Strecken der Begrenzungstransistoren und den Schalttransistoren auftritt. Die Klemmtransistoren können dabei erheblich kleiner dimensioniert werden, als die übrigen Transistoren der Leistungsausgangsstufe.

Vorzugsweise sind die Schalttransistoren und die daran gekoppelten Klemmtransistoren jeweils von komplementärem Typ.

Bevorzugt sind die Klemmpotenziale derart eingestellt, dass jeweils entweder die steuerbare Strecke des entsprechenden Klemmtransistors oder des zugeordneten Schalttransistors niederohmig ist. Die Klemmtransistoren sind vorzugsweise als Niedervolttransistoren ausgeführt.

Die Weiterbildung der Leistungsausgangsstufe mit Klemmtransistoren verhindert, dass die Potenziale zwischen den Begrenzungstransistoren und Schalttransistoren über einen kritischen Wert ansteigen. Die Ansteuerung der Klemmtransistoren erfolgt dabei derart, dass eine entsprechende Schutzschaltung nur dann aktiv ist, also die Laststrecke des jeweiligen Klemmtransistors niederohmig ist, wenn eine Spannungsüberhöhung überhaupt auftreten kann, d. h. wenn die steuerbaren Strecken der Schalttransistoren in ihrem hochohmigen Zustand sind. Ferner verringern die Klemmtransistoren weiter die Verlustleistung der Leistungsausgangsstufe, da die Kapazitäten der Schalttransistor-Gates auf das jeweilige Klemmpotenzial geladen werden, wenn die jeweilige steuerbare Strecke des zugeordneten Schalttransistors hochohmig ist. Die Spannung zwischen Gate-Anschluss des jeweiligen Schalttransistors und dem jeweiligen Klemmpotenzial liegt nur in der Größenordnung von Logikpegeln. Die durch die Aufladung der Gate-Kapazitäten erzeugte Verlustleistung ist daher nur gering.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche sowie der im Folgenden beschriebenen Ausführungsbeispiele der Erfindung. Es zeigt dabei:
1: eine Klasse-D-Ausgangsstufe nach dem Stand der Technik;
2: eine Klasse-D-Leistungsausgangsstufe gemäß der Erfindung;
3: eine erste Weiterbildung der erfindungsgemäßen Leistungsausgangsstufe; und
4: eine zweite Weiterbildung der erfindungsgemäßen Leistungsausgangsstufe.
In den Figuren sind, soweit nichts anderes angegeben ist, gleiche bzw. funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden.
Die 2 zeigt eine erfindungsgemäße Schaltungsanordnung zur Ausbildung einer Klasse-D-Leistungsausgangsstufe 1. Dazu ist ein erster Versorgungsanschluss 2 auf einem ersten Versorgungspannungspotenzial VDD und ein zweiter Versorgungsanschluss 3 auf einem zweiten Versorgungsspannungspotenzial VSS vorgesehen. Zwischen die Versorgungsanschlüsse 2, 3 sind die steuerbaren Strecken bzw. Laststrecken von vier Transistoren 4, 5, 6, 7 in Serie geschaltet. Die Transistoren sind als MOS-Transistoren ausgeführt und weisen jeweils einen Steuer- bzw. Gate-Anschluss 8, 9, 10, 11 auf. Die Transistoren 5, 6 sind als Hochvolttransistoren ausgeführt, die eine Spannungsfestigkeit von beispielsweise 15–25 V aufweisen und so einer Versorgungsspannung VDD-VSS widerstehen. Die Spannungs festigkeit ist vorzugsweise etwa 22 V gewählt. Zwischen den steuerbaren Strecken dieser beiden zueinander komplementären Transistoren 5, 6 ist ein Leitungsknoten 12 vorgesehen, an dem ein Ausgangssignal OUT der erfindungsgemäßen Leistungsstufe 1 abgreifbar ist.
Die beiden MOS-Transistoren 4, 7, über die die als Begrenzungstransistoren eingesetzten Hochvolttransistoren 5, 6 an den jeweiligen Versorgungsanschluss 2, 3 verbunden sind, sind vorzugsweise als Niedervolt-Logiktransistoren ausgeführt. Mittels dieser Niedervolt-Logiktransistoren 4, 7 wird entweder das höhere Versorgungsspannungspotenzial VDD oder das niedrigere Versorgungsspannungspotenzial VSS über die steuerbare Strecke einer der Begrenzungstransistoren 5, 6 an den Leitungsknoten 12 geschaltet. Die Niedervolttransistoren 4, 7 sind daher als Schalttransistoren eingesetzt.
An die Gate-Anschlüsse 8, 9, 10, 11 der hier eingesetzten MOS-Transistoren ist jeweils ein Steuersignal GLVP, GHVP, GHVN, GLVN geführt, die von einer Pegelanpass-Einrichtung 13 erzeugt werden. Die Pegelanpass-Einrichtung ist über Versorgungsanschlüsse 14, 15 an die Versorgungsspannung VDD-VSS verbunden und weist einen Signaleingang 16 auf. An den Signaleingang 16 ist ein Eingangsschaltsignal SIN eingekoppelt. Ferner hat die Pegelanpass-Einrichtung 13 vier Steuerausgänge 17, 18, 19, 20, an denen jeweils eines der Steuersignale GLVP, GHVP, GHVN, GLVN für die Gate-Anschlüsse 8, 9, 10, 11 der Transistoren 4, 5, 6, 7 abgreifbar ist.
Hier ist der erste Schalttransistor 4 als PMOS-Logiktransistor, und der zweite Schalttransistor 7 als NMOS-Logiktransistor ausgeführt. Der erste Begrenzungstransistor 5 ist als PMOS-Hochvolttransistor und der zweite Begrenzungstransistor 6 ist als NMOS-Hochvolttransistor ausgeführt. Die Schalttransistoren 4, 7 weisen jeweils eine Spannungsfestigkeit für übliche Logikschaltpegel von etwa 2,5 V auf. Durch die kaskodierte Verschaltung der Laststrecken der Transisto ren 4, 5, 6, 7 sind die Standard-Logiktransistoren 4, 7 durch die Hochvolt-Transistoren 5, 6 geschützt.
Dabei liefert die Pegelanpass-Einrichtung 13 an die Gate-Anschlüsse 9, 10 der Begrenzungstransistoren 5, 6 jeweils ein Steuersignal GHVP, GHVN auf einem konstanten Potenzial. Das an den Gate-Anschluss 9 des PMOS-Begrenzungstransistors 5 geführte Steuersignal GHVP weist dabei ein Potenzial von GHVP = VDD – VLV – VTH auf, wobei VDD das erste Versorgungsspannungspotenzial, VLV die Spannungsfestigkeit der Schalttransistoren 4, 7 und VTH die Schnellspannung der Begrenzungstransistoren 5, 6 darstellt. Die Pegelanpass-Einrichtung 13 liefert an ihrem Ausgang 19, ein konstantes Potenzial GHVN = VSS + VLV + VTH aufweisendes Steuersignal GHVN an den Gate-Anschluss 10 des zweiten NMOS-Begrenzungstransistors 6.
Die Gate-Anschlüsse 8, 11 der Schalttransistoren 4, 7 werden jeweils von einem Steuer- bzw. Schaltsignal GLVP, GLVN angesteuert, das einen Signalhub von maximaler Spannungsfestigkeit bzw. der maximalen Drain-Source-Spannung für die Schalttransistoren 4, 7 aufweist. Im Wesentlichen hat das Eingangsschaltsignal SIN einen derartigen Logiksignalhub von 2,5 V oder weniger. Das Eingangsschaltsignal weist in der Regel einen ersten oder zweiten logischen Pegel oder H (high) oder L (low) auf, mittels dessen die Schalttransistoren 4, 7 angesteuert werden. Erfindungsgemäß verschiebt die Pegelanpass-Einrichtung 13 das Eingangsschaltsignal SIN derart, dass an dem ersten Schalttransistor 4 bzw. dessen Gate-Anschluss 8 ein erster logischer H-Pegel des Eingangsschaltsignals SIN dem ersten Versorgungsspannungspotenzial VDD entspricht und der zweite logische Pegel L einem Potenzial VDD-VLV entspricht. Analog wird dem zweiten NMOS-Schalttransistor 7 bzw. dessen Gate 11 ein Schalt- bzw. Steuersignal GLVN zugeführt, das entweder auf dem zweiten Versorgungsspannungspotenzial VSS, was dem logischen L-Pegel entspricht, oder VSS + VLV liegt, was dem logischen H-Pegel entspricht. Dabei sind die beiden Schaltsignale GLVP, GLVN bezüglich der durch sie dar gestellten logischen Pegel komplementär. Es schaltet daher immer nur einer der beiden Schalttransistoren 4, 7 durch.
Die Durchbruchspannungen oder Spannungsfestigkeiten bzw. maximalen Drain-Source-Spannungen der Transistoren 4, 5, 6, 7 werden im Wesentlichen durch die Oxiddicke des jeweiligen Gate-Bereiches bestimmt. Erfindungsgemäß sind die Gateoxiddicken so gewählt, dass eine entsprechende Spannungsfestigkeit der Transistoren erreicht wird. Vorzugsweise weisen die Logikschalttransistoren 4, 7 ein dünnes Gateoxid auf, während die Begrenzungstransistoren 5, 6 eine dickere Gateoxidschicht aufweisen.
Durch die erfindungsgemäße Ansteuerung bzw. Wahl der Steuersignale GHVP, GHVN ist sichergestellt, dass über keinem der Schalttransistoren 4, 7 eine Spannung abfällt, die höher ist als die jeweilige Spannungsfestigkeit. Zwischen dem ersten Versorgungsanschluss 2 und einem Leitungsknoten 21 zwischen dem ersten PMOS-Schalttransistor 4 und dem ersten PMOS-Begrenzungstransistor 5 fällt eine Spannung VDD-CASCP ab, die hier bevorzugt kleiner als 2,5 V ist. Genauso fällt zwischen einem Leitungsknoten 122 zwischen der steuerbaren Strecke des NMOS-Begrenzungstransistors 6 und dem NMOS-Schalttransistor 7 eine Spannung CASCN-VSS ab, die geringer als 2,5 V ist.
Bevorzugt erzeugt die Pegelanpass-Einrichtung 13 die Schaltsignale GLVP, GLVN derart, dass, um Querströme zwischen den Versorgungsspannungsanschlüssen 2, 3 zu vermeiden, eine Totzeit von etwa 1 ns vorgesehen ist, in der beide steuerbare Strecken der Schalttransistoren 4, 7 in einem hochohmigen Zustand verharren.
Ein besonderer Vorteil der erfindungsgemäßen Schaltung besteht darin, dass die Standard-Logiktransistoren, welche als Schalttransistoren 4, 7 eingesetzt sind, eine besonders hohe Transitfrequenz aufweisen, und der Schalthub auf die nominale Versorgungsspannung dieser Niedervolttransistoren 4, 7 be grenzt wird. Dadurch wird eine niedrige Verlustleistung der erfindungsgemäßen Klasse-D-Leistungsausgangsstufe erreicht, welche proportional zur Schaltfrequenz parasitärer Kapazitäten und zum Quadrat des Schaltsignalhubs ist. Die erfindungsgemäße Ausführung der in Serie geschalteten steuerbaren Strecken der Schalt- und Begrenzungstransistoren 4, 5, 6, 7 führt ferner zu einem besonders niedrigen Widerstand zwischen den Versorgungsanschlüssen 2, 3.
In der 3 ist eine erste Weiterbildung der erfindungsgemäßen Klasse-D-Leistungsausgangsstufe 100 dargestellt. Die Ausführungsform gemäß 3 weist im Wesentlichen dieselben Elemente wie in 2 auf, wobei jedoch ein weiterer PMOS-Transistor 22 und ein weiterer NMOS-Transistor 23 vorgesehen sind, die ebenfalls als Niedervolttransistoren oder Standard-Logiktransistoren ausgeführt sind. Die steuerbare Strecke des Schalttransistors 4 ist somit über die steuerbare Strecke des weiteren PMOS-Transistors 22 an den Versorgungsanschluss 2 geschaltet und die steuerbare Strecke des zweiten Schalttransistors 7, welcher als NMOS-Transistor ausgeführt ist, ist über die steuerbare Strecke des zweiten weiteren NMOS-Transistors 23 an den zweiten Versorgungsanschluss 3 gekoppelt.
An die Steuer- bzw. Gate-Anschlüsse 24, 25 der weiteren Transistoren 22, 23 ist jeweils ein Steuersignal GLVP2, GLVN2 geführt, das an Steuerausgängen 26, 27 der Pegelanpass-Einrichtung 13 abgreifbar ist. In der hier dargestellten Weiterbildung 100 werden die weiteren Transistoren 22, 23 als Schalttransistoren verwendet, und das Steuersignal GLVP2 weist entweder das Potenzial VDD (H-Pegel) oder VDD-VLV (L-Pegel) auf. Das Steuersignal GLVN2 weist entweder ein Potenzial VSS + VLV (H-Pegel) oder VSS (L-Pegel) auf. Das Steuersignal GHVN wird dann auf GLVN = VSS + VLV + VTH2 gelegt, wobei VTH2 die Schwellspannung der NMOS-Transistoren 4, 7 ist. Das Steuersignal GHVN wird auf GHVN = VSS + 2VLV + VTH gelegt. Analog weist das Steuersignal GLVP ein Potenzial GLVN = VDD – VLV – VTH2 auf, und das Steuersignal GHVP wird auf GHVP = VDD – 2VLV – VTH versetzt.
In der Weiterbildung 100 gemäß der 3 können die Gates 9, 10 der Hochvolttransistoren 5, 6 mit einer größeren Spannung bezüglich VSS bzw. VDD betrieben werden. Dadurch wird der Widerstand zwischen den Versorgungsanschlüssen 2, 3 weiter verkleinert und es können niedriger dimensionierte Hochvolttransistoren 5, 6 eingesetzt werden. Die Weiterbildung 100 hat daher eine verbesserte Verlustleistung und weniger parasitäre Kapazitäten.
In der 4 ist eine zweite Weiterbildung 200 der erfindungsgemäßen Klasse-D-Leistungsausgangsstufe dargestellt. Im Wesentlichen weist die Leistungsausgangsstufe 200 die gleichen Elemente auf, wie es in der 2 dargestellt ist. Es ist ferner ein erster Klemmtransistor 126 als NMOS-Transistor vorgesehen, dessen steuerbare Strecke zwischen dem Leitungsknoten 21 und einem Klemmpotenzial VPR geschaltet ist und dessen Gate-Anschluss 128 an den Gate-Anschluss 8 des PMOS-Schalttransistors 4 gekoppelt ist. Es ist ferner ein zweiter als PMOS-Transistor ausgeführter Klemmtransistor 27 vorgesehen, dessen steuerbare Strecke zwischen dem Leitungsknoten 22 und einem zweiten Klemmpotenzial VNR geschaltet ist, wobei der Gate-Anschluss 129 des zweiten Klemmtransistors 127 an den Gate-Anschluss 11 des zweiten als NMOS-Transistor ausgeführten Schalttransistors 7 gekoppelt ist.
Das erste Klemmpotenzial VPR beträgt VPR = VDD – VLV, und das zweite Klemmpotenzial ist auf VNR = VSS – VSV gesetzt. Durch die von den Klemmtransistoren 126, 127 realisierte Schutzschaltung wird eine Spannungsüberhöhung an den Leitungsknoten 21, 122 ausgeschlossen. Falls die steuerbaren Strecken der Schalttransistoren 4, 7 in hochohmigem Zustand sind, sind die Knoten 21, 122 ebenfalls hochohmig. Dann ergibt sich für das Potenzial des ersten Leitungsknoten 21 CASCP = GHVN – VTH und an dem Leitungsknoten 122 CASCP = GHVP – VTH. Die Spannung zwischen dem Versorgungsanschluss 2 und dem Leitungsknoten 21 VDD-CASCP bzw. zwischen dem zweiten Versorgungsanschluss 3 und dem Leitungsknoten 22 CASCN – VSS kann also durch die Steuersignale GHVP, GHVN verringert werden. Dies hat jedoch eine Widerstandserhöhung der steuerbaren Strecken der Begrenzungstransistoren 5, 6 zur Folge, die unerwünscht ist.
Die Potenziale CASCP und CASCN an den Leitungsknoten 21 bzw. 122 sind auch durch den Leckstrom der Transistoren 4, 5, 6, 7 beeinflusst. Falls beispielsweise in einem statischen Betrieb die steuerbare Strecke des Transistors 7 hochohmig ist, steigt das Potenzial CASCN zunächst, bis der Leckstrom durch die steuerbare Strecke des Transistors 6 und die steuerbare Strecke des Transistors 7 identisch sind. Das Potenzial CASCN kann dann unerwünschter Weise bis auf GHVN ansteigen. Im dynamischen Betrieb, wenn beispielsweise der Transistor 7 mit hoher Schaltfrequenz geschaltet wird, treten zu den Schaltzeitpunkten ebenfalls Spitzenspannungen auf, die nach einer Zeitkonstante, welche vom Kanalwiderstand der Transistorkapazität und Zuleitungskapazitäten abhängt, auf den statischen Wert abklingen.
Die erfindungsgemäß verschalteten Klemmtransistoren 126, 127 verhindern diese Spannungsüberhöhungen. Die durch die Klemmtransistoren 126, 127 gebildeten Schutzschaltungen sind dann aktiviert, wenn die Schalttransistoren 4, 7 in hochohmigem Zustand vorliegen. Zum Schutze des PMOS-Schalttransistors 4 wird ein NMOS-Klemmtransistor 126 eingesetzt, welcher dann eine niederohmige Laststrecke aufweist, wenn die steuerbare Strecke des PMOS-Schalttransistors 4 hochohmig ist. Das Klemmpotenzial VPR = VDD – VLV ist so gewählt, dass es gegenüber VDD kleiner oder gleich der Spannungsfestigkeit des Niedervolttransistors 4 ist. Analog ist für den NMOS-Schalttransistor 7 ein PMOS-Klemmtransistor 127 vorgesehen, der ebenfalls dann eine niederohmige steuerbare Strecke aufweist, wenn die steuerbare Strecke des zugeordneten Schalttransistors 7 hochohmig angesteuert ist.
Die Klemmtransistoren 126, 127 können besonders klein dimensioniert werden, sodass der Flächenmehraufwand, verglichen mit der Ausführung der Transistoren 4, 5, 6, 7 praktisch vernachlässigbar ist. Durch die Schutzschaltung, beispielsweise den NMOS-Klemmtransistor 126, nimmt die Verlustleistung der erfindungsgemäßen Leistungsausgangsstufe 200 nicht zu, denn falls der Knoten 21 ein Potenzial CASCP erreicht, sodass VDD-CASCP in der Größenordnung der Spannungsfestigkeit des Niedervolttransistors 4 liegt, transportiert der Klemmtransistor 126 den überschüssigen Strom ab. Dieser Strom kann beispielsweise von einem Verbraucher, welcher auf einen Niedervoltspannungsversorgung von etwa 2,5 V ausgelegt ist, verwendet werden. Dem Versorgungsanschluss 2 wird daher kein zusätzlicher Strom entzogen. Analog fließt auch kein zusätzlicher Strom aus dem zweiten Versorgungsanschluss 3 in die Schaltung, wenn der zweite Klemmtransistor 27 niederohmig wird, falls die Spannung CASCN-VSS am Leitungsknoten 22 unerwünscht hoch wird. Mittels eines minimalen Schaltungsmehraufwandes gegenüber der Grundschaltung der erfindungsgemäßen Klasse-D-Leistungsausgangsstufe wird daher zuverlässig eine Spannungsüberhöhung der Niedervolttransistoren vermieden. Verglichen mit den Transistoren 4, 5, 6, 7 ist die benötigte Fläche vernachlässigbar, und zusätzliche Hilfsspannungen werden nicht benötigt. Durch den Einsatz der Klemmtransistoren ist somit auch die Lebensdauer der Transistoren verlängert.
Durch den invers zu dem Schalttransistor 7 arbeitenden Klemmtransistor 127 liegt zwischen dem Gate-Anschluss 11 des Schalttransistors 7 und dem Leitungsknoten 122 eine Spannung von VLV an, sofern der Schaltransistor 7 hochohmig ist. Bei einem beispielhaften Ladestrom von 1mA für die Gate-Kapazität ergibt sich bei VLV = 2,5 V eine Verlustleistung durch das Laden der Kapazität von 2,5mW. Ohne den Klemmtransistor müsste der entsprechende Ladestrom aus der Spannungsversorgung VDD-VSS entnommen werden. Bei einer Versorgungsspannung VDD-VSS von 15 V ergäbe sich eine Verlustleistung von 15mW. Eine Ana loge Situation ergibt sich für den Klemmtransistor 126. Durch die Verwendung der Klemmtransistoren 126, 127 wird die Leistungseffizienz der erfindungsgemäßen Leistungsausgangsstufe also noch weiter verbessert.
Obwohl die vorliegende Erfindung anhand von bevorzugten Ausführungsbeispielen erläutert wurde, ist sie nicht darauf beschränkt, sondern vielfältig modifizierbar. Insbesondere sind von den Ausführungsbeispielen abweichende Versorgungsspannungen und Spannungsfestigkeiten einsetzbar.

VDD, VSS: Versorgungsspannungspotenzial
SIN: Eingangsschaltsignal
OUT: Ausgangssignal
K: Leitungsknoten
D1, D2: Diode
M1, M2: Transistor
I: Inverter
SINQ: invertiertes Schaltsignal
CASCP, CASCN: Knotenpotenzial
GLVP, GHVP,: Steuersignal
GHVN, GLVN: Steuersignal
GLVP2, GLVN2: Steuersignal
VPR, VNR: Klemmpotenzial
1: Klasse-D-Leistungsausgangsstufe
2, 3: Versorgungsanschluss
4: Schalttransistor
5: Begrenzungstransistor
6: Begrenzungstransistor
7: Schalttransistor
8, 9, 10, 11: Gate-Anschluss
12: Leitungsknoten
13: Pegelanpass-Einrichtung
14, 15: Versorgungsanschluss
16: Eingang
17, 18, 19, 20: Steuerausgang
21: Leitungsknoten
22, 23: Transistor
24, 25: Gate-Anschluss
26, 27: Steuerausgang
100: Klasse-D-Leistungsausgangsstufe
122: Leitungsknoten
126, 127: Klemmtransistoren
128, 129: Gate-Anschluss
200: Leistungsausgangsstufe

Claims

Klasse-D Leistungsausgangsstufe (1) zum Schalten einer Versorgungsspannung (VDD-VSS) mit: a) einem Begrenzungstransistor (5), einem komplementären Begrenzungstransistor (6), einem Schalttransistor (4) und einem komplementären Schalttransistor (7), welche jeweils eine steuerbare Strecke und einen Steueranschluss (8, 9, 10, 11) aufweisen; und b) einer an die Versorgungsspannung (VDD-VSS) verbundene Pegelanpass-Einrichtung (B) zum Erzeugen von Steuersignalen (GLVP, GLVN, GHVP, GHVN) in Abhängigkeit von einem Eingangsschaltsignal (SIN), wobei die Steuersignale GLVP, GLVN, GHVP, GHVN) an die Steueranschlüsse (8, 9, 10, 11) geführt sind; c) wobei die steuerbaren Strecken der Begrenzungstransistoren (5, 6) miteinander verbunden sind und über die steuerbaren Strecken der Schalttransistoren (4, 7) an einen ersten und einen zweiten Versorgungsanschluss (2, 3) geschaltet sind, und wobei ein geschaltetes Ausgangssignal (OUT) zwischen den steuerbaren Strecken der Begrenzungstransistoren (5, 6) abgreifbar ist; und d) wobei die Schalttransistoren (4, 7) eine niedrigere Spannungsfestigkeit (VLV) aufweisen als die Begrenzungstransistoren (5,6).
Leistungsausgangsstufe (100) nach Anspruch 1, dadurch gekennzeichnet, dass mindestens ein weiterer Transistor (22) und eine weiterer komplementärer Transistor (23) mit jeweils einer steuerbaren Strecke und einem Steueranschluss (24, 25) vorgesehen sind, wobei alle steuerbaren Strecken in Serie an die Versorgungsspannung (VDD-VSS) geschaltet sind und die Pegelanpass- Einrichtung (13) weitere Steuersignale (GLVN2, GLVP2) an die Steueranschlüsse (24, 25) der weiteren Transistoren liefert.
Leistungsausgangsstufe (1, 100) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schalttransistoren (4, 7) und/oder weiteren Transistoren (22, 23) als Niedervolt-Transistoren ausgeführt sind.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Begrenzungstransistoren (5, 6) als Hochvolt-Transistoren mit einer Spannungsfestigkeit (VHV), die im Wesentlichen der Versorgungsspannung (VDD-VSS) entspricht, ausgeführt sind.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das Eingangsschaltsignal (SIN) einen Logikpegel aufweist und das Ausgangssignal (OUT) einen Signalhub aufweist, der im Wesentlichen der Versorgungsspannung (VDD-VSS) entspricht.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Schalttransistoren (4, 7) und/oder die weiteren Transistoren (22, 23) als CMOS-Transistoren ausgeführt sind.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Pegelanpass-Einrichtung (13) die Steuersignale (GLVP, GLVN, GHVP, GHVN) derart erzeugt, dass die jeweiligen an den steuerbaren Strecken abfallenden Spannungen niedriger sind als die Spannungsfestigkeit (VHV, VLV) eines jeweiligen Transistors (4, 5, 6, 7, 22, 23).
Leistungsausgangsstufe (1, 100) nach Anspruch 7, dadurch gekennzeichnet, dass die an die Steueranschlüsse (9, 10) der Begrenzungstransistoren (5, 6) geführten Steuersignale (GHVP, GHVN) jeweils ein konstantes Potenzial aufweisen.
Leistungsausgangsstufe (1, 100) nach Anspruch 8, dadurch gekennzeichnet, dass das jeweilige konstante Potenzial (GHVP, GHVN) derart gewählt ist, dass es sich von einem der Versorgungsspannungspotenziale (VDD, VSS) um den Betrag der Summe aus der Spannungsfestigkeit (VHV) der Schalttransistoren (4, 7) und einer Schwellspannung VTH) des jeweiligen Begrenzungstransistors (5, 6) unterscheidet.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Pegelanpass-Einrichtung (13) die an die Steueranschlüsse (8, 11) der Schalttransistoren (4, 7) geführten Steuersignale (GLVP, GLVN) derart erzeugt, dass sie jeweils ein Potenzial aufweisen, dass entweder einem der Versorgungsspannungspotenziale (VSS, VSS) entspricht oder ein um die Spannungsfestigkeit (VLV) des jeweiligen Schalttransistors (4, 7) verschobenen Versorgungsspannungspotenzial (VDD – VLV, VSS + VLV) entspricht.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass das Eingangsschaltsignal (SIN) einen ersten oder zweiten logischen Pegel aufweist und die Pegelanpass-Einrichtung (13) die an die Steueranschlüsse (8, 11) der Schalttransistoren (4, 7) geführten Steuersignale (GLVN, GLVP) durch Verschieben des Eingangsschaltsignals (SIN) derart erzeugt, dass einer der logischen Pegel einem der Versorgungsspannungspotenziale (VDD, VSS) zugeordnet ist, wobei der Signalhub des jeweiligen Steuersignals (GLVN, GLVP) dem Signalhub des Eingangsschaltsignals (SIN) entspricht.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Leistungsausgangsstufe (1, 100) mit einem Eingangsschaltsignal (SIN) betrieben ist, welches eine Schaltfrequenz von etwa 10 MHz aufweist.
Leistungsausgangsstufe (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Schalttransistoren (4, 7) eine geringere Oxiddicke aufweisen als die Begrenzungstransistoren (5, 6).
Leistungsausgangsstufe (200) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein erster Klemmtransistor (126) mit einer steuerbaren Strecke und einem Steueranschluss (128) vorgesehen ist, wobei der Steueranschluss (128) an den Steueranschluss (8) des Schalttransistors (4) verbunden ist und die steuerbare Strecke des Klemmtransistors (126) an einen Leitungsknoten (21) zwischen den steuerbaren Strecken des Schalttransistors (4) und des Begrenzungstransistors (5) und an ein erstes Klemmpotenzial (VPR) verbunden ist.
Leistungsausgangsstufe (200) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein zweiter Klemmtransistor (127) mit einer steuerbaren Strecke und einem Steueranschluss (129) vorgesehen ist, wobei der Steueranschluss (129) an den Steueranschluss (11) des komplementären Schalttransistors (7) verbunden ist und die steuerbare Strecke des zweiten Klemmtransistors (127) an ei nen Leitungsknoten (122) zwischen den steuerbaren Strecken des komplementären Schalttransistors (7) und des komplementären Begrenzungstransistors (6) und an ein zweites Klemmpotenzial (VNR) verbunden ist.
Leistungsausgangsstufe (200) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Schaltransistoren (4, 7) und die daran gekoppelten Klemmtransistoren (126, 127) jeweils von komplementärem Typ sind.
Leistungsausgangsstufe (200) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Klemmpotenziale (VNR, VNP) derart eingestellt sind, dass jeweils entweder die steuerbare Strecke des entsprechenden Klemmtransistors (126, 127) oder des zugeordneten Schalttransistors (4, 7) niederohmig ist.
Leistungsausgangsstufe (200) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Klemmtransistoren (126, 127) als Niedervolt-Transistoren ausgeführt sind.