DE69936677T2

DE69936677T2 - Schutzstruktur für eine integrierte Schaltungshalbleiteranordnung gegen elektrostatische Entladungen

Info

Publication number: DE69936677T2
Application number: DE69936677T
Authority: DE
Inventors: Ian Juso Northolt Dedic
Original assignee: Fujitsu Electronics Europe GmbH
Current assignee: Fujitsu Electronics Europe GmbH
Priority date: 1998-03-04
Filing date: 1999-01-06
Publication date: 2007-12-06
Anticipated expiration: 2019-01-07
Also published as: EP0940852B1; GB9804588D0; DE69936677D1; GB2335076B; US6317305B1; EP0940852A3; EP0940852A2; JPH11251530A; GB2335076A

Description

Die vorliegende Erfindung betrifft den Schutz vor elektrostatischer Entladung (ESD) in Halbleiterbauelementen, insbesondere in Halbleiterbauelementen, in welchen ein Eingangs- oder Ausgangssignal des Bauelements innerhalb eines vorbestimmten Potentialbereichs variieren darf, der ein Potential gleich oder nahe dem Potential einer der Energieversorgungsleitungen des Bauelements einschließt.
1 der beigefügten Zeichnungen zeigt Bauteile eines herkömmlichen Halbleiterbauelements, das einen ESD-Schutz besitzt. Eine Ausgangsschaltung 2 des Bauelements erzeugt ein Ausgangssignal V₀, das aus dem Bauelement an einem Ausgangsanschluss 3 davon ausgegeben wird. Die Ausgangsspannung darf innerhalb eines Bereichs von 0 bis +1 Volt (bezüglich der elektrischen Masse GND) variieren, wenn das Bauelement in Betrieb ist.
Um das Bauelement 1 vor einem Schaden zu schützen, der durch elektrostatische Entladungen verursacht wird, beispielsweise aufgrund eines unbeabsichtigten Berührens des Ausgabeanschlusses 3 durch einen Montagearbeiter während der Montage des Bauelements auf eine gedruckte Leiterplatte, wird das Bauelement mit einer ESD-Schutzschaltung versehen, welche entsprechende erste und zweite Metalloxidhalbleiter- (MOS-) Feldeffekttransistoren (FETs) 4 und 5 umfasst. Der erste MOS-Transistor 4 besitzt eine P-Typ-Leitfähigkeit, und seine Gate- und seine Sourcezone sind mit einer positiven Energieversorgungsleitung VDD des Bauelements verbunden, und seine Drainzone ist mit dem Ausgangsanschluss 3 verbunden.
Der zweite MOS-Transistor 5 besitzt eine N-Typ-Leitfähigkeit, und seine Drainzone ist mit des Ausgangsanschluss 3 verbunden, und seine Gate- und seine Sourcezone sind mit einer negativen Energieversorgungsleitung des Bauelements (elektrische Masse GND) verbunden.
Wenn das Bauelement in Betrieb ist, wenn es beispielsweise auf einer Leiterplatte montiert ist und eingeschaltet ist, werden sowohl der erste als auch der zweite MOS-Transistor 4 und 5 OFF geschaltet, um den Schaltungsbetrieb nicht zu beeinflussen. Wenn jedoch das Potential des Ausgangsanschlusses ausreichend positiv in Bezug auf die positive Versorgungsleitung VDD wird, schaltet der Transistor 4 ON und leitet Strom sicher vom Ausgangsanschluss 3 zur positiven Versorgungsleitung VDD, wodurch ein Schaden der internen Schaltungsbauteile des Bauelements, wie z.B. der Ausgangsschaltung 2, verhindert wird. Ebenso, wenn das Potential des Ausgangsanschlusses in Bezug auf die elektrische Masse ausreichend negativ wird, schaltet der zweite MOS-Transistor 5 ON, um Strom sicher von der GND-Leitung zum Ausgangsanschluss 3 zu leiten.
Wie schematisch in 1 gezeigt kann, obwohl jeder der Transistoren 4 und 5 für einen ESD-Schutz während des Betriebs des Bauelements normalerweise OFF ist, jeder Transistor 4 und 5 so betrachtet werden, als wären entsprechende Dioden mit seinen Source- und Drainzonen verbunden. Im Falle des PMOS-Transistors 4 ist eine "Source-Diode" D_SP effektiv zwischen der Sourcezone und der VDD angeschlossen, und ist eine "Drain-Diode" D_DP effektiv zwischen der Drainzone und der VDD angeschlossen.
Im Falle des NMOS-Transistors 5 sind entsprechende Source- und Draindioden D_SN und D_DN vorhanden, die effektiv zwischen der relevanten Source- oder Drainzone und GND angeschlossen sind.
Alle der Dioden D_DP, D_SP, D_DN und D_SN sind in der Regel nicht leitend, da keine dieser Dioden in Durchlassrichtung vorgespannt ist, so lange das Potential V₀ des Ausgangsanschlusses innerhalb seines zugelassenen Bereichs von 0 bis +1 Volt verbleibt. Jedoch ergeben sich in dem Bauelement der 1 durch das Vorhandensein des NMOS-Transistors 5 zwei Probleme. Zuerst kann die Draindiode D_DN, die durch den NMOS-Transistor 5 bereitgestellt wird, ausreichend in Durchlassrichtung vorgespannt werden, wenn das Potential V₀ des Ausgangsanschlusses unter 0 Volt geht. Dadurch hat der NMOS-Transistor 5 den Effekt, dass er den zugelassenen Bereich von Ausgangsspannungen der Ausgangsschaltung 2 beschränkt, was in bestimmten Anwendungen (beispielsweise bei Digital-Analog-Wandlern mit Stromausgängen) unerwünscht sein kann.
Zweitens besitzt die Draindiode D_DN, die durch den NMOS-Transistor 5 bereitgestellt wird, obwohl sie OFF geschaltet ist, eine parasitäre Kapazität, die mit ihr verbunden ist, und diese Kapazität ist sowohl relativ groß als auch äußerst nichtlinear, wenn das Potential des Ausgangsanschlusses innerhalb des zugelassenen Bereichs nahe GND ist. Illustrationsweise zeigt eine Kurve N in 2 die Variation der parasitären Kapazität, die mit dem NMOS-Transistor 5 mit dem Potential V₀ des Ausgangsanschlusses verbunden ist. In 2 beträgt VDD beispielsweise 3V. Wenn die Spannung V₀ des Ausgangsanschlusses innerhalb des Bereichs von 0 bis +1 Volt liegt, kann aus 2 gesehen werden, dass der Effekt der parasitären Kapazität, die mit dem NMOS-Transistor 5 verbunden ist, sehr bedeutsam sein kann.
Im Übrigen wird zu Vergleichszwecken die entsprechende parasitäre Kapazität, die mit dem PMOS-Transistor 4 verbunden ist, durch eine Kurve P gezeigt. Die parasitäre Kapazität, die mit dem PMOS-Transistor 4 verbunden ist, ist relativ niedrig und außerdem relativ linear. Solch eine Linearität macht es möglich, die parasitäre Kapazität des PMOS-Transistors zu kompensieren, wenn es erwünscht ist. Es ist jedoch für die viel größere parasitäre Kapazität, die mit dem NMOS-Transistor 5 verbunden ist, infolge ihrer Nichtlinearität keine solche Kompensation möglich.
Die US 5610426 offenbart ein Halbleiterbauelement, das eine Silizium-auf-Isolator (SOI-) Struktur besitzt. Die Feldeffekttransistoren in dem Bauelement besitzen keinen Bereich aus Halbleitermaterial, der die Sourcezone umgibt. Es ist daher keine "Sourcediode" zwischen der Sourcezone und der VDD vorhanden.
Die US 5683918 offenbart auch ein SOI-Halbleiterbauelement, das einen körperverbundenen (engl. body-tied) MOSFET in einer ESD-Schutzschaltung besitzt. Der körperverbundene MOSFET besitzt eine N-Typ Leitfähigkeit und seine Source- und Körperzonen sind zusammen mit VSS verbunden. Es ist eine Draindiode zwischen der Körper- und Drainzone vorhanden, jedoch ist dort keine Sourcediode vorhanden.
Say Q, "Resistorless ESD Protection Device for High Speed CMOS Circuits", Proceedings of the Custom Integrated Circuits Conference, US, New York, IEEE, vol. CONF. 10, (1988-05-16), Seiten 2721-2724, offenbart eine ESD-Schutzschaltung, die zwei N-Kanal Dickoxid-MOS-Transistoren besitzt, die beide in der gleichen P-Wanne (engl. P-well) liegen. Beim ersten Transistor sind die Gate- und die Drainzone zusammen mit dem Verbindungsanschluss verbunden, und beim zweiten Transistor sind die Gate- und die Drainzone zusammen mit der VDD verbunden. Der zweite Transistor besitzt eine Sourcediode zwischen seiner Sourcezone und VSS, schaltet jedoch nur ON, wenn das Verbindungsanschlusspotential unter ein vorbestimmtes Schutzpotential fällt.
Die US 5679971 offenbart eine integrierte Halbleiterschaltung, die einen Verbindungsanschluss besitzt, an den MOSFETs vom P-Typ und vom N-Typ angeschlossen werden, um als Dioden zu wirken.
Es ist daher wünschenswert einen ESD-Schutz für ein Halbleiterbauelement bereitzustellen, welcher dem zugelassenen Bereich von Eingangs-/Ausgangsspannungen des Bauele ments keine Beschränkungen der oben erwähnten Art auferlegt, und auch die Probleme im Zusammenhang mit parasitären Kapazitäten der ESD-Schutzschaltung vermeidet.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterbauelement bereitgestellt, das besitzt: einen Verbindungsanschluss zum Verbinden interner Schaltungsbauteile des Bauelements mit externen Schaltungsbauteilen, wobei das Verbindungsanschlusspotential im Betrieb des Bauelements innerhalb eines vorbestimmten Potentialbereichs variieren darf, der ein Potential gleich oder nahe dem Potential einer negativen Energieversorgungsleitung des Bauelements einschließt; und Mittel zum Schutz vor elektrostatischer Entladung, umfassend einen Feldeffekttransistor mit einer P-Typ-Leitfähigkeit, der eine Sourcezone, die mit dem Verbindungsanschluss verbunden ist, ein Gate, das angeschlossen ist, um ein Potential zu besitzen, das gleich oder nahe dem der Sourcezone ist, und eine Drainzone besitzt, die mit einem Entladungsweg verbunden ist, dessen Potential derart ist, dass der Transistor ON schaltet, wenn das Verbindungsanschlusspotential unter ein vorbestimmtes Schutzpotential fällt, und der Transistor ansonsten OFF ist; dadurch gekennzeichnet, dass ein Bereich von Halbleitermaterial mit einer N-Typ-Leitfähigkeit, der die Sourcezone umgibt, auf einem Potential gehalten wird, so dass eine Sourcediode, die effektiv zwischen der Sourcezone und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Sourcedioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials innerhalb des vorbestimmten Bereichs, um dadurch negative Auswirkungen einer parasitären Kapazität, die mit dieser Sourcediode verbunden ist, für Verbindungsanschlusspotentiale innerhalb des vorbestimmten Bereichs zu reduzieren.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Halbleiterbauelement bereitgestellt, das besitzt: einen Verbindungsanschluss zum Verbinden interner Schaltungsbauteile des Bauelements mit externen Schaltungsbauteilen, wobei das Verbindungsanschlusspotential im Betrieb des Bauelements innerhalb eines vorbestimmten Potentialbereichs variieren darf, der ein Potential gleich oder nahe dem Potential einer positiven Energieversorgungsleitung des Bauelements einschließt; und Mittel zum Schutz vor elektrostatischer Entladung, umfassend einen Feldeffekttransistor mit einer N-Typ-Leitfähigkeit, der eine Sourcezone, die mit dem Verbindungsanschluss verbunden ist, ein Gate, das angeschlossen ist, um ein Potential zu besitzen, das gleich oder nahe dem der Sourcezone ist, und eine Drainzone besitzt, die mit einem Entladungsweg verbunden ist, dessen Potential derart ist, dass der Transistor ON schaltet, wenn das Verbindungsanschlusspotential über ein vorbestimmtes Schutzpotential ansteigt, und der Transistor ansonsten OFF ist; dadurch gekennzeichnet, dass ein Bereich von Halbleitermaterial mit einer P-Typ-Leitfähigkeit, der die Sourcezone umgibt, auf einem Potential gehalten wird, so dass eine Sourcediode, die effektiv zwischen der Sourcezone und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Sourcedioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials innerhalb des vorbestimmten Bereichs, um dadurch negative Auswirkungen einer parasitären Kapazität, die mit dieser Sourcediode verbunden ist, für Verbindungsanschlusspotentiale innerhalb des vorbestimmten Bereichs zu reduzieren.
Nun wird beispielhaft auf die beigefügten Zeichnungen Bezug genommen werden, in welchen:
1, die oben diskutiert wurde, ein Schaltungsdiagramm von Bauteilen eines herkömmlichen Halbleiterbauelements zeigt, das einen ESD-Schutz besitzt;
2, die auch oben diskutiert wurde, einen Graph zum Illustrieren der Effekte parasitärer Kapazitäten in der ESD-Schutzschaltung des Bauelements der 1 präsentiert;
3 ein Schaltungsdiagramm von Bauteilen einer Halbleiterschaltung zeigt, die einen ESD-Schutz besitzt, der die vorliegende Erfindung verkörpert;
4 einen Graph zur Verwendung beim Illustrieren der Effekte parasitärer Kapazitäten zeigt, die mit den ESD-Schutzschaltungsbauteilen des Bauelements der 3 verbunden sind; und
5 eine schematische Draufsicht auf ein Bauteil der ESD-Schutzschaltungsbauteile in dem Bauelement der 3 zeigt.
In 3 werden Komponenten, welche die gleichen sind wie Komponenten des Halbleiterbauelements der 1, das oben beschrieben wird, durch die gleichen Bezugszeichen gekennzeichnet wie sie in 1 verwendet wurden, und diese Komponenten werden hier nicht weiter beschrieben werden. Im Übrigen werden in der folgenden Beschreibung um der Klarheit willen die jeweiligen Source- und Draindioden des PMOS-Transistors 4 in 3 durch die Bezugszeichen D_SP1 und D_DP1 gekennzeichnet.
Das Bauelement der 3 unterscheidet sich vom Bauelement der 1 dadurch, dass der NMOS-Transistor 5 des Bauelements der 1 durch einen zweiten PMOS-Transistor 11 ersetzt wird, dessen Gate- und dessen Sourcezone mit dem Ausgangsanschluss 3 verbunden sind, und dessen Drainzone mit der elektrischen Masse GND verbunden ist. Da es ein Transistor mit einer P-Typ-Leitfähigkeit ist, stellt der Transistor 11 eine Sourcediode D_SP2 zwischen seiner Source zone und der VDD und eine Draindiode D_DP2 zwischen seiner Drainzone und der VDD bereit.
Im Betrieb des Bauelements der 3, da die Sourcezone und das Gate des PMOS-Transistors 11 auf gleichen Potentialen sind, wird der Transistor im OFF-Zustand gehalten. Sollte jedoch das Potential des Ausgangsanschlusses in Bezug auf die elektrische Masse ausreichend negativ werden, wird der Transistor 11 ON geschaltet werden, wobei er Strom sicher durch seinen Kanal vom Masseleiter GND zum Ausgangsanschluss 3 leitet. Daher dient der PMOS-Transistor 11 einer äquivalenten Funktion wie der NMOS-Transistor 5 in 1, indem ein ESD-Schutzweg vom Ausgangsanschluss 3 zum Masseleiter GND bereitgestellt wird, was genutzt wird, um negative Spitzen am Ausgangsanschluss abzuleiten.
Es wird gesehen werden, dass im Bauelement der 3 jede der Source- und Draindioden D_SP2 und D_DP2, die mit dem PMOS-Transistor 11 verbunden sind, stark negativ vorgespannt ist (um mindestens zwei Volt, wenn VDD = +3V), wenn das Potential des Ausgangsanschlusses innerhalb des Bereichs von 0 bis +1 V variiert. Somit ist die parasitäre Kapazität, die mit dem PMOS-Transistor 11 verbunden ist, gering und linear in diesem Bereich (wie durch die Kurve P2 in 3 gezeigt), wie es die parasitäre Kapazität ist, die mit dem anderen PMOS-Transistor 4 verbunden ist (gezeigt durch die Kurve P1, welche in diesem Beispiel mit der Kurve P2 in 4 zusammenfällt). Die Summe der parasitären Kapazitäten der zwei PMOS-Transistoren 4 und 11 ist durch die gepunktete Kurve dargestellt, die in 4 mit "P1+P2 GESAMT" gekennzeichnet ist. Diese Gesamtkapazität ist gering und linear in dem gewünschten Bereich von Ausgangsspannungen des Bauelements. Dementsprechend kann diese parasitäre Gesamtkapazität entweder vernachlässigt werden, oder, in den meisten anspruchsvollen Anwendungen, durch ge eignete Kompensationsmittel kompensiert werden, die einem Fachmann bekannt sind.
Der Transistor 4, der in 3 gezeigt ist, kann, wenn es gewünscht ist, ganz weggelassen werden, da die Sourcediode D_SP2 des Transistors 11 bereits einen ESD-Schutzweg zur VDD bereitstellt, welcher leitet, wenn das Potential des Ausgangsanschlusses einen vorbestimmten Betrag über VDD ansteigt.
5 zeigt eine schematische Draufsicht eines PMOS-Transistors, der zur Verwendung als der Transistor 4 oder der Transistor 11 des Bauelements der 3 geeignet ist. In 5 besitzt der PMOS-Transistor eine verschachtelte Konfiguration, welche beim Reduzieren der physikalischen Breite w des Transistors effektiv ist. Bei dieser verschachtelten Konfiguration wird jede der Gate-, Source- und Drainzonen des Transistors in eine Anzahl unterschiedlicher Abschnitte aufgeteilt, die einer nach dem anderen in Längsrichtung angeordnet sind und elektrisch parallel miteinander verbunden sind. In 5 ist der Transistor beispielhaft in acht Abschnitte P1 bis P8 aufgeteilt gezeigt. Jeder Abschnitt P1 bis P8 besitzt ein Gate, eine Source und einen Drain. Bis auf die jeweiligen Sources der Endabschnitte P1 und P8 sind Sources und Drains benachbarter Abschnitte stetig, beispielsweise ist der Drain des Abschnitts P1 stetig mit dem Drain des benachbarten Abschnitts P2, und wird dementsprechend in 5 selbst durch eine einzige Drainzone D der Länge d gekennzeichnet. Gleichermaßen ist die Source des Transistorabschnitts P2 stetig mit der Source des benachbarten Transistorabschnitts P3, und dementsprechend werden diese zwei Sources als eine stetige Sourcezone S der Länge s in 5 dargestellt.
Auf halbem Wege entlang jeder solchen Drain- oder Sourcezone D oder S (das heilt, wo die jeweiligen Sources und Drains zweier benachbarter Transistorabschnitte zusam mentreffen) wird ein Satz von Kontakten 13, die von den beiden Abschnitten gemeinsam benutzt werden, bereitgestellt, um elektrische Verbindungen zu der betroffenen Source- oder Drainzone S oder D herzustellen. Ein ähnlicher Satz von Kontakten wird für die Sourcezonen S an den Enden des Bauelements bereitgestellt, welche zu den Transistorabschnitten P1 und P8 gehören.
Ein erster Verbindungsweg 14 verbindet die Kontakte 13 aller Drainzonen D mit einem ersten Verbindungsknoten N1 des Transistors. Ein zweiter Verbindungsweg 15 verbindet den Kontakt 13 aller Sourcezonen S mit einem zweiten Verbindungsknoten N2 des Transistors. Der Knoten N2 ist durch einen weiteren Verbindungsweg 16 auch mit den entsprechenden Gates G der Transistorabschnitte P1 bis P8 verbunden.
Im Falle des Transistors 4 der 3 ist der erste Knoten N1 mit dem Ausgangsanschluss 3 des Bauelements verbunden und ist der zweite Konten N2 mit der VDD verbunden. Im Falle des Transistors 11 ist der erste Knoten N1 mit der elektrischen Masse GND verbunden und ist der zweite Knoten N2 mit dem Ausgangsanschluss 3 verbunden.
Es wird gesehen werden, dass in 5 innerhalb jedes Transistorabschnitts P1 bis P8 das Gate G sehr viel näher an den Kontakten der Sourcezone ist als an den Kontakten der Drainzone, beispielsweise können die Kontakte der Drainzonen 5 oder 10 Mal weiter vom Gate entfernt sein als die Kontakte der Sourcezone. Es gibt zwei Gründe für diese Positionierung des Gate. Einer ist, dass, wenn das Bauelement in Betrieb ist, die Sourcezone und das Gate des Transistors auf gleichen Potentialen sind, so dass die elektrische Felddichte am Rand des Gate auf der Seite der Sourcezone vernachlässigbar ist. Jedoch trifft am gegenüberliegenden Rand (der Rand auf der Seite der Drainzone), der eine signifikante elektrische Felddichte besitzen kann, nicht das gleiche zu. Da die Ränder des Gate nicht völlig glatt sind, kann ein Gate-Durchbruch dort auftreten, wo die elektrische Felddichte hoch ist. Durch das Bereitstellen eines signifikaten Abstands zwischen den Kontakten der Drainzone und des Gate können die elektrischen Felddichten, die sich durch eine Drain-Gate-Potentialdifferenz ergeben, auf ausreichend niedrigen Niveaus gehalten werden, so dass keine Beschädigung des Gate auftritt. Zweitens kann ein langer Abstand zwischen dem Gate und den Kontakten der Drainzone einen angemessenen Reihenwiderstand bereitstellen, um die Energie von ESD-Spitzen zu absorbieren.
In 5 sind s = 1 μm, d = 9 μm und w = 100 μm beispielhafte Dimensionen für die zwei Transistoren. Die Gatelänge ist beispielsweise 0,5 μm. Beide Transistoren 4 und 11 können die gleiche physikalische Breite w besitzen, jedoch werden die zwei Transistoren üblicherweise unterschiedliche Anzahlen von Transistorabschnitten P besitzen. Diese Figuren versehen die Transistoren mit angemessen großen Drainzonen, was Ihnen ermöglicht, sehr effektive ESD-Schutzwege bereitzustellen.
Beispielsweise beträgt der gesamte Drainzonenbereich des Transistors 4 ungefähr 2700 μm² (6 × 100 μm (w) × 4,5 μm (d/2)), während der des Transistors 11 13500 μm² (30 × 100 μm (w) × 4,5 μm (d/2)) beträgt.
Die einzig wirkliche Beschränkung für die effektive Breite des Transistors 11 steht im Zusammenhang mit der Kapazität, die der Transistor 11 dem Ausgangsanschluss 3 auferlegt, mit welchem er über den Verbindungsknoten N2 verbunden ist. Diese Kapazität ist proportional zu dem kombinierten Bereich der Sourcezonen S, die mit dem Ausgangsanschluss 3 über den Verbindungsknoten N2 verbunden sind. Diese Sourcezonen sind relativ kurz (beispielsweise s = 1 μm), so dass die effektive Breite sehr groß vorgesehen werden kann, beispielsweise mehr als 1000 μm, ohne den Bereich (und demzufolge die Kapazität) zu signifikant zu vergrößern. Somit kann eine erwünschte geringe parasitäre Kapazität beibehalten werden, selbst für sehr hohe Werte der effektiven Breite des Transistors 11. Im Übrigen stellt die Kapazität der Drainzone des Transistors 11, obwohl sie recht hoch ist (aufgrund des großen Drainbereichs), kein Problem dar, da der Drain eher mit der elektrischen Masse als mit dem Ausgangsanschluss verbunden ist.
Es wird verstanden werden, dass es für die Transistoren 4 und 11 nicht wesentlich ist, in der oben beschriebenen verschachtelten Konfiguration konstruiert zu sein. Ein einziger breiter Satz von Gate-, Source- und Drainzonen könnte in Längsrichtung verwendet werden, wenn es erwünscht ist.
Es ist nicht wesentlich, dass die internen Schaltungsbauteile des Bauelements, die mit dem Anschluss 3 verbunden sind, eine Ausgangsschaltung bilden. Es könnte auch eine Eingangsschaltung oder irgendeine andere interne Schaltung oder Leitung sein, deren Verbindungsanschluss im Potential nahe einer Energieversorgungsleitung des Bauelements variieren kann. Egal welche interne Schaltung oder Leitung mit dem Verbindungsanschluss verbunden ist sollte natürlich keinerlei NMOS-Schutztransistoren besitzen, die direkt mit dem Verbindungsanschluss verbunden sind, da diese dem Verbindungsanschluss eine große und nicht-lineare Kapazität auferlegen werden. Die interne Schaltung kann NMOS-Transistoren umfassen, die direkt mit dem Verbindungsanschluss verbunden sind, vorausgesetzt, dass diese klein genug sind, um dem Verbindungsanschluss nur eine geringe oder lineare parasitäre Kapazität aufzuerlegen.
Es ist auch nicht wesentlich, dass das Gate des Transistors 11 direkt mit seiner Sourcezone verbunden ist. Beispielsweise kann ein Widerstand zwischen der Gate- und der Sourcezone angeschlossen werden, so dass das Gatepotential gleich oder nahe an dem Sourcezonenpotential ist. Es ist jedoch für die Gate-Source-Verbindung im Allgemeinen bevorzugt, dass sie direkt ist.
Gleichermaßen ist es für die Drainzone des Transistors 11 nicht wesentlich, mit der negativen Versorgungsleitung GND verbunden zu sein. Die Drainzone kann an irgendeinen geeigneten Entladungsweg angeschlossen sein (es ist ein Weg mit geringer Impedanz erforderlich), der ein Potential besitzt, das den Transistor 11 veranlasst ON geschaltet zu werden, wenn das Potential des Ausgangsanschlusses unter ein gewünschtes Schutzpotential fällt. Es ist in der Praxis jedoch zweckdienlich, dass der Entladungsweg direkt mit der negativen Versorgungsleitung GND verbunden ist. Die Schwellenspannung V_T des PMOS-Transistors 11 beträgt üblicherweise 1 Volt, so dass, wenn der Entladungsweg mit GND verbunden wird, das Schutzpotential, welches der Transistor ON schaltet, –1V beträgt.
Es wird verstanden werden, dass die Bereiche aus Halbleitermaterial, welche die Source- und Drainzonen der PMOS-Transistoren 11 und 4 in 3 umgeben (beispielsweise n-Wannen im Falle eines p-Typ-Substrats), nicht mit der VDD verbunden sein müssen. Diese umgebenden Bereiche könnten auf irgendwelche anderen Potentiale festgelegt werden, die geeignet sind, um die Source- und Draindioden in einem in Sperrrichtung vorgespannten Zustand zu halten, wenn das Potential des Ausgangsanschlusses innerhalb seines zugelassenen Betriebsbereichs variiert.
Es wird auch verstanden werden, dass, wenn die Ausgangsschaltung 2 in 3 von der Art war, welche einen zugelassenen Bereich von Ausgangsspannungen nahe an der positiven Versorgungsleitung VDD besaß, anstelle zum Masseleiter GND, zwei NMOS-Transistoren für den ESD-Schutz verwendet werden könnten, wobei der NMOS-Transistor zwischen dem Ausgangsanschluss 3 und GND auf gleiche Weise ange schlossen und angeordnet ist, wie der NMOS-Transistor 5 in 1, und wobei die Sourcezone und das Gate des anderen NMOS-Transistors zwischen dem Ausgangsanschluss 3 und der VDD an den Ausgangsanschluss 3 angeschlossen sind, und seine Drainzone an die VDD angeschlossen ist.

Claims

Ein Halbleiterbauelement, das besitzt: einen Verbindungsanschluss (3) zum Verbinden interner Schaltungsbauteile (2) des Bauelements mit externen Schaltungsbauteilen, wobei das Verbindungsanschlusspotential (V₀) im Betrieb des Bauelements innerhalb eines vorbestimmten Potentialbereichs variieren darf, der ein Potential gleich oder nahe dem Potential einer negativen Energieversorgungsleitung (GND) des Bauelements einschließt; und Mittel (4, 11) zum Schutz vor elektrostatischer Entladung, umfassend einen Feldeffekttransistor (11) mit einer P-Typ-Leitfähigkeit, der eine Sourcezone (S), die mit dem Verbindungsanschluss (3) verbunden ist, ein Gate (G), das angeschlossen ist, um ein Potential zu besitzen, das gleich oder nahe dem der Sourcezone ist, und eine Drainzone besitzt, die mit einem Entladungsweg verbunden ist, dessen Potential derart ist, dass der Transistor (11) ON schaltet, wenn das Verbindungsanschlusspotential unter ein vorbestimmtes Schutzpotential fällt, und der Transistor ansonsten OFF ist; dadurch gekennzeichnet, dass ein Bereich von Halbleitermaterial mit einer N-Typ-Leitfähigkeit, der die Sourcezone (S) umgibt, auf einem Potential (V_DD) gehalten wird, so dass eine Sourcediode (D_SP2), die effektiv zwischen der Sourcezone und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Sourcedioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials (V₀) innerhalb des vorbestimmten Bereichs, um dadurch negative Auswirkungen einer parasitären Kapazität, die mit dieser Sourcediode (D_SP2) verbunden ist, für Verbindungsanschlusspotentiale innerhalb des vorbestimmten Bereichs zu reduzieren.
Ein Halbleiterbauelement, das besitzt: einen Verbindungsanschluss zum Verbinden interner Schaltungsbauteile des Bauelements mit externen Schaltungsbauteilen, wobei das Verbindungsanschlusspotential im Betrieb des Bauelements innerhalb eines vorbestimmten Potentialbereichs variieren darf, der ein Potential gleich oder nahe dem Potential einer positiven Energieversorgungsleitung des Bauelements einschließt; und Mittel zum Schutz vor elektrostatischer Entladung, umfassend einen Feldeffekttransistor mit einer N-Typ-Leitfähigkeit, der eine Sourcezone, die mit dem Verbindungsanschluss verbunden ist, ein Gate, das angeschlossen ist, um ein Potential zu besitzen, das gleich oder nahe dem der Sourcezone ist, und eine Drainzone besitzt, die mit einem Entladungsweg verbunden ist, dessen Potential derart ist, dass der Transistor ON schaltet, wenn das Verbindungsanschlusspotential über ein vorbestimmtes Schutzpotential ansteigt, und der Transistor ansonsten OFF ist; dadurch gekennzeichnet, dass ein Bereich von Halbleitermaterial mit einer P-Typ-Leitfähigkeit, der die Sourcezone umgibt, auf einem Potential gehalten wird, so dass eine Sourcediode, die effektiv zwischen der Sourcezone und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Sourcedioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials innerhalb des vorbestimmten Bereichs, um dadurch negative Auswirkungen einer parasitären Kapazität, die mit dieser Sourcediode verbunden ist, für Verbindungsanschlusspotentiale innerhalb des vorbestimmten Bereichs zu reduzieren.
Ein Bauelement nach Anspruch 1 oder 2, wobei das Gate (G) direkt mit der Sourcezone (S) verbunden ist.
Ein Bauelement nach einem der Ansprüche 1, 2 oder 3, wobei die Drainzone (D) direkt mit der Energieversorgungsleitung (GND) verbunden ist.
Ein Bauelement nach einem der vorhergehenden Ansprüche, wobei ein erster Abstand (D/2) zwischen dem Gate (G) und den Kontakten für die Drainzone (D) größer ist als ein zweiter Abstand (S/2) zwischen dem Gate (G) und den Kontakten für die Sourcezone (S).
Ein Bauelement nach Anspruch 5, wobei das Verhältnis (D:S) zwischen dem ersten Abstand und dem zweiten Abstand im Bereich von 2:1 bis 20:1 liegt.
Ein Bauelement nach Anspruch 6, wobei das Verhältnis (D:S) im Bereich von 5:1 bis 10:1 liegt.
Ein Bauelement nach einem der Ansprüche 5 bis 7, wobei der erste Abstand (D/2) im Bereich von 0,5 bis 1 μm liegt.
Ein Bauelement nach einem der vorhergehenden Ansprüche, wobei der Feldeffekttransistor (11) eine effektive Breite (8w) im Bereich von 1000 μm oder mehr besitzt.
Ein Bauelement nach einem der vorhergehenden Ansprüche, wobei die physikalische Breite (w) des Transistors (11) im Bereich von 100 μm liegt.
Ein Bauelement nach einem der vorhergehenden Ansprüche, wobei der Transistor (11) eine verschachtelte Kon struktion (5) besitzt, die zwei oder mehr Transistorabschnitte (P1-P8) besitzt, die einer nach dem anderen in einer Längsrichtung des Transistors angeordnet sind und elektrisch parallel miteinander verbunden sind, wobei zwei gegenseitig benachbarte Transistorabschnitte (z.B. P1, P2) einen Satz von Drainzonenkontakten oder Sourcezonenkontakten gemeinsam benutzen.
Ein Bauelement nach Anspruch 11, welches zehn oder mehr solcher längs angeordneter Transistorabschnitte besitzt.
Ein Bauelement nach Anspruch 1 oder einem der Ansprüche 3 bis 12, wenn sie von Anspruch 1 abhängig gelesen werden, wobei die Mittel (4, 11) zum Schutz vor elektrostatischer Entladung auch einen weiteren Feldeffekttransistor (4) mit einer P-Typ-Leitfähigkeit umfassen, welcher weitere Transistor (4) eine Drainzone (D) besitzt, die mit dem Verbindungsanschluss (3) verbunden ist, eine Sourcezone (S) besitzt, die mit einem weiteren Entladungsweg verbunden ist, dessen Potential (V_DD) derart ist, dass der weitere Transistor (4) ON schaltet, wenn das Verbindungsanschlusspotential (V₀) über ein weiteres vorbestimmtes Schutzpotential ansteigt, wobei der weitere Transistor auch ein Gate (G) besitzt, das so angeschlossen ist, um im Potential gleich oder nahe an der Sourcezone (S) zu sein, und wobei ein Bereich aus Halbleitermaterial mit einer N-Typ-Leitfähigkeit, welcher die Drainzone (D) des weiteren Transistors (4) umgibt, auf einem Potential gehalten wird, so dass eine Draindiode (D_DP1), die effektiv zwischen der Drainzone (D) und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Draindioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials (V₀) innerhalb des vorbestimmten Bereichs, um dadurch negative Auswirkungen einer parasitären Kapazität, die mit der Draindiode (D_DP1) verbunden ist, für Verbindungsanschlusspotentiale innerhalb des vorbestimmten Bereichs zu reduzieren.
Ein Bauelement nach Anspruch 13, wobei der weitere Entladungsweg direkt mit einer Energieversorgungsleitung (V_DD) des Bauelements verbunden ist, die sich von der negativen Energieversorgungsleitung (GND) unterscheidet.
Ein Bauelement nach Anspruch 1 oder einem der Ansprüche 3 bis 14, wenn sie abhängig von Anspruch 1 gelesen werden, wobei der oder jeder umgebende Bereich auf einem Potential gehalten wird, das gleich oder nahe an dem Potential (V_DD) einer Energieversorgungsleitung des Bauelements ist, die sich von der negativen Energieversorgungsleitung (GND) unterscheidet.
Ein Bauelement nach Anspruch 15, wobei das oder jedes vorbestimmte Sperr-Vorspannungs-Potential mindestens 2 Volt beträgt, wenn eine Potentialdifferenz zwischen der negativen Energieversorgungsleitung (GND) und der anderen Energieversorgungsleitung (V_DD) gleich oder nahe 3 Volt ist.
Ein Bauelement nach Anspruch 2 oder einem der Ansprüche 3 bis 12, wenn sie abhängig von Anspruch 2 gelesen werden, wobei die Mittel zum Schutz vor elektrostatischer Entladung auch einen weiteren Feldeffekttransistor mit einer N-Typ-Leitfähigkeit umfassen, welcher weitere Transistor eine Drainzone besitzt, die mit dem Verbindungsanschluss verbunden ist, eine Sourcezone besitzt, die mit einem weiteren Entladungsweg verbunden ist, dessen Potential derart ist, dass der weitere Transistor (4) ON schaltet, wenn das Verbindungsanschlusspotential unter ein weiteres vorbestimmtes Schutzpotential fällt, wobei der weitere Transistor auch ein Gate besitzt, das so angeschlossen ist, um im Potential gleich oder nahe an der Sourcezone zu sein, und wobei ein Bereich aus Halbleitermaterial mit einer P-Typ-Leitfähigkeit, welcher die Drainzone des weiteren Transistors umgibt, auf einem Potential gehalten wird, so dass eine Draindiode, die effektiv zwischen der Drainzone und ihrem umgebenden Bereich ausgebildet ist, wenn das Bauelement in Betrieb ist, in Sperrrichtung vorgespannt wird, durch mindestens ein vorbestimmtes Draindioden-Sperr-Vorspannungs-Potential für irgendeinen Wert des Verbindungsanschlusspotentials innerhalb des vorbestimmten Bereichs, um dadurch eine parasitäre Kapazität, die mit der Draindiode verbunden ist, zu reduzieren.
Ein Bauelement nach Anspruch 17, wobei der weitere Entladungsweg direkt mit einer Energieversorgungsleitung des Bauelements verbunden ist, die sich von der positiven Energieversorgungsleitung unterscheidet.
Eine Bauelement nach Anspruch 2 oder einem der Ansprüche 3 bis 12, wenn sie abhängig von Anspruch 2 gelesen werden, wobei der oder jeder umgebende Bereich auf einem Potential gleich oder nahe an dem Potential einer Energieversorgungsleitung des Bauelements gehalten wird, die sich von der positiven Energieversorgungsleitung unterscheidet.
Ein Bauelement nach Anspruch 19, wobei das oder jedes vorbestimmte Sperr-Vorspannungs-Potential mindestens 2 Volt beträgt, wenn eine Potentialdifferenz zwischen der positiven Energieversorgungsleitung und der anderen Energieversorgungsleitung gleich oder nahe 3 Volt ist.
Ein Bauelement nach einem der Ansprüche 13 bis 20, wobei das Gate (G) des weiteren Transistors (4) direkt mit der Sourcezone (S) davon verbunden ist.
Ein Bauelement nach Anspruch 15, 16, 19 oder 20, wobei der oder jeder umgebende Bereich direkt mit der anderen Energieversorgungsleitung (V_DD) verbunden ist.