CN1960173B - D类功率输出级 - Google Patents

Abstract

本发明涉及一种用于切换电源电压VDD-VSS的D类功率输出级，包括：在各种情况下具有可控路径和控制端子的限制晶体管、互补限制晶体管、切换晶体管和互补切换晶体管；以及连接到该电源电压VDD-VSS的电平匹配装置，其根据输入切换信号SIN产生控制信号GLVP、GLVN、GHVP、GHVN，控制信号GLVP、GLVN、GHVP、GHVN被传导到控制端子；其中限制晶体管的可控路径相互连接并且通过切换晶体管的可控路径连接到第一和第二电源端子，并且可以在限制晶体管的可控路径之间拾取切换的输出信号OUT；其中切换晶体管具有低于限制晶体管的电强度VLV。

Description

D类功率输出级

技术领域

本发明涉及一种用于切换电源电压的具有低功率耗散的功率输出级，尤其涉及一种用于驱动xDSL信号的D类功率输出级。

背景技术

在xDSL应用中的功率输出级中，常常必须通过传统的铜线线路从交换中心发送高达100mW的功率到订户调制解调器。该信号连接应当具有较低功率耗散和高线性度。同时，在电路板上的非常小的空间内与其他组件一起设置一个相应的输出级。为了达到最高可能封装密度，例如使用标准CMOS工艺，其允许大约18V的最大电源电压。为了能够通过铜线线路发送具有高振幅因数的多音调信号，相对较高的电源电压是必要的。

例如，已经知道相对高效地进行放大的D类功率级。为了提供对所涉及问题的一般解释，在图1中显示了相应的D类功率级。实质上，驱动两个晶体管M1、M2以作为开关。晶体管M1、M2的负载路径或可控路径分别连接在电源电压VDD-VSS之间。相应的栅极端子在各种情况下被提供一个输入切换信号SIN、SINQ。由反相器I产生互补切换信号SINQ。在晶体管M1、M2的可控路径之间的节点K处可以拾取输出信号OUT，其具有与电源电压VDD-VSS相对应的信号摆幅。此外，在各种情况下提供二极管D1、D2，它们与晶体管M1、M2的可控路径并联。

一般说来，输入切换信号SIN具有与例如2.5V的逻辑电平对应的信号摆幅，而电源电压VDD-VSS则可以是大约20V。因此，晶体管M1、M2必须展现出特别高的电强度。为了构造这种具有高电压容量的晶体管，在大多数情况下使用厚的栅极氧化物和长的沟道长度。此外，晶体管M1、M2必须容许高达数安培的高峰值电流，从而在相应的集成芯片布局中必须相应地确定馈线的尺寸并且使其相互之间的距离较大。所需要的利用VDD/2的电压对栅极端子进行驱动(以致相应的晶体管类型可以高效地作为开关操作)也是不利的。因此，必须以这样的方式设计驱动器级：即可以产生VDD/2的信号电平。这导致进一步的功率耗散和面积需求。

因此，相应的功率级对面积的需求更高，这尤其是因为必须选择大的宽度-长度比率以便获得晶体管M1、M2的低沟道电阻。于是这就不利地导致与栅极面积成正比的大的栅极-源极电容，在切换处理期间必须对该电容进行再充电。于是该大电容产生与电源电压的切换频率和栅极-源极电容成正比的高功率耗散。这种简单的D类功率级尤其较不适合于越来越广泛使用的xDSL应用，所述xDSL应用以20MHz左右的切换频率进行操作。

在US 2004/0027755A1中提出了将多个晶体管可控路径连接在一起以便形成共射-共基(cascode)设置。尽管该总体设置的电强度将会高于各单独晶体管的电强度，但是这样做不利地导致由于多个测试码晶体管而产生的高面积需求。此外，所述可控路径的沟道电阻加在一起形成一个高电阻值，其对于相应功率级的线性度有不利影响。

发明内容

因此，本发明的一个目的在于创建一种具有低功率耗散、高线性度并且需要很小面积的功率输出级。

可以通过用于切换电源电压的D类功率输出级来实现该目的。

因此，提供在各种情况下具有可控路径和控制端子的限制晶体管、互补限制晶体管、切换晶体管和互补切换晶体管。根据本发明的功率输出级具有连接到电源电压的电平匹配装置，其根据输入切换信号产生控制信号，所述控制信号被传导到各晶体管的控制端子。所述限制晶体管的可控路径相互连接并且通过所述切换晶体管的可控路径连接到第一和第二电源端子，其中可以在各限制晶体管的可控路径之间拾取切换的输出信号。切换晶体管具有低于限制晶体管的电强度。

根据本发明，实质上使用受到限制晶体管保护的标准逻辑晶体管，从而整个信号摆幅(即电源电压)在所述电路的输出端处可用。使用具有低电强度的切换晶体管使得有可能获得快速切换时间，其结果是根据本发明的功率输出级适合于高带宽，也就是说特别适合用在xDSL系统中。借助于低电压晶体管进行切换导致根据本发明的功率输出级的低功率耗散，这是因为切换仅仅发生在有限的电压摆幅之上。不同的电强度还由于不同的晶体管类型而对应于不同的沟道电阻，因此总体上提供了在各电源端子之间的低电阻值。因此，根据本发明的功率输出级在高带宽的情况下仅具有较小面积并且其功率耗散特别低。此外，在根据本发明的输出级之前的驱动设置可以被构造得较小并且非常高效，这是因为根据本发明的设置的输入切换信号仅需要小的信号摆幅。因此，本发明还例如为xDSL应用提供了更为成本有效的总体线路驱动器设置。

在根据本发明的功率输出级的一种变型中，提供至少一个另外的晶体管和一个另外的互补晶体管，它们在各种情况下具有可控路径和控制端子，其中所有的可控路径与电源电压串联，并且所述电平匹配装置向所述另外的晶体管的控制端子提供另外的控制信号。由于使用了另外的晶体管，因此优选地可以以低电强度将控制信号传导到所述限制晶体管的控制端子，其相对于电源电压电势有更大差异。因此可以进一步降低各电源端子之间的总电阻，并且使所述限制晶体管具有更小的尺寸。这样做还减少了寄生电容，并且功率耗散更低。

所述切换晶体管和/或另外的晶体管优选地被构造为低电压晶体管。所述限制晶体管优选地被构造为高电压晶体管，其具有实质上与电源电压相对应的电强度。

在一个优选实施例中，将所述切换晶体管和/或另外的晶体管构造为CMOS晶体管。

所述电平匹配装置优选地以这样的方式产生控制信号：即跨越所述可控路径降低的对应电压低于对应晶体管的电强度。因此，这确保在各电源端子之间的分路电流不能损坏所使用的晶体管。于是在这种设置中优选地将恒定电势传导到各限制晶体管的控制端子。

在一个特别优选的实施例中，以这样的方式选择对应的恒定电势：即该恒定电势与其中一个电源电压电势的差等于各切换晶体管的电强度与对应的限制晶体管的阈值电压的和的总量。由于为所述限制晶体管的控制端子选择该电势设置，因此各切换晶体管的切换电压在各种情况下低到以致于不会损坏任何一个切换晶体管。

所述电平匹配装置优选地以这样的方式产生传导到各切换晶体管的控制端子的控制信号：即它们在各种情况下具有与其中一个电源电压电势相对应的电势或者具有与偏移了对应切换晶体管的电强度的电源电压电势相对应的电势。被提供到各切换晶体管的控制端子或栅极端子的信号因此总是具有其中一个电源电压电势的电平或者具有与该电源电压电势相比偏移了其电强度(例如对应于2.5V或更低的逻辑电平)的电平。

优选地，利用切换频率约为10MHz的输入切换信号来操作所述功率输出级。切换晶体管还优选地具有比限制晶体管更小的氧化物厚度。

在根据本发明的功率输出级的一种变型中，第一箝位晶体管具有可控路径和控制端子，该控制端子连接到切换晶体管的控制端子，该箝位晶体管的可控路径连接到一个节点和第一箝位电势，该节点在切换晶体管和限制晶体管的可控路径之间。

此外，优选地提供具有可控路径和控制端子的第二箝位晶体管，该控制端子连接到互补切换晶体管的控制端子，该箝位晶体管的可控路径连接到一个节点和第二箝位电势，该节点在互补切换晶体管和互补限制晶体管的可控路径之间。

所述箝位晶体管实现一个保护电路，其防止在各限制晶体管和各切换晶体管的可控路径之间的节点处出现过电压。所述箝位晶体管可以具有比该功率输出级的剩余晶体管小得多的尺寸。

各切换晶体管和与之相耦合的各箝位晶体管优选地在各种情况下是互补类型的。

优选地以这样的方式设置所述箝位电势：即相应的箝位晶体管或者相关联的切换晶体管的可控路径在各种情况下具有低阻抗。优选地将各箝位晶体管构造为低电压晶体管。

开发具有箝位晶体管的功率输出级防止限制晶体管和切换晶体管之间的电势上升到超过临界值。以这样的方式驱动所述箝位晶体管：只有当可能出现过电压时(即当各切换晶体管的可控路径处于低阻抗状态时)，相应的保护电路才是激活的(即对应的箝位晶体管的负载路径具有低阻抗)。此外，由于在相关联的切换晶体管的对应的可控路径具有高阻抗时各切换晶体管栅极的电容被充电到对应的箝位电势，因此所述箝位晶体管还减少了功率输出级的功率耗散。在对应的切换晶体管的栅极端子和对应的箝位电势之间的电压仅仅是逻辑电平的数量级。由栅极电容的充电所产生的功率耗散因此仅仅是较低的。

附图说明

本发明的其他有利实施例和变型是从属权利要求以及本发明的说明性实施例的主题，并且将在下文中加以描述。

图1显示了根据现有技术的D类输出级；

图2显示了根据本发明的D类功率输出级；

图3显示了根据本发明的功率输出级的第一种变型；以及

图4显示了根据本发明的功率输出级的第二种变型。

除非另作说明，附图中的相同或功能上相同的元件具有相同的附图标记。

具体实施方式

图2显示了根据本发明的用于形成D类功率输出级1的电路设置。为此目的，提供处于第一电源电压电势VDD的第一电源端子2和处于第二电源电压电势VSS的第二电源端子3。在电源端子2、3之间，串联连接四个晶体管4、5、6、7的可控路径或负载路径。这些晶体管被构造为MOS晶体管并且在各种情况下具有控制或栅极端子8、9、10、11。晶体管5、6被构造为高电压晶体管，其例如具有15-25V的电强度并且因此能够承受电源电压VDD-VSS。电强度优选地被选择为大约22V。在这些彼此互补的晶体管5、6的可控路径之间提供一个节点12，可以在该节点处拾取根据本发明的功率级1的输出信号OUT。

被用作限制晶体管的高电压晶体管5、6通过两个MOS晶体管4、7连接到对应的电源端子2、3，所述两个MOS晶体管4、7优选地被构造为低电压逻辑晶体管。借助于这些低电压逻辑晶体管4、7，通过限制晶体管5、6的其中之一的可控路径将较高的电源电压电势VDD或较低的电源电压电势VSS切换到节点12。因此，低电压晶体管4、7被用作切换晶体管。

由电平匹配装置13产生的控制信号GLVP、GHVP、GHVN、GLVN在各种情况下连接到这里所使用的MOS晶体管的栅极端子8、9、10、11。该电平匹配装置通过电源端子14、15连接到电源电压VDD-VSS并且具有信号输入端16。输入切换信号SIN被耦合到信号输入端16。另外，该电平匹配装置13具有四个控制输出端17、18、19、20，在各种情况下可以在这四个控制输出端上拾取对应于晶体管4、5、6、7的栅极端子8、9、10、11的控制信号GLVP、GHVP、GHVN、GLVN。

这里，第一切换晶体管4被构造为PMOS逻辑晶体管，并且第二切换晶体管7被构造为NMOS逻辑晶体管。第一限制晶体管5被构造为高电压PMOS晶体管，并且第二限制晶体管6被构造为高电压NMOS晶体管。切换晶体管4、7在各种情况下具有对应于大约2.5V的通常逻辑切换电平的电强度。由于晶体管4、5、6、7的负载路径的共射-共基互连，标准逻辑晶体管4、7受到高电压晶体管5、6保护。

电平匹配装置13在各种情况下向限制晶体管5、6的栅极端子9、10提供处于恒定电势的控制信号GHVP、GHVN。被传导到PMOS限制晶体管5的栅极端子9的控制信号GHVP具有电势GHVP＝VDD-VLV-VTH，其中VDD是第一电源电压电势，VLV是切换晶体管4、7的电强度，而VTH是限制晶体管5、6的阈值电压。电平匹配装置13在其输出端19处向第二NMOS限制晶体管6的栅极端子10提供具有恒定电势GHVN＝VSS+VLV+VTH的控制信号GHVN。

切换晶体管4、7的栅极端子8、11在各种情况下由控制或切换信号GLVP、GLVN驱动，所述控制或切换信号GLVP、GLVN的信号摆幅分别是切换晶体管4、7的最大电强度或最大漏极-源极电压。输入切换信号SIN实质上具有2.5V或更小的逻辑信号摆幅。一般说来，该输入切换信号具有第一或第二逻辑电平(或者H(高)或L(低))，借助于所述逻辑电平来驱动切换晶体管4、7。根据本发明，电平匹配装置13以这种方式偏移输入切换信号SIN：在第一切换晶体管4或其栅极端子8处的输入切换信号SIN的第一逻辑H电平分别对应于第一电源电压电势VDD，而第二逻辑电平L对应于电势VDD-VLV。类似地，第二NMOS切换晶体管7或其栅极11分别被提供了处于第二电源电压电势VSS或处于VSS+VLV的切换或控制信号GLVN，其中第二电源电压电势VSS对应于逻辑L电平，VSS+VLV对应于逻辑H电平。两个切换信号GLVP、GLVN在由它们所代表的逻辑电平方面是互补的。因此，总是只有其中一个切换晶体管4或7导通。

晶体管4、5、6、7的击穿电压或电强度或最大漏极-源极电压实质上由对应的栅极区域的氧化物厚度确定。根据本发明，选择栅极氧化物厚度以便获得相应的晶体管电强度。逻辑切换晶体管4、7优选地具有薄的栅极氧化物，而限制晶体管5、6则具有较厚的栅极氧化物层。

对于根据本发明的控制信号GHVP、GHVN的驱动或选择确保在切换晶体管4、7当中的任何一个两端的电压降不会高于对应的电强度。在本例中，在第一电源端子2和节点21之间的电压降VDD-CASCP优选地小于2.5V，其中节点21位于第一PMOS切换晶体管4和第一PMOS限制晶体管5之间。类似地，在NMOS限制晶体管6与NMOS切换晶体管7的可控路径之间的节点122上的电压降CASCN-VSS小于2.5V。

电平匹配装置13优选地以这样的方式产生切换信号GLVP、GLVN：为了防止在电源电压端子2、3之间的分路电流，提供约为1ns的停滞时间(dead time)，在该时间内切换晶体管4、7的可控路径都保持在高阻抗状态。

根据本发明的电路的一个特定优势在于，被用作切换晶体管4、7的标准逻辑晶体管具有特别高的转换频率，并且切换摆幅被限制到这些低电压晶体管4、7的正常电源电压。因此获得了根据本发明的D类功率输出级的低功率耗散，其与寄生电容的切换频率以及切换信号摆幅的平方成正比。所述开关与限制晶体管4、5、6、7的串联可控路径的根据本发明的构造还导致在电源端子2、3之间的特别低的电阻。

图3显示了根据本发明的D类功率输出级100的第一种变型。根据图3的实施例实质上具有和图2相同的元件，但是还提供了被构造为低电压晶体管或标准逻辑晶体管的另外的PMOS晶体管22和另外的NMOS晶体管23。切换晶体管4的可控路径因此通过另外的PMOS晶体管22的可控路径连接到电源端子2，并且被构造为NMOS晶体管的第二切换晶体管7的可控路径通过第二个另外的NMOS晶体管23的可控路径耦合到第二电源端子3。

可以在电平匹配装置13的控制输出端26、27上拾取的控制信号GLVP2、GLVN2在各种情况下被传导到所述另外的晶体管22、23的控制或栅极端子24、25。在这里示出的变型100中，所述另外的晶体管22、23被用作切换晶体管，并且控制信号GLVP2具有电势VDD(H电平)或VDD-VLV(低电平)。控制信号GLVN2具有电势VSS+VLV(H电平)或VSS(L电平)。于是控制信号GLVN被置于GLVN＝VSS+VLV+VTH2，其中VTH2是NMOS晶体管4、7的阈值电压。控制信号GHVN被置于GHVN＝VSS+2VLV+VTH。类似地，控制信号GLVP具有电势GLVP＝VDD-VLV-VTH2，并且控制信号GHVP被偏移到GHVP＝VDD-2VLV-VTH。

在根据图3的变型100中，高电压晶体管5、6的栅极9、10可以分别在相对于VSS或VDD更高的电压下操作。这样还降低了电源端子2、3与可被使用的较小尺寸的高电压晶体管5、6之间的阻抗。该变型100因此具有改进的功率耗散和更小的寄生电容。

图4显示了根据本发明的D类功率输出级的第二种变型200。功率输出级200实质上具有与图2所示相同的元件。此外，提供了作为NMOS晶体管的第一箝位晶体管126，其可控路径连接在节点21和箝位电势VPR之间，其栅极端子128与PMOS切换晶体管4的栅极端子8相耦合。此外，提供了被构造为PMOS晶体管的第二箝位晶体管127，其可控路径连接在节点122与第二箝位电势VNR之间，第二箝位晶体管127的栅极端子129与被构造为NMOS晶体管的第二切换晶体管7的栅极端子11相耦合。

第一箝位电势VPR是VPR＝VDD-VLV，第二箝位电势被设置成VNR＝VSS-VSV。由箝位晶体管126、127实现的保护电路消除了在节点21、122处的过电压。如果切换晶体管4、7的可控路径处于高阻抗状态，则节点21、122也具有高阻抗。于是第一节点21的电势是CASCP＝GHVN-VTH，而在节点122处的电势是CASCN＝GHVP-VTH。因此可以通过控制信号GHVP、GHVN来降低电源端子2与节点21之间的电压VDD-CASCP以及第二电源端子3与节点122之间的电压CASCN-VSS。然而，这样导致限制晶体管5、6的可控路径的阻抗提高，这是所不希望的。

在节点21和122上的电势CASCP和CASCN还分别受到晶体管4、5、6、7的泄露电流的影响。如果晶体管7的可控路径具有高阻抗(例如处于静态操作中)，电势CASCN初始地升高，直到通过晶体管6的可控路径和晶体管7的可控路径的泄露电流相等。电势CASCN随后可能上升到GHVN，这是所不希望的。例如，在以高切换速率来切换晶体管7的动态操作中，峰值电压还发生在切换时间处，所述峰值电压在取决于晶体管电容和馈线电容的沟道阻抗的一个时间常数之后衰减到静态值。

根据本发明互连的箝位晶体管126、127防止了这些过电压。当切换晶体管4、7处于高阻抗状态时，由箝位晶体管126、127形成的保护电路被激活。为了保护PMOS切换晶体管4，使用NMOS箝位晶体管126，其在PMOS切换晶体管4具有高阻抗时具有低阻抗负载路径。将箝位电势VPR＝VDD-VLV选择成低于或等于与VDD相比的低电压晶体管4的电强度。类似地，为NMOS切换晶体管7提供PMOS箝位晶体管127，在利用高阻抗驱动相关联的切换晶体管7时，该PMOS箝位晶体管127也具有低阻抗可控路径。

箝位晶体管126、127的尺寸可以被确定得特别小，以致于和晶体管4、5、6、7的构造相比，附加的面积支出几乎可以忽略。由于所述保护电路(例如NMOS箝位晶体管126)，根据本发明的功率输出级200的功率耗散不会增加，这是因为如果节点21达到电势CASCP以致于VDD-CASCP是低电压晶体管4的电强度的数量级，那么过电流将会被箝位晶体管126消除。例如，可以由为大约2.5V的低电压电源所设计的负载来使用该电流。因此，不会从电源端子2吸取额外的电流。类似地，如果节点122处的电压CASCN-VSS变得不合需要得高从而第二箝位晶体管127处于低阻抗，则没有附加电流从第二电源端子3流入该电路。因此，与根据本发明的D类功率输出级的基本电路相比，借助于最小的附加电路支出可靠地防止了低电压晶体管的过电压。与晶体管4、5、6、7相比，可以忽略所需要的面积，并且不需要附加的辅助电压。因此，通过使用箝位晶体管还延长了晶体管的使用寿命。

由于相对于切换晶体管7反相操作的箝位晶体管127，如果切换晶体管7具有高阻抗，那么在切换晶体管7的栅极端子11与节点122之间就存在电压VLV。例如，在对于栅极电容的1mA的充电电流下，由于对该电容的充电，在VLV＝2.5V时获得2.5mW的功率耗散。当没有该箝位晶体管时，就必须从电源电压VDD-VSS吸取相应的充电电流。在15V的电源电压VDD-VSS下，这将导致15mW的功率耗散。对于箝位晶体管126得到类似的情况。因此，使用箝位晶体管126、127进一步改进了根据本发明的功率输出级的功率效率。

尽管参考优选的说明性实施例对本发明进行了解释，但是本发明并不局限于此，而是可以以许多方式对其进行修改。特别地，可以使用与所述说明性实施例不同的电源电压和电强度。

附图标记列表

VDD、VSS电源电压电势

SIN输入切换信号

OUT输出信号

K节点

D1、D2二极管

M1、M2晶体管

I反相器

SINQ反相切换信号

CASCP、CASCN节点电势

GLVP、GHVP控制信号

GHVN、GLVN控制信号

GLVP2、GLVN2控制信号

VPR、VNR箝位电势

1D类功率输出级

2、3电源端子

4切换晶体管

5限制晶体管

6限制晶体管

7切换晶体管

8、9、10、11栅极端子

12节点

13电平匹配装置

14、15电源端子

16输入端

17、18、19、20控制输出端

21节点

22、23晶体管

24、25栅极端子

26、27控制输出端

100D类功率输出级

122节点

126、127箝位晶体管

128、129栅极端子

200功率输出级

Claims (18)

1.用于切换电源电压VDD-VSS的D类功率输出级，包括：

a)在各种情况下具有可控路径和控制端子的限制晶体管、互补限制晶体管、切换晶体管和互补切换晶体管；以及

b)连接到该电源电压VDD-VSS的电平匹配装置，其根据输入切换信号SIN产生控制信号GLVP、GLVN、GHVP、GHVN，所述控制信号GLVP、GLVN、GHVP、GHVN被传导到所述控制端子；

c)其中，所述限制晶体管和互补限制晶体管的可控路径相互连接并且通过所述切换晶体管和互补切换晶体管的可控路径连接到第一和第二电源端子，并且可以在所述限制晶体管和互补限制晶体管的可控路径之间拾取切换的输出信号OUT；以及

d)其中，所述切换晶体管和互补切换晶体管具有低于所述限制晶体管和互补限制晶体管的电强度VLV。

2.按照权利要求1所述的D类功率输出级，其特征在于，提供了在各种情况下具有可控路径和控制端子的至少一个另外的晶体管和一个另外的互补晶体管，其中所有的可控路径串联连接到所述电源电压VDD-VSS，并且所述电平匹配装置向所述另外的晶体管的控制端子提供另外的控制信号GLVN2、GLVP2。

3.按照权利要求2所述的D类功率输出级，其特征在于，所述切换晶体管和互补切换晶体管和/或所述另外的晶体管和所述另外的互补晶体管被构造为低电压晶体管。

4.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述限制晶体管和互补限制晶体管被构造为具有实质上与所述电源电压VDD-VSS相对应的电强度VHV的高电压晶体管。

5.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述输入切换信号SIN具有逻辑电平，并且所述输出信号OUT具有实质上对应于所述电源电压VDD-VSS的信号摆幅。

6.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述切换晶体管和互补切换晶体管和/或所述另外的晶体管被构造为CMOS晶体管。

7.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述电平匹配装置以如下方式产生所述控制信号GLVP、GLVN、GHVP、GHVN，即在所述可控路径两端下降的对应电压低于对应晶体管的电强度VHV，VLV。

8.按照权利要求7所述的D类功率输出级，其特征在于，被传导到所述限制晶体管和互补限制晶体管的控制端子的所述控制信号GHVP、GHVN在各种情况下具有恒定电势。

9.按照权利要求8所述的D类功率输出级，其特征在于，以如下方式选择所述对应的恒定电势GHVP、GHVN，即，恒定电势GHVP与第一电源电压电势VDD的差等于所述切换晶体管和互补切换晶体管的电强度VLV与所述对应的限制晶体管和互补限制晶体管的阈值电压VTH的和，以及具有恒定电势的控制信号GHVN与第二电源电压电势VSS的差等于所述切换晶体管和互补切换晶体管的电强度VLV与所述对应的限制晶体管和互补限制晶体管的阈值电压VTH的和。

10.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述电平匹配装置以如下方式产生被传导到所述切换晶体管和互补切换晶体管的控制端子的所述控制信号GLVP、GLVN，即在各种情况下，所述控制信号GLVP的电势对应于电源电压电势VDD，或对应于所述第一电源电压电势VDD减去所述切换晶体管和互补切换晶体管的电强度VLV；以及控制信号GLVN获取第二电源电压VSS，或者对应于第二电压电势VSS加上所述切换晶体管和互补切换晶体管的电强度VLV。

11.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述输入切换信号SIN具有第一或第二逻辑电平，所述电平匹配装置通过以如下方式偏移该输入切换信号SIN来产生被传导到所述切换晶体管和互补切换晶体管控制端子的所述控制信号GLVN、GLVP，即其中一个逻辑电平与其中一个电源电压电势VDD、VSS相关联，对应的控制信号GLVN、GLVP的信号摆幅对应于该输入切换信号SIN的信号摆幅。

12.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，利用切换频率在10MHz左右的输入切换信号SIN来操作该功率输出级。

13.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，所述切换晶体管和互补切换晶体管具有小于所述限制晶体管和互补限制晶体管的氧化物厚度。

14.按照权利要求1至3的任何一项所述的D类功率输出级，其特征在于，提供具有可控路径和控制端子的第一筘位晶体管，该控制端子连接到所述切换晶体管的控制端子，并且该箝位晶体管的可控路径连接到节点和第一箝位电势VPR，该节点在所述切换晶体管和所述限制晶体管的可控路径之间。

15.按照权利要求14所述的D类功率输出级，其特征在于，提供具有可控路径和控制端子的第二筘位晶体管，该控制端子连接到所述互补切换晶体管的控制端子，并且第二筘位晶体管的可控路径连接到节点和第二箝位电势VNR，该节点在所述互补切换晶体管和所述互补限制晶体管的可控路径之间。

16.按照权利要求14所述的D类功率输出级，其特征在于，所述切换晶体管和互补切换晶体管和与之相耦合的所述箝位晶体管在各种情况下是互补类型的。

17.按照权利要求14所述的D类功率输出级，其特征在于，以如下方式设置所述筘位电势VNR、VPR，即在各种情况下，相应的箝位晶体管或者相关联的切换晶体管和互补切换晶体管的可控路径具有低阻抗。

18.按照权利要求14所述的D类功率输出级，其特征在于，所述箝位晶体管被构造为低电压晶体管。

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