CN106953627B - 功率器件的栅极驱动电路 - Google Patents

Abstract

本发明涉及一种功率器件的栅极驱动电路，其包括功率器件Q1，还包括栅极驱动器电路，所述栅极驱动器电路包括栅极驱动器以及能向栅极驱动器的驱动器第二输入端传输使能信号的电压比较器，根据电压比较器传输使能信号的状态，栅极驱动器具有开态、关态以及高阻态的三种传输状态，当栅极驱动器处于开态时，栅极驱动电路能使得功率器件Q1导通，当栅极驱动器处于关态时，栅极驱动电路能使得功率器件Q1处于关断状态，当栅极驱动器处于高阻态时，通过栅极驱动器以及电阻R7能对功率器件Q1软关断。本发明在功率器件出现异常电流尖峰时，可避免因硬关断带来的大电压问题，且能有效防止晶体管的贯通现象，确保栅极驱动器的正常工作。

Description

功率器件的栅极驱动电路

技术领域

本发明涉及一种驱动电路，尤其是一种功率器件的栅极驱动电路，属于集成电路的技术领域。

背景技术

通常使用低压MOS管电路来驱动高压功率MOSFET或IGBT，当功率器件的栅源电压超过阈值电压后，其状态就从关断态过渡到导通态。

当多个低压晶体管组合成驱动器后，通过控制功率器件栅极的电压能实现功率器件的导通与关断，具体地：当功率器件是一个N沟道金属氧化物半导体场效应晶体管（NMOSFET），在其栅极加一个高电压可使其导通，在其栅极加一个低电压可使其关断；同理，若功率器件是一个P沟道金属氧化物半导体场效应晶体管（PMOSFET），在其栅极加一个低电压可使其导通，在其栅极加一个高电压可使其关断。

栅极驱动器有多种结构，一种常见的结构是采用两个晶体管串联成半桥结构来实现，其中上管为P型晶体管，例如PMOSFET或PNP三极管；下管为N型晶体管，例如NMOSFET或NPN三极管，两个晶体管的连接节点作为驱动器的输出节点与功率器件的栅极相连，控制功率器件的导通与关断。

图1是一种常用的功率器件栅极驱动电路，所述栅极驱动电路包括一个NMOS功率器件Q1，功率器件Q1的漏极端连接由电阻R1和电感L1组成的负载，以通过负载连接高压电源Vcc。功率器件Q1的栅极端与电阻R2的一端连接，电阻R2的另一端与栅极驱动装置1的输出端相连，电阻R2具有相对较小的阻值，可控制功率器件Q1的导通和关断速度。功率器件Q1的源极端与电阻R3的一端连接，电阻R3的另一端接地。功率器件Q1的源极端与电阻R3的连接处形成采样节点6，所述采样节点6与信号比较器4的负输入端相连，可检测流过功率器件Q1的电流，当出现异常电流尖峰时可关断功率器件Q1，从而避免功率器件Q1的损坏。

栅极驱动装置1具有一个输出端以及两个输输入端，所述两个输入端为驱动装置第一输入端2以及驱动装置第二输入端3，功率器件Q1的栅极端可接收来自栅极驱动装置1输出的驱动信号。栅极驱动装置1的驱动装置第一输入端2能接收来自外部的控制信号，栅极驱动装置1的驱动装置第二输入端3接收信号比较器4的输出信号。

信号比较器4的两个输入信号分别为参考信号Vref和采样信号Vsen，采样信号Vsen来自于功率器件Q1的源极端与电阻R3连接形成的采样节点6。参考信号Vref用来判断流过功率器件Q1的电流是否超过了过流阈值点，具体地，流过功率器件Q1的电流在电阻R3上形成压降，将采样电流信号Isen转换为采样信号Vsen，信号比较器4比较参考信号Vref和采样信号Vsen，若参考信号Vref大于采样信号Vsen，则信号比较器4输出高电平，否则，信号比较器4输出低电平，在信号比较器4输出低电平时，通过栅极驱动装置1能关断功率器件Q1。

图2是一种常用的栅极驱动装置1，栅极驱动装置1包含一个PMOS晶体管P1和一个NMOS晶体管N1，两者串联成半桥结构，晶体管P1的源极端与电源电压Vcc相连，晶体管N1的源极端接地GND，晶体管P1的漏极端与晶体管N1的漏极端相互连接形成栅极驱动器输出端Out1，栅极驱动输出端Out1与图1中的电阻R2相连。第一反相器8与晶体管P1的栅极端和晶体管N1的栅极端相连，第一反相器8的输入端接收信号发生单元7的输出信号。信号发生单元7输出高电平时，能将栅极驱动装置1置为导通态，输出低电平时，能将栅极驱动装置1置为关断态。若采样信号Vsen大于参考信号Vref，则通过信号发生单元7的信号发生单元第二输入端10可将整个信号发生单元7输出低电平。在本实例中，信号发生单元7的信号发生第一输入端9形成驱动装置第一输入端2，信号发生单元7的信号发生第二输入端10形成驱动装置第二输入端3，信号发生单元7为与门单元，但不排除其它逻辑门单元。

具体地，当第一反相器8的输入端接收到一个高电平，经过第一反相器8反相输出低电平后，能使得晶体管P1导通且晶体管N1关断，因此，一个高电平信号将会传输至功率器件Q1的栅极端，从而使功率器件Q1导通。相反的，当第一反相器8的输入端接收到一个低电平，经过第一反相器8反向后输出高电平，能使得晶体管P1关断而晶体管N1导通，因此，一个低电平信号将会传输至功率器件Q1的栅极端，从而使功率器件Q1关断。

如上所述，栅极驱动装置1有两种状态：高电平输出和低电平输出，因此，栅极驱动装置1只提供开启和关断两种状态，但是当出现异常电流尖峰时，通过信号比较器4输出信号使功率器件Q1硬关断，电流尖峰被瞬间阻碍，会产生一个极大的瞬态电压施加在功率器件Q1两端，导致功率器件Q1损毁。此外，图2所示的栅极驱动装置1中会产生晶体管P1、晶体管N1的电流贯通现象，产生的大电流将栅极驱动装置1损毁。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种功率器件的栅极驱动电路，其电路结构简单紧凑，在功率器件出现异常电流尖峰时，可避免因硬关断带来的大电压问题，且能有效防止晶体管的贯通现象，确保栅极驱动器的正常工作。

按照本发明提供的技术方案，所述功率器件的栅极驱动电路，包括功率器件Q1，所述功率器件Q1的漏极端通过负载与高压电源VCC连接，功率器件Q1的源极端与电阻R3的一端连接，电阻R3的另一端接地，功率器件Q1的源极端与电阻R3连接后形成采样节点；

还包括与功率器件Q1栅极端连接的栅极驱动器电路，所述栅极驱动器电路包括栅极驱动器以及能向栅极驱动器的驱动器第二输入端传输使能信号的电压比较器，所述电压比较器的负输入端与采样节点连接，电压比较器的正输入端接收参考信号Vref；栅极驱动器的输出端与电阻R2的一端以及下拉电阻R7连接，电阻R2的另一端与功率器件Q1的栅极端连接；

根据电压比较器传输使能信号的状态，栅极驱动器具有开态、关态以及高阻态的三种传输状态，当栅极驱动器处于开态时，栅极驱动电路能使得功率器件Q1导通，当栅极驱动器处于关态时，栅极驱动电路能使得功率器件Q1处于关断状态，当栅极驱动器处于高阻态时，通过栅极驱动器以及电阻R7能对功率器件Q1软关断。

所述下拉电阻R7的一端与栅极驱动器的输出端连接，下拉电阻R7的另一端直接接地。

所述栅极驱动器电路还包括晶体管Q2、RS触发器以及D触发器，所述下拉电阻R7的一端与栅极驱动器的输出端连接，下拉电阻R7的另一端与晶体管Q2的漏极端连接，晶体管Q2的源极端接地，晶体管Q2的栅极端与RS触发器的Q端连接，RS触发器的QN端与栅极驱动器的驱动器第二输入端连接；RS触发器的S端与电压比较器的输出端连接，RS触发器的R端与D触发器的输出端连接，D触发器的输入端与栅极驱动器的驱动器第一输入端连接。

所述晶体管Q2为NMOS管。

所述栅极驱动器包括上晶体P2以及下晶体管N2，上晶体管P2的源极端与高压电源VCC连接，上晶体管P2的栅极端与或门电路的输出端连接，下晶体管N2的源极端接地，下晶体管N2的漏极端与上晶体管P2的漏极端相互连接，以形成栅极驱动输出端Out2；下晶体管N2的栅极端与与门电路的输出端连接；

或门电路的一输入端与第三反相器的输出端连接，或门电路的另一输入端与第二反相器的输出端连接，与门电路的一输入端与第二反相器的输出端连接，第三反相器的输入端以及与门电路的另一输入端相连后形成驱动器第二输入端，第二反相器的输入端形成驱动器第一输入端。

所述或门电路的输出端通过第一延时单元与上晶体管P2的栅极端连接，与门电路的输出端通过第二延时单元与下晶体管N2的栅极端连接。

本发明的优点：栅极驱动器与电压比较器配合，能具有开态、关态以及高阻态，当栅极驱动器处于高阻态时，当功率器件处于异常电流 尖峰时，能与下拉电阻R7配合，使得功率器件软关断；通过第一延时单元以及第二延时单元的延时，能避免栅极驱动器内上晶体管与下晶体管同时导通的贯通现象，确保栅极驱动器的正常工作。

附图说明

图1为现有功率器件的栅极驱动的电路原理图。

图2为现有栅极驱动装置的电路原理图。

图3为本发明一种功率器件的栅极驱动电路的电路原理图。

图4为本发明另一种功率器件的栅极驱动电路的电路原理图。

图5为本发明栅极驱动器的一种电路原理图。

图6为本发明栅极驱动器的另一种电路原理图。

附图标记说明：1-栅极驱动装置、2-驱动装置第一输入端、3-驱动装置第二输入端、4-信号比较器、5-负载节点、6-采样节点、7-信号发生单元、8-第一反相器、9-信号发生第一输入端、10-信号发生第二输入端、11-栅极驱动器、12-驱动器第一输入端、13-驱动器第二输入端、14-电压比较器、15-RS触发器、16-D触发器、17-第二反相器、18-第三反相器、19-或门电路、20-与门电路、21-第一延时电路以及22-第二延时电路。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

在功率器件出现异常电流尖峰时，为了能避免因硬关断带来的大电压问题，本发明包括功率器件Q1，所述功率器件Q1的漏极端通过负载与高压电源VCC连接，功率器件Q1的源极端与电阻R3的一端连接，电阻R3的另一端接地，功率器件Q1的源极端与电阻R3连接后形成采样节点6；

还包括与功率器件Q1栅极端连接的栅极驱动器电路，所述栅极驱动器电路包括栅极驱动器11以及能向栅极驱动器11的驱动器第二输入端13传输使能信号的电压比较器14，所述电压比较器14的负输入端与采样节点6连接，电压比较器14的正输入端接收参考信号Vref；栅极驱动器11的输出端与电阻R2的一端以及下拉电阻R7连接，电阻R2的另一端与功率器件Q1的栅极端连接；

根据电压比较器14传输使能信号的状态，栅极驱动器11具有开态、关态以及高阻态的三种传输状态，当栅极驱动器11处于开态时，栅极驱动电路能使得功率器件Q1导通，当栅极驱动器11处于关态时，栅极驱动电路能使得功率器件Q1处于关断状态，当栅极驱动器11处于高阻态时，通过栅极驱动器11以及电阻R7能对功率器件Q1软关断。

具体地，负载包括电阻R4以及电感L2，电阻R4与电感L2相互并联，电阻R4的一端与电感L2的一端相互连接后形成负载节点5，电阻R4的另一端以及电感L2的另一端与高压电源VCC连接，形成的负载节点5与功率器件Q1的源极端连接。通过采样节点6能检测流过功率器件Q1的电流，以判断是否存在异常电流尖峰的情况。

栅极驱动器11具有驱动器第一输入端12以及驱动器第二输入端13，通过驱动器第二输入端13接收电压比较器14输出的使能信号，栅极驱动器11的输出端通过电阻R2与晶体管Q2的栅极端连接，以控制功率器件Q1的导通与关断。本发明实施例中，栅极驱动器11根据电压比较器14传输的使能信号有三种传输状态：开态、关态和高阻态；当处于开态时，栅极驱动器1输出的高电平能使得功率器件Q1导通；当处于关态时，栅极驱动器11输出的低电平能关断功率器件Q1，当处于高阻态时，栅极驱动器1的输出表现为高阻。

具体实施时，电阻R2依然具有较小的组织，下拉电阻R7为一大电阻，下拉电阻R7的阻值在1000ohm~10000ohm左右，具体可以取3000ohm（欧姆）。当发生异常电流尖峰时，下拉电阻R7和高阻态的栅极驱动器1共同作用可使功率器件Q1软关断。

电压比较器14同时接收参考信号Vref和采样信号Vsen，参考信号Vref表征设计时最大的安全阈值，采样信号Vsen来自采样节点6，采样流过功率器件Q1的电流并在电阻R6上形成压降，从而得到采样信号Vsen。电压比较器14比较参考信号Vref和采样信号Vsen，若参考信号Vref大于采样信号Vsen，则电压比较器14输出高电平，否则，电压比较器14输出低电平，以将栅极驱动器11置为高阻态，且将栅极驱动器11置为高阻态的优先级高于驱动器第一输入端12的任何信号。

如图3所示，为本发明的一种实施电路原理图，其中，所述下拉电阻R7的一端与栅极驱动器11的输出端连接，下拉电阻R7的另一端直接接地。

如图4所示，为本发明的另一种实施电路原理图，其中，所述栅极驱动器电路还包括晶体管Q2、RS触发器15以及D触发器16，所述下拉电阻R7的一端与栅极驱动器11的输出端连接，下拉电阻R7的另一端与晶体管Q2的漏极端连接，晶体管Q2的源极端接地，晶体管Q2的栅极端与RS触发器15的Q端连接，RS触发器15的QN端与栅极驱动器11的驱动器第二输入端13连接；RS触发器15的S端与电压比较器14的输出端连接，RS触发器15的R端与D触发器16的输出端连接，D触发器16的输入端与栅极驱动器11的驱动器第一输入端12连接。

本发明实施例中，所述晶体管Q2为NMOS管。当栅极驱动器11处于开态或关态时，晶体管Q2处于截止状态。RS触发器15连接在电压比较器14的输出端，用以控制栅极驱动器11和晶体管Q2。RS触发器15的Q端与晶体管Q2的栅极端相连，RS触发器15的QN端与栅极驱动器11的驱动器第二输入端13相连，栅极驱动器1的驱动器第一输入端11通过D触发器16与RS触发器15的R端连接，以实现逐周期复位，D触发器16连接在驱动器第一输入端12和RS触发器15的R复位输入端之间，给RS触发器提供一个复位信号。

如图5所示，所述栅极驱动器11包括上晶体P2以及下晶体管N2，上晶体管P2的源极端与高压电源VCC连接，上晶体管P2的栅极端与或门电路19的输出端连接，下晶体管N2的源极端接地，下晶体管N2的漏极端与上晶体管P2的漏极端相互连接，以形成栅极驱动输出端Out2；下晶体管N2的栅极端与与门电路10的输出端连接；

或门电路19的一输入端与第三反相器18的输出端连接，或门电路19的另一输入端与第二反相器17的输出端连接，与门电路20的一输入端与第二反相器17的输出端连接，第三反相器18的输入端以及与门电路20的另一输入端相连后形成驱动器第二输入端13，第二反相器17的输入端形成驱动器第一输入端12。

本发明实施例中，上晶体管P2可以采用PMOS晶体管或PNP三极管，下晶体管N2可以采用NMOS晶体管或NPN三极管。

当上晶体管P2导通且下晶体管N2关断时，栅极驱动器11处于开态，栅极驱动输出端Out2输出高电平，电流流入功率器件Q1的栅极端，下拉电阻R7的存在促使大部分电流流入功率器件Q1的栅极端，只有微量电流通过下拉电阻R7到地。本发明实施例中，当驱动器第二输入端13接收来自电压比较器14的使能开启信号，同时驱动器第一输入端12输入的电平为高电平时，栅极驱动器11为开态。若功率器件Q1工作在正常状态，例如无电流尖峰，则采样信号Vsen小于参考信号Vref，即电压比较器14传输使能开启信号（逻辑1）。

当上晶体管P2关断且下晶体管N2导通时，栅极驱动器11处于关态，极驱动输出端Out2输出高电平为低电平，于是功率器件Q1的栅极端快速接地，功率器件Q1关断。本发明实施例中，驱动器第二输入端13接收来自电压比较器14的使能开启信号，同时驱动器第一输入端12接收低电平信号时，栅极驱动器11处于关态。

当上晶体管P2关断且下晶体管N2关断时，栅极驱动器11处于高阻态，由于下拉电阻R7的存在，使极驱动输出端Out2为高阻态。只有当驱动器第二输入端13接收来自电压比较器14的使能关断信号（逻辑0）时，栅极驱动器11才处于高阻态，该使能关断信号优先级高于驱动器第一输入端12所接收到的任何信号，即当驱动器第二输入端13为使能关断信号时，驱动器第一输入端12所接收到的信号不会影响上晶体管P2和下晶体管N2的导通状态。

当功率器件Q1发生电流尖峰这一异常状态时，电压比较器14就会输出使能关断信号，一个超过阈值的Isen代表了电流尖峰。作为电压比较器14输入信号，当采样信号Vsen大于参考信号Vref时，电压比较器14输出使能关断信号（逻辑0的低电平信号）给驱动器第二输入端13，以使得栅极驱动器11置为高阻态。功率器件Q1栅极端的电荷通过下拉电阻R7释放，于是功率器件Q1即为软关断，防止产生硬关断带来的大电压损坏功率器件Q1和电路。

如图6所示，当上晶体管P2与下晶体管N2同时导通时，会产生贯通电路，在高频时，贯通电流将带来极大的电流损耗甚至带来栅极驱动器11的损坏。为了防止上晶体管P2和下晶体管N2同时导通时的贯通电流，本发明实施例中，或门电路19的输出端通过第一延时单元21与上晶体管P2的栅极端连接，与门电路20的输出端通过第二延时单元22与下晶体管N2的栅极端连接。

具体实施时，第一 延时电路21以及第二延时单元22可以采用本技术领域常用的延时结构，如采用若干个反相器组合形成的延时结构，或门电路19采用或逻辑门，与门电路20可以采用与逻辑门，具体实施结构可以根据需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。通过第一延时电路21以及第二延时电路22能产生延时，上晶体管P2开启到下晶体管N2开启之间引入死区时间，从而能防止上晶体管P2与下晶体管N2的同时导通。

在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。上述的所有电阻的第一端口和第二端口均是按照电流的流经方向定义的，电流首先经过电阻的一端为第一端口，另一端就为第二端口。

以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (3)

1.一种功率器件的栅极驱动电路，包括功率器件Q1，所述功率器件Q1的漏极端通过负载与高压电源VCC连接，功率器件Q1的源极端与电阻R3的一端连接，电阻R3的另一端接地，功率器件Q1的源极端与电阻R3连接后形成采样节点（6）；其特征是：

还包括与功率器件Q1栅极端连接的栅极驱动器电路，所述栅极驱动器电路包括栅极驱动器（11）以及能向栅极驱动器（11）的驱动器第二输入端（13）传输使能信号的电压比较器（14），所述电压比较器（14）的负输入端与采样节点（6）连接，电压比较器（14）的正输入端接收参考信号Vref；栅极驱动器（11）的输出端与电阻R2的一端以及下拉电阻R7连接，电阻R2的另一端与功率器件Q1的栅极端连接；

根据电压比较器（14）传输使能信号的状态，栅极驱动器（11）具有开态、关态以及高阻态的三种传输状态，当栅极驱动器（11）处于开态时，栅极驱动电路能使得功率器件Q1导通，当栅极驱动器（11）处于关态时，栅极驱动电路能使得功率器件Q1处于关断状态，当栅极驱动器（11）处于高阻态时，通过栅极驱动器（11）以及电阻R7能对功率器件Q1软关断；

所述下拉电阻R7的一端与栅极驱动器（11）的输出端连接，下拉电阻R7的另一端直接接地；

所述栅极驱动器电路还包括晶体管Q2、RS触发器（15）以及D触发器（16），所述下拉电阻R7的一端与栅极驱动器（11）的输出端连接，下拉电阻R7的另一端与晶体管Q2的漏极端连接，晶体管Q2的源极端接地，晶体管Q2的栅极端与RS触发器（15）的Q端连接，RS触发器（15）的QN端与栅极驱动器（11）的驱动器第二输入端（13）连接；RS触发器（15）的S端与电压比较器（14）的输出端连接，RS触发器（15）的R端与D触发器（16）的输出端连接，D触发器（16）的输入端与栅极驱动器（11）的驱动器第一输入端（12）连接；

所述晶体管Q2为NMOS管。

2.根据权利要求1所述的功率器件的栅极驱动电路，其特征是：所述栅极驱动器（11）包括上晶体P2以及下晶体管N2，上晶体管P2的源极端与高压电源VCC连接，上晶体管P2的栅极端与或门电路（19）的输出端连接，下晶体管N2的源极端接地，下晶体管N2的漏极端与上晶体管P2的漏极端相互连接，以形成栅极驱动输出端Out2；下晶体管N2的栅极端与与门电路（20）的输出端连接；

或门电路（19）的一输入端与第三反相器（18）的输出端连接，或门电路（19）的另一输入端与第二反相器（17）的输出端连接，与门电路（20）的一输入端与第二反相器（17）的输出端连接，第三反相器（18）的输入端以及与门电路（20）的另一输入端相连后形成驱动器第二输入端（13），第二反相器（17）的输入端形成驱动器第一输入端（12）。

3.根据权利要求2所述的功率器件的栅极驱动电路，其特征是：所述或门电路（19）的输出端通过第一延时单元（21）与上晶体管P2的栅极端连接，与门电路（20）的输出端通过第二延时单元（22）与下晶体管N2的栅极端连接。

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