EP1741185A1 - Ausgangsstufenanordnung - Google Patents

Ausgangsstufenanordnung

Info

Publication number
EP1741185A1
EP1741185A1 EP05732703A EP05732703A EP1741185A1 EP 1741185 A1 EP1741185 A1 EP 1741185A1 EP 05732703 A EP05732703 A EP 05732703A EP 05732703 A EP05732703 A EP 05732703A EP 1741185 A1 EP1741185 A1 EP 1741185A1
Authority
EP
European Patent Office
Prior art keywords
output stage
transistor
stage arrangement
controlled
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05732703A
Other languages
English (en)
French (fr)
Inventor
Helmut Theiler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Publication of EP1741185A1 publication Critical patent/EP1741185A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches

Definitions

  • the present invention relates to an arrangement of an output stage.
  • a common way to solve this problem is provided with so-called open-drain or open-collector outputs, to which external Pul1-up resistors or chip-internal pull-up resistors are connected to form an output stage.
  • NMOSH components which are suitable for relatively high voltages.
  • NMOSH components normally have weakly doped n-well regions, which are used as drain regions, and have an additional field oxide region to enlarge the gate oxide at the drain edge of the channel.
  • the passive pull-up components described have the disadvantage that a relatively large amount of current is wasted if the resistance values of the pull-up resistors are low. On the other hand, the slope of the rising edge is severely limited for larger resistances.
  • an external driver stage For example, to control a high-voltage NMOS switch that can switch up to 600 V, a gate voltage of 10 V is typically required to ensure a good switch-on state.
  • External driver stages are used to provide an analog output voltage with a voltage swing, ie a dynamic amplitude, of 7 V, as is provided in modern so-called powerline modem applications.
  • the integrated circuit has a differential output stage, which is connected to the actual output via an external current mirror designed in bipolar circuit technology.
  • the document EP 1 326 337 AI shows a push-pull driver for high voltages implemented in standard CMOS.
  • An upper, a middle and a lower transistor form a series connection.
  • Diodes are provided which, together with a clamping voltage, cause the gates of the middle and the lower transistor to be clamped.
  • the object of the present invention is to provide an output stage arrangement which can be integrated in conventional MOS circuit technology and which makes it possible to provide an output voltage at an output, the voltage swing of which is greater than the nominal voltage which is provided in the respective process technology ,
  • the proposed output stage arrangement comprises at least two transistors which are connected in series connection with respect to their controlled paths and are separated from one another by integration in respective n-well regions.
  • One of the two connections of the series connection forms the output the output stage arrangement.
  • a current-controlled voltage source for controlling the respective transistor is connected to control inputs of the transistors.
  • Input connections of the current-controlled voltage sources are coupled to the input of the output stage arrangement.
  • N-well regions are also referred to as N-well regions and are preferably decoupled from one another in terms of potential.
  • connection of the series connection of the controlled sections of the transistors which does not form the output of the output stage arrangement is preferably connected to a supply potential connection.
  • the supply voltage that can be supplied at the supply potential connection is preferred and advantageously greater than that maximum permissible voltage over the controlled path of the individual transistors.
  • the supply voltage that can be supplied to the supply potential connection is greater than that
  • a controlled current source is preferably assigned to each of the first and the second current-controlled voltage source and connected to this for coupling the current-controlled voltage sources to the input of the output stage arrangement.
  • the current sources and the current-controlled voltage sources assigned to them are advantageously designed such that the transistors which are connected in the series circuit are each subjected to the same control voltage relatively.
  • each transistor is at a different potential with regard to its control voltage.
  • the currents emitted by the controlled current sources are further preferably the same.
  • the controlled current sources are preferably controlled as a function of a signal that can be supplied at the input in such a way that the current-controlled voltage sources either switch the transistors in the series circuit on and off or have an analog voltage signal generated in an analog operating mode.
  • the output signal is dependent on the input signal of the output stage arrangement.
  • the resistor chain is preferably arranged between the supply potential connection and the output of the output stage arrangement and has the effect that, due to the defined current through the resistors, which are preferably of the same size in each case, an identical voltage drop across each of the transistors leads to a homogeneous potential distribution. Accordingly, the resistors act like additional bias resistors, which offer additional protection for the transistors against overvoltage.
  • the resistors preferably have the same resistance values and are designed with high impedance in order to keep the power loss low.
  • an advantageous development provides a transistor which is complementary to the conductivity of the first and the second transistor and has a controlled path which is connected between the output of the output stage arrangement and a reference potential connection.
  • the complementary transistor is preferably an n-channel MOS transistor which is designed for high voltages, a so-called NMOSH component.
  • the first and the second and any further transistors that are arranged in a series circuit between the supply potential and the output are preferably of a p-conductivity type.
  • the current-controlled voltage sources are preferably connected to the transistor assigned to them in such a way that all the transistors in the series circuit are at the same operating point.
  • the transistors are designed as unipolar transistors, their control using the current-controlled voltage sources is preferably carried out in such a way that the p-channel transistors are each exposed to the same gate-source voltage.
  • the transistors of the series circuit further preferably have the same geometry, that is to say in particular the same channel length and channel width. If, in addition, the drain currents and the impedances of the transistors are also identical, the drain-source voltage across each transistor of the series circuit can advantageously be identical.
  • Each transistor of the output stage is preferably arranged in a separate n-well. Even more preferred is the respective transistor together with the one assigned to it Current-controlled voltage sources are each arranged together in an n-well, each separate from the other source-transistor pairs.
  • the current-controlled voltage sources which drive the transistors of the series voltage, are preferably each designed as a resistor.
  • the resistors are selected so that the supply of a controlled current to each of these resistors causes the identical voltage across the resistors to drop.
  • the resistors are preferably connected between the source and gate connections of the transistors of the series circuit.
  • the gate connection of the transistors is preferably each connected to a current-controlled voltage source.
  • the current-controlled voltage sources are each designed as a transistor, which is each connected as a diode.
  • a transistor connected as a diode, each with an associated transistor of the series circuit forms a current mirror.
  • Each current mirror is preferably controlled by a controlled current source.
  • an operational amplifier is provided which is connected to at least one input to the input of the output stage arrangement and is coupled on the output side to the current mirror.
  • FIG. 1 shows a first exemplary embodiment of an output stage arrangement based on the proposed principle
  • Figure 2 shows a further development of the output stage arrangement of Figure 1 using an example with digital output
  • FIG. 3 shows another embodiment of an output stage arrangement according to the proposed principle with analog signal output.
  • FIG. 1 shows an output stage arrangement with an input E and an output A.
  • a series circuit composed of three transistors P1, P2, P3 is arranged between a supply potential connection VP and the output A.
  • the transistors P1, P2, P3 are each designed as a p-channel MOS transistor.
  • the three transistors P1, P2, P3 each have a gate connection as a control connection, and each have a source and a drain connection as connections of their controlled paths, the source connection in each case with the separate ones n-well regions nl, n2, n3 is connected, in which the transistors P1, P2, P3 are integrated.
  • the source connection of the first transistor P1 is connected to the supply potential connection VP.
  • the drain connection of the first transistor P1 is connected to the source connection of the third transistor P3, the drain connection of which is connected to the source connection of the second transistor P2, the drain connection of which is in turn connected to the output A.
  • a current-controlled voltage source Q1, Q2, Q3 is assigned to each transistor P1, P2, P3.
  • the assigned, current-controlled voltage source Q1, Q2, Q3 is each connected between the gate and source connection of the respective transistor P1, P2, P3.
  • the input E is coupled via a control unit S to respective control inputs of the current-controlled voltage sources Q1, Q2, Q3, the control unit providing respective output currents at different potentials.
  • Each transistor P1, P2, P3 is arranged together with the current-controlled voltage source Q1, Q2, Q3 assigned to it in a separate n-well nl, n2, n3 in integrated circuit technology in a p-predoped substrate.
  • the transistors P1, P2, P3 form an active pull-up structure which is controlled by a controller S, Q1, Q2, Q3.
  • the p-channel transistors each have the same dimensions and are driven in such a way that their gate-source voltage is identical in each case. Due to the identical size, the identical gate-source voltage and approximately the same drain current, the impedance for all of these series components Pl, P2, P3 is practically the same. With the same impedance
  • the drain-source voltage dropping across them is also the same for transistors P1, P2, P3.
  • the high voltage across the series connection of the transistors P1, P2, P3 falls, is divided by the number of transistors used in series. This means that in the present example three transistors can hold three times the maximum operating voltage of a single transistor. In the present example, a safety margin is also taken into account because, due to mismatches and manufacturing variations in mass production, the transistors' impedances may not be ideal.
  • the control unit S preferably comprises NMOS transistors, which are designed for high voltages, to provide the control currents.
  • An additional advantage of the arrangement described is that a high voltage swing at the output and good driver properties can be achieved with low power losses and without the need for external components.
  • the circuit can be fully integrated with conventionally available manufacturing processes.
  • FIG. 2 shows a development of the principle of an output stage arrangement according to FIG. 1.
  • the circuit according to FIG. 2 is designed for a high voltage swing at output A and is designed as a digital push-pull output stage.
  • the push-pull output stage is suitable for 12 V operating voltage allows switching between a low state of 0 V and a high state of 12 V at the output
  • a total of four transistors P1, P2, P3, P4 connected in series are provided, which are connected to one another in series in analogy to the transistors of FIG. 1.
  • an n-channel transistor NH1 designed for high voltages is provided, the controlled path of which is connected between output A and a reference potential connection GND.
  • the current-controlled voltage sources used in the circuit are respective resistors R1, R2, R3, R4, which are each connected between the source connection and gate connection of the associated transistor P1 to P4.
  • the gate connection of the transistors P1 to P4 is connected via a cascode stage NH2, NH3, NH4, NH5 to a load connection of each controlled current source II, 12, 13, 14.
  • the controlled current sources II, 12, 13, 14 are still connected to the reference potential connection GND.
  • the control inputs of the controlled current sources II to 14 are connected to one another and combined in a bias voltage node VBIAS.
  • a current source 15 connected as a diode forms a current mirror with the controlled current sources II to 14.
  • the current is determined by a resistor R9 and the current mirror ratios, the resistor R9 being connected between a supply potential connection for a low supply voltage of 3.3 V and the current source 15 connected as a diode.
  • the cascode stages NH2, NH3, NH4, NH5 are each designed as high-voltage suitable n-channel transistors, the gate connections of which are connected to one another and to the input E of the arrangement.
  • the input E of the arrangement is also connected to the gate connection of the complementary transistor NH1 via an inverter INV, which is also connected to the supply potential connection for low supply Voltage 3.3 V is switched. Accordingly, the circuit according to FIG. 2 converts a digital input signal with a voltage swing of 0 to 3.3 V into a digital signal with a stroke of 12 V, only conventional p-channel transistors being required as components of the p-conductivity type become.
  • the p-channel transistors P1 to P4 each have an associated bias resistor R5 to R8, which is connected in parallel to the controlled path.
  • Transistors Pl to P4 are switched off, a homogeneous potential distribution can be ensured with the resistors R5 to R8.
  • the resistors R5 to R8 serve as an additional safety measure and can also be omitted in alternative versions.
  • the transistors P1 to P4 are thin oxide p-channel components which, when introduced into separate n-wells, are insulated from one another.
  • the proposed structure enables a homogeneous potential distribution over the entire series connection and, in particular, identical voltage drops over the controlled paths of the transistors P1 to P4 regardless of the operating state or the operating point.
  • the p-channel transistors are switched off with the resistors R1 to R4 between the gate and source.
  • a controlled current is fed to each of the resistors Rl to R4, which in turn leads to a voltage drop that is identical across the resistors Rl to R4.
  • the number of p-channel transistors P1 to P4 is defined by the ratio of the desired voltage at the output and the maximum operating voltage of the transistors.
  • FIG. 3 shows a third exemplary embodiment of an output stage arrangement based on the proposed principle based on a development for an analog signal output, on which in the proposed example a continuously adjustable one
  • a series circuit comprising a first transistor P1 and a second transistor P2 is arranged between the supply potential connection for 6 V and the output A '.
  • the transistors P1, P2 are each the output transistors of a current mirror, which they form with a respective associated diode D1, D2.
  • the diodes D1, D2 are also designed as p-channel MOS transistors.
  • the drain connections of the diodes D1, D2 are each connected to a high-voltage n-channel transistor NH6, NH7. These transistors NH6, NH7 serve as controlled current sources for supplying the current mirror Dl, Pl; D2; P2.
  • a complementary transistor NH8 is, analogously to FIG.
  • the control inputs of the complementary transistor NH8 on the one hand and the two current source transistors NH6, NH7 on the other hand are each connected to a connection of a fully differential output stage of an operational amplifier OP.
  • the operational amplifier OP is operated with a voltage of only 3.3 V.
  • the operational amplifier has a differential input, one connection of which is connected to the input E of the arrangement via a resistor RIO and another connection to a fixed potential.
  • a feedback resistor R11 is connected between the output A 'of the output stage arrangement and that input of the operational amplifier which is coupled to the input E via resistor RIO.
  • Each current mirror Dl, Pl; D2, P2 are each formed in a separate n-well.
  • the current mirror Dl, Pl; D2, P2 are driven with a current of identical value, the desired voltage division between the series transistors P1, P2 is achieved in the present case. If the current through the transistors P1, P2 is never completely switched off in the case of such an analog output, the resistors R5 to R8 of FIG. 2 are not required.
  • the circuit of FIG. 3 has the same advantages as those of FIGS. 1 and 2 and is additionally suitable for emitting an analog signal which follows the value at input E and is proportional to it.
  • a dynamic range of the amplitude of 0 to 6 volts is reached at output A '.
  • a signal with a voltage swing of 0 to 3.3 V is fed to input E.
  • the proposed output stage arrangement can also be used as an on-chip Suitable voltage regulator.
  • the proposed principle makes it possible to operate a serial USB, universal serial bus connection with 5 V voltage from a 3.3 V or 2.5 V CMOS circuit.
  • Another field of application is, for example, on-chip driver circuits for external power MOS switches with a high threshold.
  • INV inverter current source nl n-well n2 n-well n3 n-well nl 'n-well n2' n-well NH1 transistor

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Abstract

Es ist eine Ausgangsstufenanordnung vorgesehen, bei der mehrere Transistoren (P1, P2) in einer integrierten Serienschaltung angeordnet und von je einer stromgesteuerten Spannungsquelle (Q1, Q2) angesteuert werden. Dadurch ist es möglich, die Transistoren auf unterschiedlichen, absoluten Potenzialen zu betreiben und am Ausgang (A) eine Spannung bereitzustellen, die größer ist als die Nennspannung der Transistoren (P1, P2). Die beschriebene Ausgangsstufenanordnung ist vollständig in integrierter Schaltungsbauweise herstellbar und zur Bereitstellung digitaler und analoger Signalausgänge bei je großem Spannungshub geeignet.

Description

Beschreibung
Ausgangsstufenanordnung
Die vorliegende Erfindung betrifft eine Anordnung einer Ausgangsstufe .
Bei hochintegrierten Schaltungen ist es häufig wünschenswert, mit einer Ausgangsstufe eine AusgangsSpannung abgeben zu kön- nen, deren Spannungshub die eigentliche VersorgungsSpannung der jeweiligen Halbleiterschaltungstechnik und/oder der Nennspannung der jeweilig vorgesehenen Transistoren übersteigt. Moderne CMOS, Complementary Metal Oxide Semiconductor-Schaltungstechniken beispielsweise haben VersorgungsSpannungen von 3,6 V oder weniger.
Die ständig abnehmende Dicke des Gate-Oxids in CMOS-Schaltun- gen mit dem Ziel, die Siliziumfläche hocheffizient auszunutzen, führt zu immer weiter verringerten Versorgungsspannun- gen. Andererseits reichen AusgangsSpannungen von 3,6 V oder geringer häufig nicht aus, um Sensoren oder Aktuatoren direkt mit einer Ausgangsstufe des integrierten Schaltkreises zu treiben.
Eine verbreitete Möglichkeit, dieses Problem zu lösen, wird mit so genannten Open-Drain- oder Open-Collector-Ausgängen bereitgestellt, an die zur Bildung einer Ausgangsstufe externe Pul1-Up-Widerstände oder chip-interne Pull-Up-Widerstände angeschlossen sind.
Bei n-Kanal-MOS-Strukturen können Open-Drain-Ausgänge mittels so genannter NMOSH-Bauteile realisiert sein, die sich durch die Eignung für verhältnismäßig hohe Spannungen auszeichnen. Hierfür haben NMOSH-Bauteile normalerweise schwach dotierte n-Wannengebiete, die als Drain-Gebiete genutzt werden, und verfügen über ein zusätzliches Feldoxid-Gebiet zur Vergrößerung des Gate-Oxids an der Drain-Kante des Kanals.
Da in den herkömmlichen MOS-Schaltungstechniken keine separaten p-Wannen in n-Wannen-Regionen verfügbar sind, um ein entsprechendes p-Drain-Gebiet zu schaffen, steht für p-Kanal- Bauteile keine komplementäre Lösung zu NMOSH-Bauteilen zur Verfügung. Bei p-Kanal-Bauteilen mit verbundenem Source- und n-Wannen-Anschluss, die in integrierter Schaltungstechnik mit einem typischen 3,3 V-Fertigungsprozess hergestellt sind, gelten danach folgende maximal zulässige Spannungen: Source- Spannung gegen Gate-Spannung max. 3,6 V, Gate-Spannung gegen Drain-Spannung max. 3 , 6 V, Source-Spannung gegen Drain-Spannung max. 3,6 V, Source- beziehungsweise n-Wannen-Spannung gegen p-Substrat maximal 15 V.
Die beschriebenen, passiven Pull-Up-Bauteile haben den Nach- teil, dass verhältnismäßig viel Strom verschwendet wird, wenn die Widerstandswerte der Pull-Up-Widerstände gering sind. Andererseits ist bei größeren Widerständen die Flankensteilheit der ansteigenden Flanke stark begrenzt .
Eine ähnliche Problematik ergibt sich für analoge Ausgänge, wo eine externe Treiberstufe in einer unterschiedlichen Fertigungstechnik verwendet werden muss, um den gewünschten Spannungshub am Ausgang zu erhalten. Um beispielsweise einen Hochvolt-NMOS-Schalter anzusteuern, der bis zu 600 V Spannung schalten kann, ist typischerweise eine Gate-Spannung von 10 V erforderlich, um einen guten Einschaltzustand zu gewährleisten. Zur Bereitstellung einer analogen Ausgangsspannung mit einem Spannungshub, also einer dynamischen Amplitude, von 7 V, wie sie in modernen, so genannten Powerline-Modem-Anwendungen vorgesehen ist, werden externe Treiberstufen eingesetzt. Der integrierte Schaltkreis weist dabei eine differenzielle Ausgangsstufe auf, die über einen externen, in bipolarer Schaltungstechnik ausgebildeten Stromspiegel an den eigentlichen Ausgang angeschlossen wird.
Das Dokument EP 1 326 337 AI zeigt einen in Standard-CMOS realisierten Push-Pull Treiber für hohe Spannungen. Ein oberer, ein mittlerer und ein unterer Transistor bilden eine Serienschaltung. Dabei sind Dioden vorgesehen, die gemeinsam mit einer Klemmspannung eine Klemmung der Gates des mittleren und des unteren Transistors bewirken.
Aufgabe der vorliegenden Erfindung ist es, eine Ausgangsstufenanordnung anzugeben, die in herkömmlicher MOS-Schaltungs- technik integrierbar ist und die es ermöglicht, an einem Aus- gang eine AusgangsSpannung bereitzustellen, deren Spannungshub größer ist als die Nennspannung, die bei der jeweiligen Prozesstechnik vorgesehen ist .
Erfindungsgemäß wird die Aufgabe gelöst durch eine Ausgangs- Stufenanordnung mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
Die vorgeschlagene Ausgangsstufenanordnung umfasst zumindest zwei Transistoren, die bezüglich ihrer gesteuerten Strecken in einer Serienschaltung verschaltet und durch Integration in jeweiligen n-Wannen-Gebieten voneinander getrennt sind. Einer der beiden Anschlüsse der Serienschaltung bildet den Ausgang der Ausgangsstufenanordnung. An Steuereingänge der Transistoren ist je eine stromgesteuerte Spannungsquelle zur Steuerung des jeweiligen Transistors angeschlossen. Eingangsanschlüsse der stromgesteuerten Spannungsquellen sind mit dem Eingang der AusgangsStufenanordnung gekoppelt. N-Wannen-Gebiete werden auch als N-Well Gebiete bezeichnet und sind bevorzugt potentialmäßig voneinander entkoppelt .
Durch die Aufteilung des Ausgangstransistors in mehrere, se- riell miteinander verschaltete Teiltransistoren und den Betrieb dieser Transistoren in jeweils ähnlichen Bedingungen mittels der stromgesteuerten Spannungsquellen ist es möglich, am Ausgang der AusgangsStufenanordnung einen Spannungshub bereitzustellen, der größer ist als die eigentliche Nennspan- nung des jeweiligen Fertigungsprozesses bzw. der jeweiligen Standard-Schaltungstechnik, in der die Ausgangsstufenanordnung integriert oder aufgebaut ist .
Um bei dem eingangs genannten Zahlenbeispiel für einen typi- sehen 3,3 V Prozess zu bleiben, bedeutet dies, dass aufgrund der Beschränkung von max. 15 V zwischen N-Wannen- beziehungsweise Source-Anschluss und p-Substrat sinnvollerweise bis zu fünf Transistoren mit ihren gesteuerten Strecken in Serie geschaltet sind.
Derjenige Anschluss der Serienschaltung der gesteuerten Strecken der Transistoren, der nicht den Ausgang der Ausgangsstufenanordnung bildet, ist bevorzugt mit einem Versorgungspo- tenzialanschluss verbunden.
Die an dem Versorgungspotenzialanschluss zuführbare Versorgungsspannung ist bevorzugt und mit Vorteil größer als die über der gesteuerten Strecke der einzelnen Transistoren jeweils maximal zulässige Spannung.
Alternativ oder zusätzlich ist die an dem Versorgungspotenzi- alanschluss zuführbare VersorgungsSpannung größer als der
Spannungshub eines am Eingang der Ausgangsstufenanordnung zuführbaren Signals.
Bevorzugt ist der ersten und der zweiten stromgesteuerten Spannungsquelle je eine gesteuerte Stromquelle zugeordnet und mit dieser verbunden zur Kopplung der stromgesteuerten Spannungsquellen mit dem Eingang der Ausgangsstufenanordnung.
Die Stromquellen und die ihnen zugeordneten stromgesteuerten Spannungsquellen sind dabei mit Vorteil so ausgelegt, dass die Transistoren, die in der Serienschaltung verschaltet sind, jeweils relativ, mit derselben SteuerSpannung beaufschlagt werden.
Dabei ist jedoch absolut betrachtet jeder Transistor bezüglich seiner Steuerspannung auf unterschiedlichem Potenzial.
Weiter bevorzugt sind die von den gesteuerten Stromquellen abgegebenen Ströme jeweils gleich hoch.
Die gesteuerten Stromquellen werden bevorzugt in Abhängigkeit von einem am Eingang zuführbaren Signal so gesteuert, dass die stromgesteuerten Spannungsquellen die Transistoren in der Serienschaltung entweder ein- und ausschalten oder in einer analogen Betriebsart ein analoges Spannungssignal erzeugen lassen. Das Ausgangssignal ist dabei jeweils abhängig vom Eingangssignal der Ausgangsstufenanordnung. Um die stromgesteuerten Spannungsquellen auf hohen Spannungs- ebenen betreiben zu können, ist es vorteilhaft, jeder der gesteuerten Stromquellen je eine Kaskodestufe zuzuordnen.
Wie Simulationen ergeben haben, ist es insbesondere in demjenigen Zustand der Ausgangsstufenanordnung, in dem die in Serie verschalteten Transistoren ausgeschaltet sind, vorteilhaft, zu jeder gesteuerten Strecke je einen Widerstand parallel zu schalten. Die Widerstände selbst sind dabei bevorzugt ebenfalls in einer Serienschaltung miteinander verschaltet.
Die Widerstandskette ist bevorzugt zwischen Versorgungspoten- zialanschluss und Ausgang der Ausgangsstufenanordnung angeordnet und bewirkt, dass durch den definierten Strom durch die Widerstände, die bevorzugt jeweils gleich groß sind, ein identischer Spannungsabfall über jedem der Transistoren zu einer homogenen Potenzialverteilung führt. Demnach wirken die Widerstände wie zusätzliche Bias-Widerstände, die einen zusätzlichen Schutz der Transistoren vor Überspannung bieten.
Die Widerstände haben dabei bevorzugt gleiche Widerstandswerte und sind hochohmig ausgeführt, um die Verlustleistung klein zu halten.
Zur Bildung einer komplementären Ausgangsstufenanordnung ist in einer vorteilhaften Weiterbildung ein bezüglich der Leitfähigkeit des ersten und des zweiten Transistors komplementärer Transistor vorgesehen, der eine gesteuerte Strecke hat, die zwischen den Ausgang der AusgangsStufenanordnung und einen Bezugspotenzialanschluss geschaltet ist.
Bei dem komplementären Transistor handelt es sich bevorzugt um einen n-Kanal-MOS-Transistor, der für hohe Spannungen ausgelegt ist, ein so genanntes NMOSH-Bauteil . Der erste und der zweite sowie eventuell vorgesehene, weitere Transistoren, die in einer Serienschaltung zwischen Versorgungspotenzial und Ausgang angeordnet sind, sind bevorzugt von einem p-Leitfähigkeitstyp.
Die stromgesteurten Spannungsquellen sind bevorzugt so mit dem ihnen jeweils zugeordneten Transistor verschaltet, dass sich alle Transistoren der Serienschaltung im jeweils glei- chen Arbeitspunkt befindet.
Insbesondere bei Ausführung der Transistoren als unipolare Transistoren ist deren Ansteuerung mit den stromgesteuerten Spannungsquellen bevorzugt so ausgeführt, dass die p-Kanal- Transistoren jeweils der gleichen Gate-Source-Spannung ausgesetzt sind.
Weiter bevorzugt haben die Transistoren der Serienschaltung die gleiche Geometrie, also insbesondere jeweils gleiche Ka- nallänge und Kanalweite. Wenn zusätzlich auch noch jeweils die Drain-Ströme und die Impedanzen der Transistoren identisch sind, so kann mit Vorteil die Drain-Source-Spannung ü- ber jedem Transistor der Serienschaltung jeweils identisch sein.
Je exakter eine homogene Potenzialverteilung über die gesteuerten Strecken der Transistoren der Serienschaltung gelingt, um so höher kann die VersorgungsSpannung dieser Transistoren und damit auch der Spannungshub des Signals am Ausgang sein.
Jeder Transistor der Ausgangsstufe ist bevorzugt in einer je separaten n-Wanne angeordnet. Noch weiter bevorzugt ist der jeweilige Transistor zusammen mit der ihm je zugeordneten stromgesteuerten Spannungsquelle jeweils gemeinsam in einer, von den übrigen Quelle-Transistor-Paaren je separaten, n- Wanne angeordnet .
Die stromgesteuerten Spannungsquellen, die die Transistoren der Serienspannung ansteuern, sind bevorzugt je als Widerstand ausgeführt. Die Widerstände sind dabei so gewählt, dass durch Zuführen eines gesteuerten Stroms zu jedem dieser Widerstände jeweils die identische Spannung über den Widerstän- den abfällt.
Die Widerstände sind dabei bevorzugt jeweils zwischen Source- und Gate-Anschluss der Transistoren der Serienschaltung geschaltet .
Bevorzugt ist jeweils der Gate-Anschluss der Transistoren mit je einer stromgesteuerten Spannungsquelle verbunden.
In einer alternativen Ausführungsform sind die stromgesteuer- ten Spannungsquellen je als Transistor ausgebildet, der je als Diode verschaltet ist. Dabei bildet jeweils ein als Diode verschalteter Transistor mit je einem zugeorodneten Transistor der Serienschaltung je einen Stromspiegel. Jeder Stromspiegel wird bevorzugt durch je eine gesteuerte Stromquelle angesteuert.
Noch weiter bevorzugt ist ein Operationsverstärker vorgesehen, der mit zumindest einem Eingang mit dem Eingang der Ausgangsstufenanordnung verbunden ist und ausgangsseitig mit dem Stromspiegel gekoppelt ist. Diese Weiterbildung des vorgeschlagenen Prinzips ist besonders zur Bereitstellung analoger Ausgangssignale geeignet . Die beschriebene AusgangsStufenanordnung ist bevorzugt in integrierter Schaltungstechnik ausgeführt . Besonders eignet sich die vorgeschlagene Ausgangsstufenanordnung zur Integration in einem Complementary Metal Oxide Semiconductor- Fertigungsverfahren.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert .
Es zeigen:
Figur 1 ein erstes Ausführungsbeispiel einer Ausgangsstufenanordnung nach dem vorgeschlagenen Prinzip,
Figur 2 eine Weiterbildung der Ausgangsstufenanordnung von Figur 1 an einem Beispiel mit digitalem Ausgang und
Figur 3 ein weiteres Ausführungsbeispiel einer Ausgangsstufenanordnung nach dem vorgeschlagenen Prinzip mit Analog-Signalausgang.
Gleiche Bezugszeichen bezeichnen gleiche oder gleich wirkende Teile.
Figur 1 zeigt eine Ausgangsstufenanordnung mit einem Eingang E und einem Ausgang A. Zwischen einem Versorgungspotenzialan- schluss VP und dem Ausgang A ist eine Serienschaltung aus drei Transistoren Pl, P2, P3 angeordnet. Die Transistoren Pl, P2 , P3 sind je als p-Kanal-MOS-Transistor ausgeführt. Die drei Transistoren Pl, P2, P3 haben je einen Gate-Anschluss als Steueranschluss, und als Anschlüsse ihrer gesteuerten Strecken je einen Source- und einen Drain-Anschluss, wobei der Source-Anschluss jeweils mit den voneinander getrennten n-Wannen-Gebieten nl, n2 , n3 verbunden ist, in denen die Transistoren Pl, P2 , P3 integriert sind. Der Source-Anschluss des ersten Transistors Pl ist mit dem Versorgungspotenzialan- schluss VP verbunden. Der Drain-Anschluss des ersten Transis- tors Pl ist mit dem Source-Anschluss des dritten Transistors P3 verbunden, dessen Drain-Anschluss mit dem Source-Anschluss des zweiten Transistors P2 verbunden ist, dessen Drain- Anschluss wiederum an den Ausgang A angeschlossen ist. Jedem Transistor Pl, P2 , P3 ist je eine stromgesteuerte Spannungs- quelle Ql, Q2 , Q3 zugeordnet. Die zugeordnete, stromgesteuerte Spannungsquelle Ql, Q2 , Q3 ist je zwischen Gate- und Source-Anschluss des jeweiligen Transistors Pl, P2 , P3 angeschlossen. Über eine Steuereinheit S ist der Eingang E mit jeweiligen Steuereingängen der stromgesteuerten Spannungs- quellen Ql, Q2 , Q3 gekoppelt, wobei die Steuereinheit jeweilige Ausgangsströme auf unterschiedlichen Potenzialen bereitstellt. Jeder Transistor Pl, P2 , P3 ist mit der ihm je zugeordneten, stromgesteuerten Spannungsquelle Ql, Q2 , Q3 gemeinsam in je einer separaten n-Wanne nl, n2 , n3 in integrierter Schaltungstechnik in einem p-vordotierten Substrat angeordnet .
Die Transistoren Pl, P2 , P3 bilden eine aktive Pull-Up- Struktur, die von einer Steuerung S, Ql, Q2 , Q3 angesteuert wird. Die p-Kanal-Transistoren haben jeweils gleiche Abmessungen und werden so angesteuert, dass ihre Gate-Source- Spannung jeweils identisch ist. Aufgrund der identischen Größe, der identischen Gate-Source-Spannung und ungefähr demselben Drain-Strom ist die Impedanz für alle diese Serienbautei- le Pl, P2, P3 praktisch gleich. Bei gleicher Impedanz der
Transistoren Pl, P2, P3 ist die jeweils an ihnen abfallende Drain-Source-Spannung ebenfalls gleich. Die hohe Spannung, die über der Serienschaltung der Transistoren Pl, P2, P3 ab- fällt, wird demnach durch die Anzahl der verwendeten Transistoren in Serie geteilt. Das bedeutet, dass im vorliegenden Beispiel von drei Transistoren die dreifache Spannung der maximalen Betriebsspannung eines Einzeltransistors gehalten werden kann. Im vorliegenden Beispiel wird noch eine Sicherheitsmarge berücksichtigt, da aufgrund von Fehlanpassungen und Fertigungsstreuungen der Massenherstellung eine nicht völlig ideale Identität der Impedanzen der Transistoren vorkommen kann.
Mit Vorteil können als p-Kanal-Transistoren herkömmliche, in CMOS-Fertigungsprozessen verfügbare p-Kanal-Strukturen verwendet werden. Dennoch ist es nach vorgeschlagenem Prinzip möglich, am Ausgang A eine Spannung abzugreifen, die einem Vielfachen der maximal zulässigen Betriebs- oder Nennspannung des jeweiligen Integrationsprozesses entspricht.
Die Steuereinheit S umfasst bevorzugt zur Bereitstellung der Steuerströme NMOS-Transistoren, die für hohe Spannungen aus- gelegt sind.
Ein zusätzlicher Vorteil der beschriebenen Anordnung liegt darin, dass ein hoher Spannungshub am Ausgang und gute Treibereigenschaften bei geringen Leistungsverlusten und ohne Be- darf an externen Bauteilen erzielt werden können. Die Schaltung kann vollständig mit herkömmlich verfügbaren Fertigungsprozessen integriert werden.
Figur 2 zeigt eine Weiterbildung des Prinzips einer Ausgangs- Stufenanordnung gemäß Figur 1. Die Schaltung gemäß Figur 2 ist für einen hohen Spannungshub am Ausgang A ausgelegt und als digitale Push-Pull-Ausgangsstufe ausgebildet. Die Push- Pull-Ausgangsstufe ist für 12 V Betriebsspannung geeignet und erlaubt am Ausgang ein Umschalten zwischen einem Low-Zustand von 0 V und einem High-Zustand von 12 V.
Es sind insgesamt vier in Serie geschaltete Transistoren Pl, P2, P3, P4 vorgesehen, die in Analogie zu den Transistoren von Figur 1 miteinander in Serie verschaltet sind. Zusätzlich ist ein für hohe Spannungen ausgelegter n-Kanal-Transistor NH1 vorgesehen, dessen gesteuerte Strecke zwischen den Ausgang A und einen Bezugpotenzialanschluss GND geschaltet ist . Als stromgesteuerte Spannungsquellen werden bei der Schaltung jeweilige Widerstände Rl, R2 , R3 , R4 eingesetzt, die jeweils zwischen Source-Anschluss und Gate-Anschluss des zugeordneten Transistors Pl bis P4 geschaltet sind. Außerdem ist der Gate- Anschluss der Transistoren Pl bis P4 über je eine Kaskodestu- fe NH2, NH3 , NH4 , NH5 an einen Lastanschluss je einer gesteuerten Stromquelle II, 12, 13, 14 angeschlossen. Die gesteuerten Stromquellen II, 12, 13, 14 sind weiterhin mit dem Be- zugspotenzialanschluss GND verbunden. Die Steuereingänge der gesteuerten Stromquellen II bis 14 sind miteinander verbunden und in einem Bias-Spannungsknoten VBIAS zusammengefasst . Eine als Diode verschaltete Stromquelle 15 bildet mit den gesteuerten Stromquellen II bis 14 je einen Stromspiegel. Der Strom wird durch einen Widerstand R9 und die Stromspiegelverhältnisse festgelegt, wobei der Widerstand R9 zwischen einen Ver- sorgungspotenzialanschluss für geringe Versorgungsspannung von 3,3 V und die als Diode verschaltete Stromquelle 15 geschaltet ist. Die Kaskode-Stufen NH2 , NH3 , NH4 , NH5 sind je als hochspannungstaugliche n-Kanal-Transistoren ausgebildet, deren Gate-Anschlüsse miteinander und mit dem Eingang E der Anordnung verbunden sind. Der Eingang E der Anordnung ist weiterhin mit dem Gate-Anschluss des komplementären Transistors NH1 über einen Inverter INV verbunden, der ebenfalls an den Versorgungspotenzialanschluss für geringe Versorgungs- Spannung 3,3 V geschaltet ist. Demnach wird mit der Schaltung gemäß Figur 2 ein digitales Eingangssignal mit einem Spannungshub von 0 bis 3,3 V in ein digitales Signal mit einem Hub von 12 V umgesetzt, wobei als Bauteile vom p-Leitfähig- keitstyp lediglich herkömmliche p-Kanal-Transistoren benötigt werden.
Die p-Kanal-Transistoren Pl bis P4 haben je einen zugeordneten und je zur gesteuerten Strecke parallel geschalteten Bi- as-Widerstand R5 bis R8. In dem Zustand, wenn die p-Kanal-
Transistoren Pl bis P4 abgeschaltet sind, kann mit den Widerständen R5 bis R8 eine homogene Potenzialverteilung sichergestellt werden. Die Widerstände R5 bis R8 dienen dabei als zusätzliche Sicherheitsmaßnahme und können in alternativen Aus- führungen auch weggelassen werden.
Die Transistoren Pl bis P4 sind Dünnoxid-p-Kanal-Bauteile, die, in je separate n-Wannen eingebracht, voneinander isoliert sind.
Die vorgeschlagene Struktur ermöglicht eine homogene Potenzialverteilung über der gesamten Serienschaltung und insbesondere identische Spannungsabfälle über den gesteuerten Strecken der Transistoren Pl bis P4 unabhängig von dem Betriebs- zustand oder dem Arbeitspunkt. Das bedeutet, dass die 12 V VersorgungsSpannung des Beispiels zu einem maximalen Spannungsabfall von 12 V geteilt durch 4 ergibt 3 V über jedem p- Kanal-Bauteil führen. Mit den Widerständen Rl bis R4 je zwischen Gate und Source werden die p-Kanal-Transistoren ausge- schaltet. Um die p-Kanal-Transistoren Pl bis P4 einzuschalten, wird jedem der Widerstände Rl bis R4 ein gesteuerter Strom zugeführt, der wiederum dazu führt, dass über den Widerständen Rl bis R4 eine je identische Spannung abfällt. Da- durch wird eine identische Gate-Source-Spannung für jeden p- Kanal-Transistor Pl bis P4 bereitgestellt, so dass die Impedanzen aller p-Kanal-Transistoren Pl bis P4 miteinander übereinstimmen. Aufgrund dieser identischen Impedanzwerte wird auch die Drain-Source-Spannung für die p-Kanal-Transistoren unabhängig vom Arbeitspunkt identisch sein.
Vorliegend wird die Anzahl der p-Kanal-Transistoren Pl bis P4 durch das Verhältnis der gewünschten Spannung am Ausgang und der maximalen Betriebsspannung der Transistoren definiert.
Wenn der Spannungshub am Ausgang lediglich der zweifachen maximalen Betriebsspannung entspricht, kann selbstverständlich eine Konfiguration mit lediglich zwei Transistoren Pl, P2 verwendet werden. Dies gilt entsprechend für andere Span- nungsverhältnisse und Anwendungen.
Figur 3 zeigt ein drittes Ausführungsbeispiel einer Ausgangs- Stufenanordnung nach dem vorgeschlagenen Prinzip anhand einer Weiterbildung für einen analogen Signalausgang, an dem im vorgeschlagenen Beispiel eine kontinuierlich einstellbare
Spannung zwischen 0 und 6 V abgreifbar ist. Zwischen dem Ver- sorgungspotenzialanschluss für 6 V und dem Ausgang A' ist eine Serienschaltung aus einem ersten Transistor Pl und einem zweiten Transistor P2 angeordnet. Die Transistoren Pl, P2 sind jeweils die Ausgangstransistoren eines Stromspiegels, den sie mit einer je zugeordneten Diode Dl, D2 bilden. Die Dioden Dl, D2 sind ebenfalls als p-Kanal-MOS-Transistoren ausgebildet. Die Drain-Anschlüsse der Dioden Dl, D2 sind mit je einem hochvolttauglichen n-Kanal-Transistor NH6, NH7 ver- bunden. Diese Transistoren NH6, NH7 dienen als gesteuerte Stromquellen zur Speisung der Stromspiegel Dl, Pl; D2 ; P2. Ein komplementärer Transistor NH8 ist, in Analogie zu Figur 2, zwischen den Ausgang A' und den Bezugspotenzialan- schluss GND geschaltet. Die Steuereingänge des komplementären Transistors NH8 einerseits und der beiden Stromquellen- Transistoren NH6, NH7 andererseits sind mit je einem An- schluss einer voll differenziellen Ausgangsstufe eines Opera- tionsverstärkers OP verbunden. Der Operationsverstärker OP wird mit einer Spannung von lediglich 3,3 V betrieben. Der Operationsverstärker hat einen Differenzeingang, von dem ein Anschluss über einen Widerstand RIO mit dem Eingang E der Anordnung und ein weiterer Anschluss auf ein festes Potenzial gelegt ist. Außerdem ist ein Rückkoppelwiderstand Rll zwischen den Ausgang A' der Ausgangsstufenanordnung und denjenigen Eingang des Operationsverstärkers geschaltet, der mit dem Eingang E über Widerstand RIO gekoppelt ist.
Jeder Stromspiegel Dl, Pl; D2 , P2 ist in je einer separaten n-Wanne gebildet. Indem die Stromspiegel Dl, Pl ; D2 , P2 mit jeweils einem Strom von identischem Wert angesteuert werden, ist vorliegend die gewünschte Spannungsteilung zwischen den Serientransistoren Pl, P2 erzielt. Wenn bei einem derartigen, analogen Ausgang der Strom durch die Transistoren Pl, P2 nie ganz abgeschaltet ist, werden die Widerstände R5 bis R8 von Figur 2 nicht benötigt.
Die Schaltung von Figur 3 hat die gleichen Vorteile wie die- jenigen von Figuren 1 und 2 und ist zusätzlich für die Abgabe eines Analogsignals geeignet, das dem Wert am Eingang E folgt und zu diesem proportional ist. Am Ausgang A' ist ein Dynamikumfang der Amplitude von 0 bis 6 Volt erreicht . Am Eingang E wird ein Signal mit einem Spannungshub von 0 bis 3,3 V zugeführt.
Zusätzlich zu den gezeigten Anwendungsbeispielen ist die vorgeschlagene AusgangsStufenanordnung auch als On-Chip- Spannungsregler geeignet. Insbesondere ist es mit dem vorgeschlagenen Prinzip möglich, einen seriellen USB, Universal Serial Bus-Anschluss mit 5 V Spannung aus einem 3,3 V oder 2,5 V CMOS-Schaltkreis heraus zu betreiben. Ein weiteres An- wendungsfeld sind beispielsweise On-Chip-Treiberschaltungen für externe Power-MOS-Schalter mit hoher Schwelle.
Alle gezeigten Ausführungsbeispiele kommen völlig ohne externe Komponenten aus und sind mit Vorteil jeweils vollständig in einer gemeinsamen integrierten Schaltung integrierbar.
Bezugszeichenliste
A Ausgang
A' Ausgang
E Eingang
Dl Diode
D2 Diode
GND Bezugspotenzialanschluss
II Stromquelle 12 Stromquelle
13 Stromquelle
14 Stromquelle
15 Stromquelle INV Inverter nl n-Wanne n2 n-Wanne n3 n-Wanne nl ' n-Wanne n2 ' n-Wanne NH1 Transistor
NH2 Transistor
NH3 Transistor
NH4 Transistor
NH5 Transistor NH6 Transistor
NH7 Transistor
NH8 Transistor
OP Operationsverstärker Pl Transistor P2 Transistor P3 Transistor P4 Transistor Ql stromgesteuerte Spannungsquelle Q2 stromgesteuerte Spannungsquelle
Q3 stromgesteuerte Spannungsquelle
Rl Widerstand
R2 Widerstand R3 Widerstand
R4 Widerstand
R5 Widerstand
R6 Widerstand
R7 Widerstand R8 Widerstand
R9 Widerstand
RIO Widerstand
Rll Widerstand
S Steuereinheit VP Versorgungspotentialanschluss

Claims

Patentansprüche
1. AusgangsStufenanordnung, aufweisend
- einen Eingang (E) und einen Ausgang (A) , - einen ersten Transistor (Pl) mit einem Steuereingang und einer gesteuerten Strecke,
- einen zweiten Transistor (P2) mit einem Steuereingang und mit einer gesteuerten Strecke, die mit der gesteuerten Strecke des ersten Transistors (Pl) in einer Serienschal- tung angeordnet ist und an der der Ausgang (A) der Ausgangsstufenanordnung gebildet ist,
- eine erste stromgesteuerte Spannungsquelle (Ql) mit einem Eingang, der mit dem Eingang (E) der Ausgangsstufenanordnung gekoppelt ist und mit einem Ausgang, der mit dem Steu- ereingang des ersten Transistors (Pl) verbunden ist,
- eine zweite stromgesteuerte Spannungsquelle (Q2) mit einem Eingang, der mit dem Eingang (E) der Ausgangsstufenanordnung gekoppelt ist und mit einem Ausgang, der mit dem Steuereingang des zweiten Transistors (P2) verbunden ist, - wobei der erste Transistor (Pl) und der zweite Transistor (P2) in je einer n-Wanne (nl, n2) integriert sind und
- wobei der ersten und der zweiten stromgesteuerten Spannungsquelle (Rl, R2) je eine gesteuerte Stromquelle (II, 14) zugeordnet ist zur Kopplung mit dem Eingang (E) der Ausgangsstufenanordnung.
2. AusgangsStufenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass ein Anschluss der gesteuerten Strecke des ersten Transis- tors (Pl) mit einem Versorgungspotentialanschluss (VP) verbunden ist.
3. Ausgangsstufenanordnung nach Anspruch 2 , dadurch gekennzeichnet, dass eine an dem Versorgungspotentialanschluss (VP) zuführbare
VersorgungsSpannung größer ist als die über der gesteuerten Strecke des ersten Transistors (Pl) maximal zulässige Spannung.
4. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jeder gesteuerten Stromquelle (II, 14) eine Kaskode-Stu- fe (NH2, NH5) zugeordnet ist.
5. AusgangsStufenanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass zu den gesteuerten Strecken der Transistoren (Pl, P2) je ein Potentialsteuerwiderstand (R5, R6) parallel geschaltet ist.
6. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass ein bezüglich des ersten und zweiten Transistors (Pl, P2) komplementärer Transistor (NHl) vorgesehen ist, mit einer gesteuerten Strecke, die zwischen den Ausgang (A) der Ausgangs- Stufenanordnung und einen Bezugspotentialanschluss (GND) ge- schaltet ist.
7. Ausgangsstufenanordnung nach Anspruch 6, dadurch gekennzeichnet, dass der komplementäre Transistor (NHl) von einem am Eingang (A) anliegenden Signal bezüglich des ersten und des zweiten Transistors (Pl, P2) invertiert angesteuert wird.
8. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die stromgesteuerten Spannungsquellen (Ql, Q2) mit ihren
Lastanschlüssen jeweils zwischen Gate-Anschluss und Source- Anschluss des ersten und zweiten Transistors (Pl, P2) geschaltet sind, derart, dass die Gate-Source-Spannung des ersten Transistors (Pl) gleich der Gate-Source-Spannung des zweiten Transistors (P2) ist.
9. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der erste und der zweite Transistor (Pl, P2) unipolare Transistoren vom p-Leitfähigkeitstyp sind.
10. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der erste und der zweite Transistor (Pl, P2) in integrierter Schaltungstechnik in je separaten und voneinander isolierten n-Wannen (nl, n2) angeordnet sind.
11. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der erste und der zweite Transistor (Pl, P2) gleiche Impedanzen haben.
12. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis
11, dadurch gekennzeichnet, dass der erste und der zweite Transistor (Pl, P2) gleiche geometrische Abmessungen haben.
13. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die erste stromgesteuerte Spannungsquelle (Ql) und die zweite stromgesteuerte Spannungsquelle (Q2) je als Widerstand (Rl, R2) ausgeführt sind.
1 . AusgangsStufenanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die erste stromgesteuerte Spannungsquelle (Ql) als Transis- tor (Dl) ausgebildet ist, der gemeinsam mit dem ersten Transistor (Pl) einen ersten Stromspiegel bildet und dass die zweite stromgesteuerte Spannungsquelle (Q2) als Transis- tor (D2) ausgebildet ist, der gemeinsam mit dem zweiten Transistor (P2) einen Stromspiegel bildet.
15. Ausgangsstufenanordnung nach Anspruch 14, dadurch, gekennzeichnet, dass ein Operationsverstärker (OP) vorgesehen ist, der mit zumindest einem Eingang mit dem Eingang (E) der Ausgangsstufenanordnung verbunden ist und der ausgangsseitig mit den Stromspiegeln (Dl, Pl; D2, P2) gekoppelt ist.
16. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die erste und die zweite stromgesteuerte Spannungsquelle (Ql, Q2) zum Betrieb auf unterschiedlichen Potentialen ausgelegt sind. ,
17. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass zumindest ein weiterer Transistor (P3) vorgesehen ist mit einem Steuereingang, der mit einer zugeordneten, weiteren stromgesteuerten Spannungsquelle (Q3) verbunden ist und mit einer gesteuerten Strecke, die zwischen die gesteuerten Stre- cken des ersten und zweiten Transistors (Pl, P2) geschaltet ist unter Bildung einer Serienschaltung.
18. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass diese in integrierter Schaltungstechnik ausgebildet ist.
19. Ausgangsstufenanordnung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass diese in Metal Oxide Semiconductor-Schaltungstechnik ausgebildet ist.
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