CN1947336A - 输出级系统 - Google Patents

Abstract

提供一种输出级系统，其中将多个晶体管(P1，P2)设置在集成的串联电路中，且它们由相应的电流控制电压源(Q1，Q2)来驱动。结果，可以以不同的绝对电势操作晶体管，并可以在输出(A)提供大于晶体管(P1，P2)的额定电压的电压。所说明的输出级系统可以全部用集成电路构造来生产，且其适合用于提供具有相应的大的电压摆动的数字和模拟信号输出。

Description

输出级系统

技术领域

本发明涉及一种输出级系统。

背景技术

在大规模集成电路中，经常希望能够借助于输出级来输出其电压摆动超过相应半导体电路技术的实际供给电压和/或相应提供的晶体管额定电压的输出电压。现代的CMOS即互补金属氧化物半导体电路技术例如具有3.6V或更小的供给电压。

为了以高效的方式利用硅面积的这一目的，CMOS电路中栅氧化物的厚度的不断减少导致更进一步减少的供给电压。另一方面，利用集成电路的输出级，3.6V或更低的输出电压往往不足够用来直接驱动传感器或执行器。

借助于所谓的敞开漏或开集输出，则提供了解决这个问题的常规可能性，其中外部上拉电阻器或芯片内上拉电阻器连接到所述开漏或敞开集输出，以便形成输出级。

在n沟道MOS结构中，借助于所谓的NMOSH部件可以实现开漏输出，所述NMOSH部件因适合于比较高的电压而得以区分。为此，NMOSH部件通常具有用作漏极区的轻微掺杂的n型阱区，且提供有用于在沟道的漏极边扩大栅氧化物的附加的场氧化区。

由于，在常规的MOS电路技术中，为了建立对应的p型漏极区，n型阱区中的分离p型阱不可用，所以对于p沟道部件无法利用NMOSH部件的互补方案。在连接有借助于典型的3.3V制造工艺而在集成电路技术中制造的n型阱端子和源极的p沟道部件中，下述最大允许的电压相应地保持正确：源极电压相对于栅极电压最大3.6V、栅极电压相对于漏极电压最大3.6V、源极电压相对于漏极电压最大3.6V、源极和n型阱电压相对于p型衬底最大15V。

所说明的无源上拉部件具有的缺点是：如果上拉电阻器的电阻低的话，则浪费了相对大量的电流。另一方面，在较大电阻的情况下极大地局限了上升边的边陡度。

对于模拟输出则产生类似的问题，其中必须使用不同制造技术的外部驱动器级，以在输出获取期望的电压摆动。例如为了驱动可以切换高达600V电压的高压NMOS开关，典型地10V的栅极电压是必要的，以确保良好的接通状态。

使用外部驱动器级来提供具有7V电压摆动即称为动态振幅的模拟输出电压，正如在现代的所谓功率线调制器应用中提供的那样。在这种情况下，集成电路具有差分输出级，其经由由双极电路技术形成的外部电流反射镜连接到实际输出。

文件EP 1 326 337A1示出在标准CMOS中实现的用于高压的推拉式驱动器。上、中及下部的晶体管形成串联电路。在这种情况下，提供二极管，其结合箍位电压，对中及下部的晶体管的栅极实施箍位。

发明内容

本发明的目的是提供一种输出级系统，其可以集成在常规的MOS电路技术中并且其可以在输出提供如此的输出电压，所述输出电压的电压摆动大于相应工艺技术所提供的额定电压。

根据本发明，借助于具有本专利权利要求1特征的输出级系统实现了所述目的。有利的发展从从属权利要求中显现。

所提出的输出级系统包括至少两个晶体管，就它们的受控路径而言所述两个晶体管连接在串联电路中，且通过集成在相应的n型阱区中而彼此分隔。串联电路的两个端子之一形成输出级系统的输出。连接到晶体管的控制输入的是相应的电流控制电压源，用于控制相应的晶体管。电流控制电压源的输入端子被耦合到输出级系统的输入。优选地N型阱区就电势术语而言彼此去耦。

由于将输出晶体管分割成彼此串联的多个部分晶体管以及借助于电流控制电压源分别在类似的条件下操作所述晶体管，所以可以在输出级系统的输出提供如此的电压摆动，其大于其中集成或构建输出级系统的相应标准电路技术的或相应制造工艺的实际额定电压。

为了与引言中提到的用于典型的3.3V工艺的数字实例一致，意味着由于n型阱和源极端子与p型衬底之间最大15V的限制，通过受控路径最多适宜将五个晶体管串联。

优选地，并不形成输出级系统输出的晶体管受控路径的串联电路的端子连接到电势供给端子。

可以在电势供给端子馈给的供给电压优选地且有利地大于穿过单个晶体管的受控路径的相应最大允许的电压。

作为另外选择或额外地，可以在电势供给端子馈给的供给电压大于可以在输出级系统的输入馈给的信号或电压摆动。

优选地，将相应的受控电流源分配给第一及第二电流控制电压源，且连接到此，用于将电流控制电压源耦合到输出级系统的输入。

在这种情况下，有利地如此设计电流源和被分配到此的电流控制电压源，使得相对而言在将相同的控制电压分别施加到在串联电路中连接的晶体管上。

然而，在这种情况下，当绝对地考虑时，每个晶体管就其控制电压而言则处于不同的电势。

由多个受控电流源输出的电流进一步优选地具有分别相同的量值。

受控电流源优选地依赖于可以在输入馈给的信号来进行控制，以便于电流控制电压源或者将在串联电路中的晶体管开启或关断，或者使它们以模拟操作模式产生模拟电压信号。这里的输出信号分别依赖于输出级系统的输入信号。

为了能够在高电压电平操作电流控制电压源，有利地向每个受控电流源分配相应的共发共基(cascode)级。

正如通过模拟所揭示的那样，其有利之处尤其在于对于要与每个受控路径并联的相应电阻器而言，其中串联了晶体管的输出级系统的状态为关断。在这种情况下，优选地，在串联电路中电阻器本身同样地彼此连接。电阻器链优选地设置在电势供给端子与输出级系统的输出之间且具有如此效应，即由于被限定的电流通过电阻器，优选地其分别具有相同的量值，所以穿过每个晶体管的相同的电压降导致均匀的电势分布。

因而，电阻器的作用就象附加的偏置电阻器，其提供晶体管抗过压的附加保护。

在这种情况下，优选地电阻器具有相同的电阻值且实施为高电阻，以保持低的功率损耗。

为了在一个有利的研制中形成互补输出级系统，提供一种相对于第一和第二晶体管的导电性的互补晶体管，其具有连接在输出级系统的输出与参考电势端子之间的受控路径。

互补晶体管优选地是设计用于高压的n沟道MOS晶体管，即所谓的NMOSH部件。

第一和第二以及可能提供的被设置在供给电势和输出之间的串联电路中的其它晶体管优选地是p导电型。

优选地电流控制电压源连接到分别分配给它们的晶体管，以便于串联电路的所有晶体管分别处在相同的操作点。

尤其当将晶体管实施为单极晶体管时，优选地如此实施其利用电流控制电压源的驱动，使得p沟道晶体管分别暴露于相同的栅极-源极电压。

串联电路的晶体管还优选地具有相同的几何形状，也就是说分别相同的沟道长度和沟道宽度。此外，如果晶体管的漏极电流和阻抗也分别相同，则穿过串联电路的每个晶体管上的漏极-源极电压可有利地是分别相同的。

更准确地，可以在串联电路的晶体管的受控路径上实现均匀的电势分布，所述晶体管的供给电势越高，则因此在输出的信号的电压摆动也越大。

优选地，将输出级的每个晶体管设置在相应的分离的n型阱中。甚至更优选地，相应的晶体管连同相应地分配给它的电流控制电压源分别被共同设置在相应地与其余的源极/晶体管对分离的n型阱中。

优选地，每个驱动串联电压的晶体管的电流控制电压源均实施为电阻器。在这种情况下，如此选择电阻器，以便于通过将受控电流馈给到所述电阻器中的每个，使得通过所述电阻器分别降低相同的电压。

在这种情况下，优选地，电阻器相应地连接在串联电路的晶体管的源极和栅极端子之间。

优选地晶体管的栅极端子分别连接到相应的电流控制电压源。

在另外可选择的实施例中，每个电流控制电压源形成为分别作为二极管而连接的晶体管。在这种情况下，作为二极管而连接的晶体管与相应分配的串联电路的晶体管一起分别形成了相应的电流反射镜。优选地，每个电流反射镜由相应的受控电流源驱动。

更优选地，提供操作性的放大器，其通过至少一个输入连接到输出级系统的输入，并在输出侧耦合到电流反射镜。所提出原理的这个研制尤其适于提供模拟输出信号。

所说明的输出级系统优选地在集成电路技术中得以实现。所提出的输出级系统尤其适合于互补金属氧化物半导体制造方法中的集成。

附图说明

以下参考附图利用多个示范实施例来更详细地解释本发明。

在所述附图中：

图1示出根据所提出的原理的输出级系统的第一示范实施例，

图2示出利用具有数字输出的实例从图1的输出级系统的发展，以及

图3示出具有模拟信号输出的根据所提出的原理的输出级系统的另一示范实施例。

具体实施方式

相同的参考标号代表相同的或作用相同的零件。

图1示出了具有输入E和输出A的输出级系统。将包括三个晶体管P1、P2、P3的串联电路设置在电势供给端子VP和输出A之间。每个晶体管P1、P2、P3实施为p沟道MOS晶体管。三个晶体管P1、P2、P3每个均具有作为控制端子的栅极端子，并且每个具有作为其受控路径的端子的源极端子和漏极端子，源极端子分别连接到其中集成了晶体管P1、P2、P3的相互分离的n型阱区n1、n2、n3。第一晶体管P1的源极连接到电势供给端子VP。第一晶体管P1的漏极端子连接到第三晶体管P3的源极端子，第三晶体管P3的漏极端子连接到第二晶体管P2的源极端子，第二晶体管P2的漏极端子又连接到输出A。每个晶体管P1、P2、P3分配有相应的电流控制电压源Q1、Q2、Q3。所分配的电流控制电压源Q1、Q2、Q3分别地连接到在相应晶体管P1、P2、P3的栅极端子和源极端子之间。输入E经由控制单元S耦合到电流控制电压源Q1、Q2、Q3的相应控制输入，所述控制单元在不同的电势提供了相应的输出电流。在预掺杂p的衬底中以集成电路技术在相应的分离n型阱n1、n2、n3中，设置了每个晶体管P1、P2、P3以及相应地联合地分配给它的电流控制电压源Q1、Q2、Q3。

晶体管P1、P2、P3形成由控制器S、Q1、Q2、Q3驱动的有源上拉结构。每个p沟道晶体管具有相同的尺度且被如此地驱动，使得它们的栅极-源极电压分别是相同的。由于相同的尺寸、相同的栅极-源极电压和大约相同的漏极电流，所以用于所有这些串联部件P1、P2、P3的阻抗实际上是相同的。由于晶体管P1、P2、P3的相同阻抗，相应地降在它们之上的漏极-源极电压近似地相同。因而，通过晶体管P1、P2、P3的串联电路而降落的高压用串联中所使用的晶体管数目来除。这意味着在三个晶体管的本实例中，可以保持单个晶体管最大操作电压的三倍电压。在本实例中，由于因大批量生产中的误配和制造偏差导致而可能发生晶体管阻抗并不完全理想的等同性，所以也考虑了安全裕度。

有利地，在CMOS制造工艺中可利用的常规p沟道结构可用作p沟道晶体管。然而，根据所提出的原理可以在输入A处分接一电压，该电压对应于相应集成工艺的最大允许的操作或额定电压的倍数。

为了提供控制电流，控制单元S优选地包括设计用于高压的NMOS晶体管。

所说明的系统的附加优点是可以获得在输出处的高电压摆动和良好的驱动器性能，以及低的功率损耗且无需外部部件。电路可以与常规可得到的制造工艺完全集成。

图2示出根据图1的输出级系统的原理的发展。将根据图2的电路设计用于在输出A的高压摆动，且将其形成为数字推拉式输出级。推拉式输出级适合于12V的操作电压且允许在输出转换到0V的低状态与12V的高状态之间的一些值。

提供总共四个串联的晶体管P1、P2、P3、P4，其类似于图1中的晶体管地彼此串联。还提供了设计用于高压的n沟道晶体管NH1，它的受控的路径连接在输出A和参考电势端子GND之间。在电路中，相应的电阻器R1、R2、R3、R4用作电流控制电压源，所述电阻器相应地连接在所分配的晶体管P1至P4的源极端子与栅极端子之间。此外，晶体管P1至P4的栅极端子经由相应的共发共基级NH2、NH3、NH4、NH5连接到相应受控的电流源I1、I2、I3、I4的负载端子。受控的电流源I1、I2、I3、I4还连接到参考电势端子GND。受控电流源I1至I4的控制输入彼此相连且组合在偏置电压节点VBIAS中。作为二极管而连接的电流源I5与受控电流源I1至I4一起形成相应的电流反射镜。电流通过电阻器R9和电流反射镜比率来限定，电阻器R9连接在用于3.3V的低供给电压的电势供给端子和作为二极管而连接的电流源I5之间。共发共基级NH2、NH3、NH4、NH5每个均形成为适合于高压的n沟道晶体管，且其栅极端子彼此相连且连接到系统的输入E。系统的输入E还经由反相器INV连接到互补晶体管NH1的栅极端子，所述反相器INV类似地连接到用于3.3V的低供给电压的电势供给端子。

因而，根据图2的电路将具有0至3.3V电压摆动的数字输入信号转换成具有12V的摆动的数字信号，仅需要常规的p沟道晶体管作为p导电型的部件。

p沟道晶体管P1至P4具有分别与受控路径并联的相应的分配的偏置电阻器R5至R8。在关断p沟道晶体管P1至P4的状态下，借助于电阻器R5至R8可以确保均匀的电势分布。在这种情况下，电阻器R5至R8用作附加的安全措施，且在选择性实施例中也可以省略。

晶体管P1至P4是在相应的分离n型阱中引入的薄氧化物p沟道部件，它们彼此绝缘。

所提出的结构确保在整个串联电路上均匀的电势分布，并且尤其地，穿过晶体管P1至P4的受控路径上相同的电压降，而与操作状态或操作点无关。这意味着实例的12V供给电压导致12V的最大电压降除以4后得到穿过每个p沟道部件的3V的电压。借助于分别在栅极和源极之间的电阻器R1至R4来关断p沟道晶体管。为了开启p沟道晶体管P1至P4，对电阻器R1至R4中的每个馈给一受控电流，这具有如此效应，即穿过电阻器R1至R4降落了相应相同的电压。结果是，为每个p沟道晶体管P1至P4提供了相同的栅极-源极电压，使得所有p沟道晶体管P1至P4的阻抗彼此匹配。由于这些相同的阻抗值，用于p沟道晶体管的漏极-源极电压也是相同的，而与操作点无关。

在这种情况下，p沟道晶体管P1至P4的数目由在输出处所希望的电压与晶体管最大的操作电压的比值来限定。如果在输出的电压摆动仅仅对应于使最大操作电压加倍，则当然可以使用仅具有两个晶体管P1、P2的配置。这可以对应地应用于其它的电压比值和应用。

基于针对模拟信号输出的发展，图3示出根据所提出原理的输出级系统的第三示范性实施例，在所提出的实例中，在所述模拟信号输出可以分接出0和6V之间的连续可调节电压。将包括第一晶体管P1和第二晶体管P2的串联电路设置在用于6V的电势供给端子与输出A’之间。晶体管P1、P2分别是电流反射镜的输出晶体管，所述晶体管P1、P2与相应分配的二极管D1、D2形成所述电流反射镜。二极管D1、D2同样形成为p沟道MOS晶体管。二极管D1、D2的漏极端子连接到适合于高压的相应n沟道晶体管NH6、NH7。所述晶体管NH6、NH7用作受控的电流源，用于给电源反射镜D1、P1；D2、P2馈电。类似于图2，互补晶体管NH8连接在输出A’与参考电势端子GND之间。一方面互补晶体管NH8的控制输入，以及另一方面两个电流源晶体管NH6、NH7的控制输入连接到运算放大器OP的完全差分输出级的相应端子。运算放大器OP仅以3.3V的电压来操作。运算放大器具有差分输入，其一个端子经由电阻器R10连接到系统的输入E且另一端子连接到固定的电势。此外，反馈电阻器R11连接在输出级系统的输出A′与运算放大器的输入之间，所述运算放大器经由电阻器R10耦合到输入E。

每个电流反射镜D1、P1；D2、P2均形成在相应的分离的n型阱中。在这种情况下，通过以相应的相同电流值来驱动电流反射镜D1、P1；D2、P2，获得串联晶体管P1、P2之间的希望的电压分割。在这种类型的模拟输出情况下，如果通过晶体管P1、P2的电流从不完全关断，则不需要图2中的电阻器R5至R8。

图3中的电路与图1和2中的电路具有相同的优点并且还适合于输出模拟信号，所述模拟信号跟随输入E的值并且与所述值成比例。在输出A’获得0至6V的振幅的动态范围。在输入E馈入具有0至3.3V电压变换的信号。

除了所示的示范性应用以外，所提出的输出级系统还适合作为芯片上的电压调节器。尤其地，所提出的原理使得可以用来自3.3V或2.5V CMOS电路的5V电压来操作串行USB，即通用串行总线端子。另外应用领域的又一实例是芯片上驱动器电路，用于具有高阈值的外部功率MOS开关。

所示的所有示范性实施例可以完整地应用而无需外部部件，且有利地可以分别完全集成在普通的集成电路中。

参考标号清单

A    输出

A’  输出

E    输入

D1   二极管

D2   二极管

GND  参考电势端子

I1   电流源

I2   电流源

I3   电流源

I4   电流源

I5   电流源

INV  反相器

n1   n型阱

n2   n型阱

n3   n型阱

n1’ n型阱

n2’ n型阱

NH1  晶体管

NH2  晶体管

NH3  晶体管

NH4  晶体管

NH5  晶体管

NH6  晶体管

NH7  晶体管

NH8  晶体管

OP   运算放大器

P1    晶体管

P2    晶体管

P3    晶体管

P4    晶体管

Q1    电流控制电压源

Q2    电流控制电压源

Q3    电流控制电压源

R1    电阻器

R2    电阻器

R3    电阻器

R4    电阻器

R5    电阻器

R6    电阻器

R7    电阻器

R8    电阻器

R9    电阻器

R10   电阻器

R11   电阻器

S     控制单元

VP    电势供给端子

Claims (19)

1.一种输出级系统，具有

-输入(E)和输出(A)，

-具有控制输入和受控路径的第一晶体管(P1)，

-具有控制输入和具有受控路径的第二晶体管(P2)，其被设置在具有所述第一晶体管(P1)的受控路径的串联电路中，且在其处形成所述输出级系统的所述输出(A)，

-第一电流控制电压源(Q1)，具有耦合到所述输出级系统的所述输入(E)的输入，并具有连接到所述第一晶体管(P1)的所述控制输入的输出，

-第二电流控制电压源(Q2)，具有耦合到所述输出级系统的所述输入(E)的输入，并具有连接到所述第二晶体管(P2)的所述控制输入的输出，

-所述第一晶体管(P1)和所述第二晶体管(P2)被集成在相应的n型阱(n1，n2)中，以及

-所述第一和所述第二电流控制电压源(R1，R2)被分配相应的受控电流源(I1，I4)，用于耦合到所述输出级系统的所述输入(E)上。

2.根据权利要求1所述的输出级系统，其特征在于：

所述第一晶体管(P1)的受控路径的一个端子连接到电势供给端子(VP)。

3.根据权利要求2所述的输出级系统，其特征在于：

在所述电势供给端子(VP)馈给的供给电压大于穿过所述第一晶体管(P1)的受控路径的最大允许电压。

4.根据权利要求1至3中之一所述的输出级系统，其特征在于：

每个受控的电流源(I1，I4)被分配共发共基级(NH2，NH5)。

5.根据权利要求1至4中之一所述的输出级系统，其特征在于：

相应的电势控制电阻器(R5，R6)与所述晶体管(P1，P2)的所述受控路径并联。

6.根据权利要求1至5中之一所述的输出级系统，其特征在于：

提供关于所述第一和第二晶体管(P1、P2)的互补晶体管(NH1)，其具有连接在所述输出级系统的所述输出(A)与参考电势端子(GND)之间的受控路径。

7.根据权利要求6所述的输出级系统，其特征在于：

所述互补晶体管(NH1)以相对于所述第一和第二晶体管(P1，P2)的倒转方式，由所述输入(A)处的信号驱动。

8.根据权利要求1至7中之一所述的输出级系统，其特征在于：

所述电流控制电压源(Q1、Q2)分别通过它们的负载端子以如此方式连接在所述第一和所述第二晶体管(P1，P2)的栅极端子和源极端子之间，使得所述第一晶体管(P1)的栅极-源极电压等于所述第二晶体管(P2)的栅极-源极电压。

9.根据权利要求1至8中之一所述的输出级系统，其特征在于：

所述第一和第二晶体管(P1，P2)是p导电型单极晶体管。

10.根据权利要求1至9中之一所述的输出级系统，其特征在于：

用集成电路技术将所述第一和第二晶体管(P1，P2)设置在彼此绝缘的相应单独的n型阱(n1，n2)中。

11.根据权利要求1至10中之一所述的输出级系统，其特征在于：

所述第一和第二晶体管(P1，P2)具有相等的阻抗。

12.根据权利要求1至11中之一所述的输出级系统，其特征在于：

所述第一和第二晶体管(P1，P2)具有相等的几何尺度。

13.根据权利要求1至12中之一所述的输出级系统，其特征在于：

所述第一电流控制电压源(Q1)和所述第二电流控制电压源(Q2)相应地被实施为电阻器(R1，R2)。

14.根据权利要求1至12中之一所述的输出级系统，其特征在于：

所述第一电流控制电压源(Q1)被形成为晶体管(D1)，其与所述第一晶体管(P1)一起形成第一电流反射镜，以及所述第二电流控制电压源(Q2)被形成为晶体管(D2)，其与所述第二晶体管(P2)一起形成电流反射镜。

15.根据权利要求14所述的输出级系统，其特征在于：

提供运算放大器(OP)，其通过至少一个输入连接到所述输出级系统的输入(E)，且其在输出侧耦合到所述电流反射镜(D1，P1；D2，P2)。

16.根据权利要求1至15中之一所述的输出级系统，其特征在于：

所述第一和第二电流控制电压源(Q1，Q2)设计用于以不同的电势来操作。

17.根据权利要求1至16中之一所述的输出级系统，其特征在于：

提供至少一个另外的晶体管(P2)，其具有连接到所分配的另外的电流控制电压源(Q3)的控制输入，且具有以串联电路的方式形成的连接到所述第一和第二晶体管(P1，P2)的受控路径之间的受控路径。

18.根据权利要求1至17中之一所述的输出级系统，其特征在于：

其以集成电路技术来形成。

19.根据权利要求1至18中之一所述的输出级系统，其特征在于：

其以金属氧化物半导体电路技术来形成。

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