CN1815888A - 延迟电路和采用该延迟电路的环形振荡器 - Google Patents

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CN1815888A CNA2006100062056A CN200610006205A CN1815888A CN 1815888 A CN1815888 A CN 1815888A CN A2006100062056 A CNA2006100062056 A CN A2006100062056A CN 200610006205 A CN200610006205 A CN 200610006205A CN 1815888 A CN1815888 A CN 1815888A
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Abstract

提供一种延迟电路，当根据输入信号的一方电平导通第1导电型晶体管时，在源流电源线和汇流电源线之间，形成分别经过一方源流侧晶体管、第1导电型晶体管、第2驱动晶体管的第1电流路径，并从另一方源流侧晶体管和另一方汇流侧晶体管的连接部位输出将输入信号的一方电平反相并延迟的输出信号；当根据输入信号的另一方电平导通第2导电型晶体管时，在源流电源线和汇流电源线之间，形成分别经过第1驱动晶体管、第2导电型晶体管、一方汇流侧晶体管的第2电流路径，并从另一方源流侧晶体管和另一方汇流侧晶体管的连接部位，输出将输入信号的另一方电平反相并延迟的输出信号。这样通过采用简易的结构相对于对控制信号可以线性追随控制延迟时间。

Description

延迟电路和采用该延迟电路的环形振荡器
技术领域
本发明涉及延迟电路和采用该延迟电路的环形振荡器。
背景技术
至今，在种种用途中使用使输入信号延迟预定时间的延迟电路。例如，在作为车载网络的1个标准的MOST(Media Oriented System Transport：面向媒体的系统传输)系统中，当传送数字信号时，进行传送对象的数字信号和时钟信号的多路复用(编码化)。而且，在施加了与时钟信号的多路复用的数字信号的传送目的地的装置中，从数字信号提取原来的时钟信号，当进行该提取时使用延迟电路。
图9表示对于经过差动双相编码化的数字信号(以下称为差动双相码)的已有时钟提取电路的构成(例如参照下面所示的专利文献1)。又，表示图9所示已有时钟提取电路的工作的时序图如图10所示。
首先，说明将预定位速率的数字数据(参照图10(a))的差动双相码(参照图10(b))传送到已有时钟提取电路的情形。这时，在逻辑异或元件16中，计算接收的差动双相码和在延迟电路15中使该差动双相码延迟预定时间量的延迟信号(参照图10(c))的逻辑异或。该计算结果成为表示检测出接收的差动双相码的上升沿和下降沿的边沿检测脉冲(参照图10(d))。又，在逻辑与元件17中，计算边沿检测脉冲和单稳态多谐振荡器18的输出(参照图10(e))的逻辑与。此外，单稳态多谐振荡器18，在作为逻辑与元件17的输出的触发信号(参照图10(f))的下降沿，振荡输出预定脉冲宽度的单个脉冲。
已有时钟提取电路，进行上述那样的一连串工作，根据差动双相码的边沿检测脉冲，提取单稳态多谐振荡器18的输出作为时钟信号。这样，在已有时钟提取电路中，当提取时钟信号时，可以用延迟电路15和称为单稳态多谐振荡器18的延迟电路。
又，例如，在生成预定频率的振荡时钟信号的环形振荡器电路中，存在着作为构成它的反相器电路的延迟电路。图11是表示已有环形振荡器电路的构成图(例如，参照下面所示的专利文献2)。
已有环形振荡器电路由电流控制单元20和环形振荡器单元30构成。
电流控制单元20，使从恒流源供给的电流I1和控制电流I之间的差电流(I1-I)流入晶体管Q1的漏极电极，复制该差电流(I1-I)作为晶体管Q3的电流。又，流过晶体管Q3的电流也流过晶体管Q2。而且复制晶体管Q2、Q3的电流，作为用于驱动环形振荡器单元30内的反相器单元31a～31n的驱动晶体管Q4a～Q4n、Q7a～Q7n的电流。
环形振荡器单元30具有将延迟时间τ的反相器单元31a～31n配接成n级环状的构成。此外，反相器单元31a～31n通过分别串联连接P型MOS晶体管Q5a～Q5n和N型MOS晶体管Q6a～Q6n构成。又，通过源流(source)电源(VCC)线侧的驱动晶体管Q4a～Q4n、漏流电源(GND)线侧的驱动晶体管Q7a～Q7n将驱动电流I分别供给各反相器单元31a～31n。此外，源流电源线侧的驱动晶体管Q4a～Q4n与晶体管Q2成对地构成源流电源线侧的电流反射镜电路，又，汇流(sink)电源线侧的驱动晶体管Q7a～Q7n与晶体管Q1成对地构成汇流电源线侧的电流反射镜电路。
当在反相器单元31a～31n中流过驱动电流i时，当初段的反相器单元31a的输入为H电平时，从最终段的反相器单元31n延迟nτ时间地输出L电平。将该最终段的反相器单元31n的输出直接反馈到初段的反相器单元31a的输入。因此，经过nτ时间后，最终段的反相器单元31n的输出成为H电平。这样，作为最终段的反相器单元31n的输出，重复H电平和L电平，产生振荡频率f为“1/2nτ”的振荡时钟信号。
根据图12说明一般的MOS晶体管的电压电流特性。如图12所示，当漏极-源极间电压VDS为低电位时，漏极电流ID与漏极-源极间电压VDS相应地线性增加的线性区域相当，不呈现恒流特性。另一方面，当漏极-源极间电压VDS为高电位时，漏极电流ID与漏极-源极间电压VDS相应地与大致一定的饱和区域相当，呈现恒流特性。
主要将漏极电流ID表示恒流特性的饱和区域用作MOS晶体管的工作区域。在该饱和区域内，具有如果栅极-源极间电压VGS高则漏电流ID增加，如果栅极-源极间电压VGS低则漏电流ID减少的关系。此外，在饱和区域的情形中，漏电流ID一般，如下式(1)所示，具有与栅极-源极间电压VGS的二次方成正比的关系。
ID＝β/2(VGS-VT)2                                (1)
其中，β：MOS晶体管的增益
      VT：MOS晶体管的阈值电压
下面根据图13说明一般的电流反射镜电路的特性。
此外，图13(a)是表示一般的电流反射镜电路的构成图，图13(b)是表示其特性的图。此外，在图13(b)中，纵轴表示从恒流源的电流I1复制的复制电流I2，横轴表示电源电位VCC。又，图13(b)所示的特性表示可以使电源电位VCC改变，并且，以每10μA的间隔从10μA到100μA设定恒流源的电流I1时的复制电流I2的变化。当对比图12和图13时，电源电位VCC与MOS晶体管T1的漏极-源极间电压VDS相当，复制电流I2与MOS晶体管T1的漏极电流ID相当。
如图13(a)所示，在电流反射镜电路中，由恒流源的电流I1驱动MOS晶体管T2的结果是，MOS晶体管T2的漏极-源极间电压VDS作为MOS晶体管T1的栅极-源极间电压VGS被施加。又，因为共同连接MOS晶体管T1、T2的栅极电极，所以MOS晶体管T1、T2的各栅极-源极间电压VGS具有同电位。通过这样的构成，复制流过MOS晶体管T2的电流I1作为流过MOS晶体管T1的复制电流I2。
这里，如图13(b)所示，当电源电位VCC为低电位时，复制电流I2与上述那样的线性区域相当，不呈现恒流特性。另一方面，当电源电位VCC为高电位时，复制电流I2与上述那样的饱和区域相当，呈现恒流特性。此外，在饱和区域的情形中，因为MOS晶体管T1、T2的晶体管电流ID都与栅极-源极间电压VGS的二次方成正比(参照式(1))，所以可以说恒流源的电流I1和复制电流I2具有线性关系。
因此，当使复制电流I2对恒流源的电流I1线性追随时，设定高的电源电位VCC，换句话说，设定大的加在MOS晶体管T1上的漏极-源极间电压VDS，需要将MOS晶体管T1的动作范围设定在饱和区域中。
可是，在图11所示的反相器单元31a～31n中，使构成电流反射镜电路一部分的驱动晶体管Q4a～Q4n和驱动晶体管Q7a～Q7n分别与反相器单元31a～31n的源流电源线侧和汇流电源线侧双方连接。即，反相器单元31a～31n由设置在源流电源线侧和汇流电源线侧双方中的2个电流反射镜电路驱动。又，作为环形振荡器单元30内的构成，在源流电源线和汇流电源线之间，串联连接着4个晶体管(Q4、Q5、Q6、Q7)。
因此，存在着当增加驱动电流i时，不能在各晶体管(Q4、Q5、Q6、Q7)上施加充分的漏极-源极间电压VDS的担心。这时，各晶体管(Q4、Q5、Q6、Q7)脱离了恒流工作，驱动电流i不能够线性追随控制信号(I1+I)。进一步，反相器单元31a～31n的输出电压的振幅也发生了变动，因而，延迟时间τ也发生变动。
这样，图11所示的反相器单元31a～31n那样的已有延迟电路呈现由设置在源流电源线侧和汇流电源线侧双方中的电流源(电流反射镜电路等)驱动的构成，但是在该构成中，存在着对控制信号(电流、电压)不能够得到线性追踪性，延迟时间的设定精度恶化的担心。
专利文献1：日本特开平11-136295号公报；
专利文献2：日本特开平8-186474号公报。
发明内容
主要为了解决上述课题的本发明，提供一种延迟电路，输出根据用于控制延迟时间的控制信号使输入信号延迟的输出信号，包括：反相器单元，由在源流电源线和汇流电源线之间，根据所述输入信号的电平互补导通的源流侧第1导电型晶体管(M6)和汇流侧第2导电型晶体管(M7)构成；源流侧电流反射镜单元，由设置在所述源流电源线和所述反相器单元之间的将相互的控制电极共同连接的两组源流侧晶体管(M4、M5)构成，让一方所述源流侧晶体管(M4)成二极管连接并且与所述第1导电型晶体管(M6)串联连接；汇流侧电流反射镜单元，由设置在所述反相器单元和所述汇流电源线之间的将相互的控制电极共同连接的两组汇流侧晶体管(M10、M11)构成，让一方所述汇流侧晶体管(M10)成二极管连接并且与所述第2导电型晶体管(M7)串联连接；偏置电路，根据所述控制信号生成2个偏置信号，分别用于驱动所述第1导电型晶体管(M6)和所述第2导电型晶体管(M7)；第1驱动晶体管(M3)，设置在所述源流电源线和所述第2导电型晶体管(M7)之间，由一方所述偏置信号所驱动；和第2驱动晶体管(M9)，设置在所述第1导电型晶体管(M6)和所述汇流电源线之间，由另一方所述偏置信号所驱动；将另一方所述源流侧晶体管(M5)和另一方所述汇流侧晶体管(M11)串联连接；当根据所述输入信号的一方电平导通第1导电型晶体管(M6)时，在所述源流电源线和所述汇流电源线之间，形成分别经过所述一方源流侧晶体管(M4)、所述第1导电型晶体管(M6)、所述第2驱动晶体管(M9)的第1电流路径，并且从所述另一方源流侧晶体管(M5)和所述另一方汇流侧晶体管(M11)的连接部位输出将所述输入信号的一方电平反相并且延迟的所述输出信号；当根据所述输入信号的另一方电平导通第2导电型晶体管(M7)时，在所述源流电源线和所述汇流电源线之间，形成分别经过所述第1驱动晶体管(M3)、所述第2导电型晶体管(M7)、所述一方汇流侧晶体管(M10)的第2电流路径，并且从所述另一方源流侧晶体管(M5)和所述另一方汇流侧晶体管(M11)的连接部位，输出将所述输入信号的另一方电平反相并且延迟的所述输出信号。
如果根据本发明，则提供通过用简易的结构相对于控制信号线性追随控制延迟时间的延迟电路和采用该延迟电路的环形振荡器。
附图说明
图1表示与本发明一实施方式有关的延迟电路的构成图。
图2表示与本发明一实施方式有关的可变电流源的构成图。
图3(a)表示作为输入矩形波的响应输出为梯形波状的充放电波形的情形的模式图，图3(b)是表示作为输入矩形波的响应输出为三角波状的充放电波形的情形的模式图。
图4(a)是输入电压信号VIN1的仿真波形图，图4(b)是输出电压信号VOUT1的仿真波形图，图4(c)是输出电压信号VOUT2的仿真波形图。
图5表示与本发明一实施方式有关的环形振荡器的构成图。
图6表示与本发明一实施方式有关的环形振荡器的仿真波形(控制电压为1.5V时)图。
图7表示与本发明一实施方式有关的环形振荡器的仿真波形(控制电压为4.5V时)图。
图8表示与本发明一实施方式有关的环形振荡器的振荡频率特性与控制电压的关系图。
图9表示差动双相编码方式时的已有时钟提取电路的构成图。
图10表示差动双相编码方式时的已有时钟提取电路的工作的时序图。
图11表示已有环形振荡器的构成图。
图12表示一般的MOS晶体管的电压电流特性的图。
图13(a)表示一般的电流反射镜电路的构成图，图13(b)表示一般的电流反射镜电路的特性的图。
图中：15-延迟电路，16-逻辑异或元件，17-逻辑与元件，18-单稳态多谐振荡器，20-电流控制单元，30-环形振荡器单元，31-反相器单元，100-延迟电路，101-非反相延迟单元，102、103、104-反相延迟单元，110、140-反相器单元，120-源流侧电流反射镜单元，130-汇流侧电流反射镜单元，180-偏置电路，181-可变电流源，182-可变电流生成单元，183-固定电流生成单元，184-可变电压源，200-环形振荡路。
具体实施方式
<延迟电路>
＝＝＝延迟电路的构成＝＝＝
图1表示与本发明一实施方式有关的延迟电路100的构成图。例如，延迟电路100在从传送的编码后的数字信号提取时钟信号时被利用。此外，延迟电路100具有偏置电路180和非反相延迟单元101。
首先说明偏置电路180的构成。
偏置电路180，根据可变电流源181的生成电流(以下，称为“控制电流”)，生成用于驱动非反相延迟单元101的2个偏置信号Vb1、Vb2。此外，构成偏置电路180作为电流反射镜电路。将该偏置信号分别供给驱动晶体管M3、M9，最终，成为用于设定到非反相延迟单元101的电容元件C1的充放电电流(图2中所示的电流Ib1′、Ib2′)的信号。
作为是偏置电路180的电流反射镜电路的构成，例如，将设置在源流(source)电源线(电源电位Vcc)和汇流(sink)电源线(接地电位GND)之间的两组P型MOSFET的晶体管M1、M2的栅极电极之间连接，并且使晶体管M2的栅极电极和漏极电极短路(成二极管连接)。又，在晶体管M2的漏极电极和汇流电源线之间设置可变电流源181，并且在晶体管M1的漏极电极和汇流电源线之间设置是N型MOSFET的晶体管M8。此外，使晶体管M8的栅极电极和漏极电极短路(成二极管连接)。
通过该构成，在经过晶体管M2的源流电源线和汇流电源线之间，形成关于可变电流源181的控制电流(Ia+Ib)的电流路径。进一步，在经过晶体管M1、M8的源流电源线和汇流电源线之间，形成关于复制可变电流源181的控制电流的电流的电流路径。又，晶体管M1、M2的栅极电压成为偏置信号Vb1，晶体管M8的栅极电压成为偏置信号Vb2。
作为偏置电路180和非反相延迟单元101的连接样态的一个例子，使是P型MOSFET的驱动晶体管M3的栅极电极与偏置电路180的晶体管M1、M2的栅极电极连接。结果，由晶体管M1、M2、M3形成电流反射镜电路。另一方面，使是N型MOSFET的驱动晶体管M9的栅极电极与偏置电路180的晶体管M8的栅极电极连接。结果，由晶体管M8、M9形成电流反射镜电路。
下面说明非反相延迟单元101的构成。
非反相延迟单元101由反相器单元110、源流侧电流反射镜单元120、汇流侧电流反射镜单元130、第1驱动晶体管M3、第2驱动晶体管M9、电容元件C1、反相器单元140构成。此外，当将延迟电路100用作反相延迟电路时，不需要反相器单元140。
反相器单元110在源流电源线和汇流电源线之间，由源流侧的第1导电型晶体管M6和汇流侧的第2导电型晶体管M7构成。此外，第1导电型晶体管M6和第2导电型晶体管M7将相互的控制电极共同连接起来，在该共同连接部位上，施加具有振幅电平V1的矩形波状的输入电压信号VIN1。而且，第1导电型晶体管M6和第2导电型晶体管M7，根据输入电压信号VIN1的电平切换，互补导通。
此外，在本实施方式中，第1导电型晶体管M6为P型MOS晶体管，第2导电型晶体管M7为N型MOS晶体管。当然，第1导电型晶体管M6和第2导电型晶体管M7不限于MOS晶体管，也可以采用双极晶体管。
源流侧电流反射镜单元120由将设置在源流电源线和反相器单元110之间的相互的控制电极共同连接起来的两组源流侧晶体管M4、M5构成。又，源流侧电流反射镜单元120，让一方源流侧晶体管M4成二极管连接并且与第1导电型晶体管M6串联连接。
此外，在本实施方式中，两组源流侧晶体管M4、M5为P型MOS晶体管。因此，在一方源流侧晶体管M4中，使栅极电极和漏极电极短路，成二极管连接，栅极电极与另一方源流侧晶体管M5的栅极电极连接，漏极电极与第1导电型晶体管M6的源极电极连接。当然，两组源流侧晶体管M4、M5不限于P型MOS晶体管，也可以采用PNP型双极晶体管。
汇流侧电流反射镜单元130由将设置在反相器单元110和汇流电源线之间的相互的控制电极共同连接起来的两组汇流侧晶体管M10、M11构成。又，汇流侧电流反射镜单元130，让一方汇流侧晶体管M10成二极管连接并且与第2导电型晶体管M7串联连接。
此外，在本实施方式中，两组汇流侧晶体管M10、M11为N型MOS晶体管。因此，在一方汇流侧晶体管M10中，使栅极电极和漏极电极短路，成二极管连接，栅极电极与另一方汇流侧晶体管M11的栅极电极连接，漏极电极与第2导电型晶体管M7的源极电极连接。当然，两组汇流侧晶体管M10、M11不限于N型MOS晶体管，也可以采用NPN型双极晶体管。
第1驱动晶体管M3，设置在源流电源线和第2导电型晶体管M7之间，由根据在偏置电路180中生成的一方偏置信号Vb1驱动。此外，在本实施方式中，令第1驱动晶体管M3为P型MOS晶体管。因此，将偏置信号Vb1供给第1驱动晶体管M3的栅极电极，使第1驱动晶体管M3处于导通状态。而且，通过由晶体管M1、M2和第1驱动晶体管M3进行的电流反射镜工作，在第1驱动晶体管M3中流过复制了控制电流(Ia+Ib)的驱动电流Ib1。当然，第1驱动晶体管M3不限于P型MOS晶体管，也可以采用PNP型双极晶体管。
第2驱动晶体管M9，设置在第1导电型晶体管M6和汇流电源线之间，由根据在偏置电路180中生成的另一方偏置信号Vb2驱动。此外，在本实施方式中，第2驱动晶体管M9为N型MOS晶体管。因此，将偏置信号Vb2供给第2驱动晶体管M9的栅极电极，使第2驱动晶体管M9处于导通状态。而且，通过由晶体管M8和第2驱动晶体管M9进行的电流反射镜工作，在第2驱动晶体管M9中流过复制了控制电流(Ia+Ib)的驱动电流Ib2。当然，第2驱动晶体管M9不限于N型MOS晶体管，也可以采用NPN型双极晶体管。
电容元件C1，使一方电极与设置在另一方源流侧晶体管M5和另一方汇流侧晶体管M11的串联连接部位中的输出端子OUT1连接，并且使另一方电极与汇流电源线连接。此外，电容元件C1具有与预定延迟时间相应的电容值。即，根据电容元件C1的电容值决定的充放电时间占据延迟电路100的延迟时间的大部分。此外，延迟电路100的延迟时间，除了电容元件C1的电容值以外，也可以根据控制电流(Ia+Ib)的电流强度决定。
反相器单元140具有在源流电源线和汇流电源线之间，串联连接相互不同导电型的晶体管M12、M13的构成。又，使反相器单元140的输入端子IN2与输出端子OUT1和电容元件C1的一方电极连接。反相器单元140的输出端子OUT2，此外，在本实施方式中，令晶体管M12为P型MOS晶体管，晶体管M13为N型MOS晶体管。
在上述延迟电路100的构成中，存在着根据输入电压信号VIN1的L电平，第1导电型晶体管M6导通，并且第2导电型晶体管M7为非导通的情形。又，处于将偏置信号Vb1供给第1驱动晶体管M3的栅极电极的状态，将偏置信号Vb2供给第2驱动晶体管M9的栅极电极的状态。因此，这时，在源流电源线和汇流电源线之间，形成分别经过一方源流侧晶体管M4、第1导电型晶体管M6、第2驱动晶体管M9的驱动电流Ib2的第1电流路径。
又，这时，在源流侧电流反射镜单元120中，将驱动电流Ib2复制到晶体管M5的漏极电极侧。将该复制的电流称为电流Ib2′。该电流Ib2′成为经过输出端子OUT1的到电容元件C1的充电电流。因此，电容元件C1的充放电波形使输入电压信号VIN1逻辑反相(即，H电平)并且延迟。而且，因为电容元件C1的充放电波形VOUT1呈H电平，所以晶体管M12成为非导通而晶体管M13导通。因此，从反相器单元的输出端子OUT2输出与输入电压信号VIN1同样的L电平的输出电压信号VOUT2。
另一方面，在上述延迟电路100的构成中，存在着根据输入电压信号VIN1的H电平，第1导电型晶体管M6成为非导通，并且第2导电型晶体管M7导通的情形。又，处于将偏置信号Vb1供给第1驱动晶体管M3的栅极电极的状态，将偏置信号Vb2供给第2驱动晶体管M9的栅极电极的状态。因此，这时，在源流电源线和汇流电源线之间，形成分别经过第1驱动晶体管M3、第2导电型晶体管M7、一方汇流侧晶体管M10的驱动电流Ib1的第2电流路径。
又，这时，在汇流侧电流反射镜单元130中，将驱动电流Ib1复制到晶体管M11的漏极电极侧。将该复制的电流称为电流Ib1′。该电流Ib1′成为经过输出端子OUT1的来自电容元件C1的放电电流。因此，电容元件C1的充放电波形VOUT1使输入电压信号VIN1逻辑反相(即，L电平)并且延迟。而且，因为电容元件C1的充放电波形呈L电平，所以晶体管M12成为导通而晶体管M13成为非导通。因此，从反相器单元的输出端子OUT2输出与输入电压信号VIN1同样的H电平的输出电压信号VOUT2。
这样，延迟电路100，根据与偏置信号Vb1、Vb2的电平和预定的电容值相应的电容元件C1的充放电时间使供给输入端子IN1的输入电压信号VIN1延迟。而且，延迟电路100对延迟了的输入电压信号VIN1不逻辑反相而经过输出端子OUT2输出。
＝＝＝可变电流源的构成＝＝＝
图2表示与本发明一实施方式有关的可变电流源181的构成图。
可变电流源181由可变电流生成单元182和固定电流生成单元183构成。
可变电流生成单元182将在可变电压源184中设定的可变电压V3(以下，控制电压V3)加在第1电阻元件R1上而变换生成可变电流Ia。可变电流生成单元182由将两组作为NPN型双极晶体管的晶体管B1、B2的基极电极连接起来，并且让一方晶体管B1成二极管连接的电流反射镜电路构成。此外，经过第1电阻元件R1将来自可变电压源184的控制电压V3加在晶体管B1的集电极电极上。
固定电流生成单元183通过将电源电位VDD加在第2电阻元件R2上而变换生成固定电流Ib。此外，固定电流生成单元183由将两组作为NPN型双极晶体管的晶体管B3、B4的基极电极连接起来，并且让一方晶体管B3成二极管连接的电流反射镜电路构成。此外，经过第2电阻元件R2将电源电位VDD加在晶体管B3的集电极电极上。
又，将可变电流生成单元182的晶体管B2的集电极电极和固定电流生成单元183的晶体管B4的集电极电极连接起来，取出该连接点的电流作为控制电流(Ia+Ib)。即，可变电流源181输出合成由可变电流生成单元182生成的可变电流Ia和由固定电流生成单元183生成的固定电流Ib的电流，作为控制电流(Ia+Ib)。
＝＝＝充放电波形＝＝＝
图3(a)表示对于输入到非反相延迟单元101的输入矩形波(输入电压信号VIN1)，作为它的响应输出得到梯形波上的充放电波形(以下，称为输出梯形波)的情形的模式图。这时，根据电容元件C1的电容值和从偏置电路180供给的偏置信号Vb1、Vb2的电平，即，可变电流源181的控制电流(Ia+Ib)的强度，设定输出梯形波的斜率。如图3(a)所示，当输出梯形波的斜率变化时，输出梯形波的电平从输入矩形波的上升沿的定时到达预定阈值电压Vth的时间，即充电时间(延迟时间)发生变化。
图3(b)表示对于输入到非反相延迟单元101的输入矩形波(输入电压信号VIN1)，作为它的响应输出得到三角形波上的充放电波形(以下，称为输出三角波)的情形的模式图。这时，也同样地根据电容元件C1的电容值和可变电流源181控制电流(Ia+Ib)的强度，设定输出三角波的斜率。可是，如图3(b)所示，当输出三角波的斜率变化时，输出三角波的电平从输入矩形波的上升沿的定时到达预定阈值电压Vth的时间，即充电时间(延迟时间)大致一定。即，在输出三角波的情形中，对可变电流源181控制电流(Ia+Ib)的强度没有任何响应，发生所谓无感带。
因此，作为电容元件C1的充放电波形，必须不是三角形波的充放电波形，而形成梯形波状的充放电波形。因此，为了要形成梯形波状的充放电波形，就要适当地设定可变电流生成单元182的第1电阻元件R1与固定电流生成单元183的第2电阻元件R2的电阻比和电容元件C1的电容值。
图4表示非反相延迟单元101中的主要信号的仿真波形图。此外，图4(a)表示输入到反相器单元110的输入端子IN1的输入电压信号VIN1的仿真波形图，图4(b)表示电容元件C1的充放电波形VOUT1的图，图4(c)表示从反相器单元140的输出端子OUT2输出的输出电压信号VOUT2的仿真波形的图。
例如，根据输入电压信号VIN1的下降沿(参照图4(a))，电容元件C1的充放电波形VOUT1(参照图4(b))，以与控制电流(Ia+Ib)的电流强度和电容元件C1的电容值相应的斜率上升。这时，电容元件C1成为充电状态。此外，因为预先决定了电容元件C1的电容值C1，所以通过使控制电流(Ia+Ib)的电流强度可变，使电容元件C1的充放电波形VOUT1的斜率可变。此外，为了使对控制电流(Ia+Ib)的无感带消失，可以将控制电流(Ia+Ib)的可变范围决定为电容元件C1的充放电波形可以形成梯形波的范围。
接着，根据电容元件C1的充放电波形VOUT1的上升沿(参照图4(b))，当充放电波形VOUT1的电平达到反相器单元140的晶体管M12、M13的各阈值电压Vth时，输出电压信号VOUT2下降(参照图4(c))。这样，在非反相延迟单元101中，以从输入电压信号VIN1的下降沿，到电容元件C1的充放电波形VOUT1的电平达到反相器单元140的晶体管M12、M13的各阈值电压Vth的时间量，延迟输入电压信号VIN1。
这里，当检验充放电波形VOUT1、输出电压信号VOUT2的各波形图时(参照图4(b)、(c))，可以看到只要充放电波形VOUT1形成概略的梯形波，则对控制电流(Ia+Ib)的电流强度的变化作出响应，将输入电压信号VIN1的上升沿/下降沿作为基准的输出电压信号VOUT2的延迟时间也同样地变化。
＝＝＝效果的实例＝＝＝
在图11所示的已有延迟电路的构成中，在源流电源线和汇流电源线之间，将4个晶体管(Q4、Q5、Q6、Q7)串联连接起来。而且，在反相器单元31a～31n中，因为P型MOS晶体管Q5a～Q5n和N型MOS晶体管Q6a～Q6n互补导通，所以不产生从源流电源线到汇流电源线的电流路径。进一步，在反相器单元31a～31n中，因为从P型MOS晶体管Q5a～Q5n和N型MOS晶体管Q6a～Q6n双方控制驱动电流i，所以输出信号的振幅电平变得不稳定。
又，在图11所示的已有延迟电路的构成中，在使反相器单元31a～31n低电压工作的情形中，为了扩大电流控制范围(饱和区域)，周知可以加长P型MOS晶体管Q5a～Q5n和N型MOS晶体管Q6a～Q6n各个的栅极宽度。此外，当加长栅极宽度时，使栅极长度一定，栅极电容自身变大。因此，在想要设定短的延迟时间的情形中，当设定延迟时间时，栅极电容的影响很大。因此，不能够将电容元件连接在P型MOS晶体管Q5a～Q5n和N型MOS晶体管Q6a～Q6n的输出上。而且，因为在漏极电流等中容易发生变动，所以难以将栅极电容当作常数来处理。
另一方面，在与本发明有关的延迟电路100中，在源流电源线和汇流电源线之间，形成经过3个晶体管的电流路径。例如，在源流电源线和汇流电源线之间，形成分别经过一方源流侧晶体管M4、第1导电型晶体管M6、第2驱动晶体管M9的驱动电流Ib2的第1电流路径，或者分别经过第1驱动晶体管M3、第2导电型晶体管M7、一方汇流侧晶体管M10的驱动电流Ib1的第2电流路径中的某一方。
因此，在与本发明有关的延迟电路100中，与已有的延迟电路比较，伴随着驱动电流Ib1、Ib2的增加，在3个晶体管(M4、M6、M9或M3、M7、M10)上施加充分的电压(漏极-源极间电压VDS)。因此，在与本发明有关的延迟电路100中，可以扩大电流控制范围(饱和区域)，只在图12(b)所示的饱和区域中进行工作，结果，对于称为控制电流(Ia+Ib)或控制电压V3的控制信号，能够线性地控制延迟时间。
又，在与本发明有关的延迟电路100中，充放电波形VOUT1和输出电压信号VOUT2的振幅电平能够对源流电源电位(Vcc)和漏流电源电位(GND)的电位差大致一定，结果，能够将充放电波形VOUT1直接输入到反相器单元140，进一步，能够不经过电容耦合直接将输出电压信号VOUT2输入到延迟电路100的后段电路中。
又，在与本发明有关的延迟电路100中，与已有的延迟电路比较，因为能够预先扩大电流控制范围，所以当要设定短的延迟时间时，不需要增大栅极电容。因此，能够使具有与延迟时间相应的电容值的电容元件C1，与设置在另一方源极晶体管M5和另一方漏极晶体管M11的串联连接部位中的输出端子OUT1连接。即，能够不考虑栅极电容的影响，用电容元件C1高精度地设定延迟时间。
又，在与本发明有关的延迟电路100中，延迟时间的控制，主要通过在可变电流生成单元182中生成的可变电流Ia的强度控制来实施。此外，在可变电流源181中，与可变电流生成单元182另外设置固定电流生成单元183。结果，可变电流源181的控制电流(Ia+Ib)，即便在接通电源等时可变电流Ia处于零附近的情形中，也能够经常地流过由固定电流生成单元183生成的固定电流Ib。即，可以使偏置电路稳定地工作。
又，在与本发明有关的延迟电路100中，可变电流生成单元182和固定电流生成单元183由将两组双极晶体管组合起来的电流反射镜电路构成。此外，双极晶体管，当它导通时，产生稳定的Vbe量的电压下降。因此，与由将两组MOS晶体管组合起来的电流反射镜电路构成可变电流生成单元182和固定电流生成单元183的情形比较，能够使可变电流Ia的强度和固定电流Ib的强度稳定。
<环形振荡器>
图5表示与本发明一实施方式有关的环形振荡器200的构成图。
环形振荡器200，与从图1所示的非反相延迟单元101除去最终段的反相器单元140的相同，通过将3个反相延迟单元102、103、104连接成环状构成。
此外，环形振荡器200，通过将设置在3个反相延迟单元102、103、104的每一个中的3个电容元件中的至少某一个电容元件的电容值合成到其它的前面电容元件的电容值中而加以省略。此外，作为合成对象的电容元件的最大电容值，如上所述，需要限制在可以形成梯形波状的充放电波形的范围内。例如，在图5的例子中，当设置在3个反相延迟单元102、103、104的每一个中的3个电容元件的电容值分别为“1pF”时，通过将设置在反相延迟单元102中的电容元件C1的电容值设定为“1.5pF”，又，将设置在反相延迟单元103中的电容元件C2的电容值设定为“1.5pF”，能够省略设置在最终段的反相延迟单元104中的电容元件。
这样，作为电容元件的配设场所，可以是分散在反相延迟单元102、103、104的3个地方的情形，也可以是分散在反相延迟单元102、103、104中的某2个地方的情形，或者也可以是集中在反相延迟单元102、103、104的某1个地方的情形，与已有的情形不同，在无论哪种情形中都能够得到相同延迟时间。这是因为与已有情形不同，在各个反相延迟单元102、103、104中，因为能够对控制信号线性地控制延迟时间，所以无论在哪种情形中，都能够保持电容元件的电容值和延迟时间的比例关系的缘故。
可是，当缩短延迟时间时，在每个反相延迟单元102、103、104中需要低电容的电容元件。此外，低电容的电容元件，一般情况周知要受到它的端子部位和周边部位的寄生电容等的影响，电容值的误差增大。因此，在本发明中，通过将至少一个电容元件的电容值合成到其它的电容元件的电容值中，能够避免上述电容值的误差问题。进一步，能够节约用于各电容元件的分离和配线的空间，能够对环形振荡器200的高集成化作出贡献。
又，环形振荡器200能够通过将1个或多个反相延迟单元(102等)连接成环状进行构成。此外，当反相延迟单元(102等)为多个时，使反相延迟单元(102等)不是偶数个而是奇数个，不需要用于生成振荡状态的起动电路，因而适合。
又，为了简化环形振荡器200的电路构成，也将供给偏置信号的偏置电路180与各个反相延迟单元102、103、104连接起来。即，在反相延迟单元102、103、104中，实现了偏置电路180的共用化。此外，也可以在各个单独的反相延迟单元102、103、104中设置偏置电路180。
环形振荡器200，例如，当输入到初段的反相延迟单元102的输入端子IN1的输入电压信号VIN1的初始电平为L电平时，第1导电型晶体管Q12导通，第2导电型晶体管Q15成为非导通。又，处于将偏置信号Vb1供给第1驱动晶体管Q3的栅极电极的状态，处于将偏置信号Vb2供给第2驱动晶体管Q19的栅极电极的状态。因此，这时，在源流电源线和汇流电源线之间，形成分别经过一方源流侧晶体管Q4、第1导电型晶体管Q12、第2驱动晶体管Q19的驱动电流Ib2的第1电流路径。
又，这时，将驱动电流Ib2复制到晶体管Q5的漏极电极侧，成为经过输出端子OUT1到电容元件C1的充电电流Ib2′。因此，电容元件C1的充放电波形VOUT1使输入电压信号VIN1逻辑反相(即，H电平)并延迟。此外，如上所述，能够根据偏置信号Vb1、Vb2的电平，即控制电压V3的电平和电容元件C1的电容值，线性地控制响应输入电压信号VIN1的充电电波形VOUT1的延迟时间。
在下段的反相延迟单元103中，将H电平的充电电波形VOUT1从初段的反相延迟单元102输入到输入端子IN2。这时，第1导电型晶体管Q13成为非导通，第2导电型晶体管Q16导通。又，处于将偏置信号Vb1供给第1驱动晶体管Q6的栅极电极的状态，处于将偏置信号Vb2供给第2驱动晶体管Q22的栅极电极的状态。因此，这时，在源流电源线和汇流电源线之间，形成分别经过第1驱动晶体管Q6、第2导电型晶体管Q16、一方汇流侧晶体管Q22的驱动电流Ib1的第2电流路径。
又，这时，将驱动电流Ib2复制到晶体管Q24的漏极电极侧，成为经过输出端子OUT1来自电容元件C2的充电电流Ib1′。因此，电容元件C2的充放电波形VOUT2使H电平的充放电波形VOUT1逻辑反相(即，L电平)并延迟。此外，如上所述，能够根据偏置信号Vb1、Vb2的电平，即控制电压V3的电平和电容元件C2的电容值，线性地控制响应充放电波形VOUT1的充放电波形VOUT2的延迟时间。
在最终段的反相延迟单元104中，将L电平的充放电波形VOUT2从反相延迟单元102输入到输入端子IN3。这时，第1导电型晶体管Q14成为导通，第2导电型晶体管Q17成为非导通。又，处于将偏置信号Vb1供给第1驱动晶体管Q9的栅极电极的状态，处于将偏置信号Vb2供给第2驱动晶体管Q25的栅极电极的状态。因此，这时，在源流电源线和汇流电源线之间，形成分别经过一方源流侧晶体管Q10、第1导电型晶体管Q14、第2驱动晶体管Q25的驱动电流Ib2的第1电流路径。
又，这时，使驱动电流Ib1复制到晶体管Q11的漏极电极侧地进行流动。结果，经过输出端子OUT3将H电平的输出电压信号VOUT3(振荡时钟信号)反馈到初段的反相延迟单元102的输入端子IN1。这样，环形振荡器200，使初段的反相延迟单元104的输入电压信号VOUT1重复H电平和L电平，产生振荡时钟信号。
图6、图7表示环形振荡器200中的主要信号的仿真波形图。此外，图6表示当令偏置电路180的控制电压V3为1.5V时，环形振荡器200的输出电压信号VOUT1、VOUT2、VOUT3的各仿真波形图，图7表示当令偏置电路180的控制电压V3为4.5V时，环形振荡器200的输出电压信号VOUT1、VOUT2、VOUT3的各仿真波形图。
当对比图6和图7的波形图时，可以看到当偏置电路180的控制电压V3低时，输出电压信号VOUT1、VOUT2、VOUT3的上升/下降时间变长，结果，振荡时钟信号的频率变短。相反地，可以看到当偏置电路180的控制电压V3高时，输出电压信号VOUT1、VOUT2、VOUT3的上升/下降时间变短，结果，振荡时钟信号的频率变长。
图8是根据图6和图7所示的仿真结果，汇集环形振荡器200的振荡频率特性与控制电压V3的关系图。如图8所示，可以看到在环形振荡器200中，能够大致线性地控制振荡频率与控制电压V3的关系。
以上说明了本实施方式，但是上述实施例是为了容易理解本发明，而不是为了限定解释本发明。在不脱离本发明旨趣的条件下，可以变更/改良本发明，并且本发明也包含它的等价物。

Claims (9)

1、一种延迟电路，输出根据用于控制延迟时间的控制信号使输入信号延迟的输出信号，包括：
反相器单元，由在源流电源线和汇流电源线之间，根据所述输入信号的电平互补导通的源流侧第1导电型晶体管(M6)和汇流侧第2导电型晶体管(M7)构成；
源流侧电流反射镜单元，由设置在所述源流电源线和所述反相器单元之间的将相互的控制电极共同连接的两组源流侧晶体管(M4、M5)构成，让一方所述源流侧晶体管(M4)成二极管连接并且与所述第1导电型晶体管(M6)串联连接；
汇流侧电流反射镜单元，由设置在所述反相器单元和所述汇流电源线之间的将相互的控制电极共同连接的两组汇流侧晶体管(M10、M11)构成，让一方所述汇流侧晶体管(M10)成二极管连接并且与所述第2导电型晶体管(M7)串联连接；
偏置电路，根据所述控制信号生成2个偏置信号，分别用于驱动所述第1导电型晶体管(M6)和所述第2导电型晶体管(M7)；
第1驱动晶体管(M3)，设置在所述源流电源线和所述第2导电型晶体管(M7)之间，由一方所述偏置信号所驱动；和
第2驱动晶体管(M9)，设置在所述第1导电型晶体管(M6)和所述汇流电源线之间，由另一方所述偏置信号所驱动；
将另一方所述源流侧晶体管(M5)和另一方所述汇流侧晶体管(M11)串联连接；
当根据所述输入信号的一方电平导通第1导电型晶体管(M6)时，在所述源流电源线和所述汇流电源线之间，形成分别经过所述一方源流侧晶体管(M4)、所述第1导电型晶体管(M6)、所述第2驱动晶体管(M9)的第1电流路径，并且从所述另一方源流侧晶体管(M5)和所述另一方汇流侧晶体管(M11)的连接部位输出将所述输入信号的一方电平反相并且延迟的所述输出信号；
当根据所述输入信号的另一方电平导通第2导电型晶体管(M7)时，在所述源流电源线和所述汇流电源线之间，形成分别经过所述第1驱动晶体管(M3)、所述第2导电型晶体管(M7)、所述一方汇流侧晶体管(M10)的第2电流路径，并且从所述另一方源流侧晶体管(M5)和所述另一方汇流侧晶体管(M11)的连接部位，输出将所述输入信号的另一方电平反相并且延迟的所述输出信号。
2、根据权利要求1所述的延迟电路，其特征在于，
所述偏置电路由根据作为可变电流源的生成电流的所述控制信号生成所述偏置信号的电流反射镜电路构成；
所述可变电流源具有：可变电流生成单元，将可变电压加在第1电阻元件上生成可变电流；和固定电流生成单元，将电源电位加在第2电阻元件上生成固定电流；
将合成所述可变电流和所述固定电流得到的电流作为所述生成电流。
3、根据权利要求2所述的延迟电路，其特征在于，所述可变电流生成单元和所述固定电流生成单元分别由将两组双极晶体管的基极电极之间连接并且让一方双极晶体管成二极管连接的电流反射镜电路构成。
4、根据权利要求1～3任一项所述的延迟电路，其特征在于，将具有与预定充放电时间相应的电容值的电容元件与所述另一方源流侧晶体管(M5)和所述另一方汇流侧晶体管(M11)的连接部位连接。
5、根据权利要求4所述的延迟电路，其特征在于，根据所述输入信号的电平的切换，对所述电容元件进行充放电，形成梯形波状的充放电波形。
6、一种环形振荡器，通过将权利要求1～5任一项所述的所述延迟电路连接成多个环状而构成。
7、一种环形振荡器，通过将权利要求4或5所述的所述延迟电路连接成多个环状而构成，通过将在多个所述延迟电路每一个中设置的所述电容元件中的至少某一个所述电容元件的电容值合成到其它所述电容元件的电容值中，而省略所述电容元件。
8、根据权利要求6或7所述的环形振荡器，其特征在于，通过将所述延迟电路连接成奇数段环状而构成。
9、根据权利要求6～8任一项所述的环形振荡器，其特征在于，让多个所述延迟电路分别具有的所述偏置电路共用化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102326332A (zh) * 2009-02-23 2012-01-18 高通股份有限公司 对称负载延迟单元振荡器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667514B2 (en) 2007-01-10 2010-02-23 Seiko Epson Corporation Delay circuit and electronic device including delay circuit
US8816658B1 (en) * 2007-09-04 2014-08-26 Marvell International Ltd. Low-dropout converters with feedback compensation
JP5298527B2 (ja) * 2007-12-24 2013-09-25 富士通セミコンダクター株式会社 可変遅延回路及びその制御方法
CN101286733B (zh) * 2008-05-26 2010-06-09 北京中星微电子有限公司 一种低压低功耗振荡器
TWI479803B (zh) * 2012-03-14 2015-04-01 Novatek Microelectronics Corp 輸出級電路
CN103326670B (zh) * 2012-03-22 2017-03-01 联咏科技股份有限公司 输出级电路
US9766643B1 (en) 2014-04-02 2017-09-19 Marvell International Ltd. Voltage regulator with stability compensation
US9692396B2 (en) * 2015-05-13 2017-06-27 Qualcomm Incorporated Ring oscillator architecture with controlled sensitivity to supply voltage
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템
CN112054788B (zh) * 2019-06-05 2023-02-03 雅特力科技(重庆)有限公司 延迟电路以及具备延迟电路的电子系统
WO2022106960A1 (en) 2020-11-23 2022-05-27 Silanna Asia Pte Ltd Noise-tolerant delay circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
JP3412937B2 (ja) * 1994-12-28 2003-06-03 三菱電機エンジニアリング株式会社 リングオシレータの電流制御回路
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
JPH11136295A (ja) 1997-10-29 1999-05-21 Aiphone Co Ltd バイフェーズ符号伝送方式
US6163195A (en) * 1998-05-26 2000-12-19 Altera Corporation Temperature compensated delay chain
US6262616B1 (en) * 1999-10-08 2001-07-17 Cirrus Logic, Inc. Open loop supply independent digital/logic delay circuit
JP3733116B2 (ja) * 2000-10-26 2006-01-11 富士通株式会社 パルス幅制御回路
US6426661B1 (en) * 2001-08-20 2002-07-30 International Business Machines Corporation Clock distribution with constant delay clock buffer circuit
US6992534B2 (en) * 2003-10-14 2006-01-31 Micron Technology, Inc. Circuits and methods of temperature compensation for refresh oscillator
US7230467B1 (en) * 2005-03-24 2007-06-12 Cirrus Logic, Inc. Constant edge generation circuits and methods and systems using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102326332A (zh) * 2009-02-23 2012-01-18 高通股份有限公司 对称负载延迟单元振荡器
CN102326332B (zh) * 2009-02-23 2015-11-25 高通股份有限公司 对称负载延迟单元振荡器

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