JP5781175B2 - アナログ最低または最大電圧セレクタ回路 - Google Patents

Description

本発明は、回路システムに関連し、特にアナログ最低または最大電圧セレクタ回路に関する。

アナログ制御システムにおいて、異なる回路パスが共通出力で異なる時間に制御電圧を設定することを可能にする必要がある場合がある。したがって、全体の制御電圧を確定するために、それぞれの回路パスの制御電圧を検知することができる回路が必要であり得る。例えば、負のフィードバックシステムでは、全体の制御電圧は、複数の制御電圧の中から最低電圧に設定され得る。他の用途においては、最大電圧が用いられ得る。

アナログ制御システムの用途の一例として、バッテリ調整システムにおいて、バッテリを充電および放電する電力変換装置を制御するために、２つの別個の回路パスが用いられる場合がある。一方のループは電流制御回路パスであってもよく、他方は電圧制御回路パスであってもよい。充電プロセスの間、これらのループは、電力変換装置の制御電圧を設定することを試みることにより、バッテリの充電電流を制御することを競い得る。最低セレクタ回路は、どの回路パスが電力変換装置を制御するかを選択することができる。

さまざまな最低セレクタ回路または最大セレクタ回路が周知である。従来の最低または最大電圧検出回路は、回路のいかなる入力から出力への伝達関数も、容易に変更することができないという欠点を有し得る。そのため、あらゆる異なる伝達関数は、追加的な回路とともに実装される必要がある場合があり、ゆえに全体の回路およびシステムの複雑性およびコストを増大させる。

長い遷移時間を有し得る回路構成も存在する。それらは電源レール（例えば＋／−１５Ｖ）へと駆動される中間出力を有する場合があり、これはすでに出力された最低または最大電圧から新しい出力の最低または最大電圧へと切り替えるために必要とされる遷移時間を増大させる。遷移時間における増大は、セレクタ回路の出力で電圧エラーを招く場合があり、これはシステム全体の性能を低下させることがある。

ゆえに、切り替えに少ない遷移時間およびより優れた全体的な速度性能を有する一方で、そのフィードバック回路内にあらゆる伝達関数を実装することができる新しい最低または最大電圧検出回路およびシステムの必要性が存在し得る。

本発明の態様は、回路システムを提供する。前記回路システムは、
共通の出力ノードに連結された複数の入力サブ回路であって、それぞれが、
複数の入力信号のうちの各々の入力信号のための第１の入力と、出力電流信号のための出力と、を有する、相互コンダクタンスセルと、
前記相互コンダクタンスセルの出力と前記共通の出力ノードとの間に連結されたダイオードと、
前記共通の出力ノードと前記相互コンダクタンスセルの第２の入力との間に連結されたフィードバック回路と、
前記共通の出力ノードに連結された出力と、前記相互コンダクタンスセルの前記出力に連結された入力と、基準電圧に連結された共通の端子と、を有する、電圧フォロワと、を備える、回路システムである。

さらに、本発明の別の態様は、回路システムを提供し、その回路システムは、
共通の出力ノードに連結された少なくとも２つの入力サブ回路であって、それぞれが、
複数の入力信号のうちの各々の入力信号のための第１の入力と、出力電流信号のための出力と、を有する、相互コンダクタンスセルと、
前記共通の出力ノードと前記相互コンダクタンスセルの第２の入力との間に連結されたフィードバック回路と、
前記共通の出力ノードに連結された出力と、前記相互コンダクタンスセルの前記出力に連結された入力と、基準電圧に連結された共通の端子と、を有する電圧フォロワと、
互いに平行に接続され、かつ互いに対して逆に配向され、入力サブ回路のそれぞれの対の中の、前記相互コンダクタンスセルの出力間を連結する、複数のダイオードと、を備える、回路システムである。

本開示の実施形態による回路を図示したものである。 本開示の実施形態による図１Ａの回路の電圧切り替え特性のプロットを図示したものである。 本開示の実施形態による回路を図示したものである。 本開示の実施形態による、図２Ａの回路の電圧切り替え特性のプロットを図示したものである。 本開示の実施形態による回路を図示したものである。 本開示の実施形態による、図３Ａの回路の電圧切り替え特性のプロットを図示したものである。 本開示の実施形態による回路を図示したものである。 本開示の実施形態による、図４Ａの回路の電圧切り替え特性のプロットを図示したものである。 本開示の実施形態による、例示的な相互コンダクタンスセルを図示したものである。 本開示の実施形態による、別の例示的な相互コンダクタンスセルを図示したものである。

本発明の実施形態は、共通の出力ノードに連結された出力を有する、複数の入力サブ回路を含む回路を提供する。それぞれの入力サブ回路が、差動入力電圧信号および出力電流信号を有する相互コンダクタンスセルを含む。ダイオードが、相互コンダクタンスセルの出力と共通の出力ノードとの間に連結され得る。フィードバック回路が、共通の出力ノードと相互コンダクタンスセルの入力との間に連結され得る。電圧入力が相互コンダクタンスセルの出力に連結され、電圧出力が共通の出力ノードに連結され、および共通の端子が基準電圧に連結されるのと同時に、電圧フォロワが、共通の出力ノード、相互コンダクタンスセルの出力、および基準電圧の間に連結され得る。

本発明の他の実施形態は、共通の出力ノードに連結される複数の入力サブ回路を含む回路を提供する。それぞれの入力サブ回路が、差動入力電圧信号および出力電流信号を有する相互コンダクタンスセルを含む。フィードバック回路が、共通の出力ノードと相互コンダクタンスセルの入力との間に連結され得る。電圧入力が相互コンダクタンスセルの出力に連結され、電圧出力が共通の出力ノードに連結され、および共通の端子が基準電圧に連結されるのと同時に、電圧フォロワが、共通の出力ノード、相互コンダクタンスセルの出力、および基準電圧の間に連結され得る。入力サブ回路のそれぞれの対について１対のダイオードが平行に接続され、互いに対して逆に配向され、相互コンダクタンスセルの出力間を連結している。

入力サブ回路のそれぞれが所定の伝達関数を実行してもよく、これは局所フィードバック回路とともに設定されることができる。したがって、最低または最大セレクタ回路のふるまいは数学的に、
と説明されることができ、式中、Ｖ_ＩＮ１〜Ｖ_ＩＮＮは電圧入力、Ｉ_ＩＮ１〜Ｉ_ＩＮＮは電流入力、およびＦ_１〜Ｆ_Ｎは入力サブ回路の伝達関数である。

図１Ａは、本開示の実施形態による、多入力最低出力電圧セレクタ回路１００を図示する。本実施形態では、回路１００は、各々の入力電圧信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮにそれぞれ連結される、複数の共通に構築された入力サブ回路１１０．１〜１１０．Ｎを含み得る。それぞれの入力サブ回路１１０．１〜１１０．Ｎが、各々の入力電流信号Ｉ_ＩＮ１〜Ｉ_ＩＮＮを含み得る。入力サブ回路１１０．１〜１１０．Ｎは、共通の出力ノードＶ_ＯＵＴに連結される出力（個々にＮ_１．１、．．．、Ｎ_Ｎ．１として示される）を有し得る。バイアス電流源１２０が、共通の出力ノードＶ_ＯＵＴに連結され得る。図１Ａの例では、２つの入力サブ回路のみが詳細に示されるが、本発明の原理は、任意の数のＮ個の入力サブ回路（図示せず）を含み得る。

それぞれの入力サブ回路（例えば、ステージ１１０．１）が、相互コンダクタンスセル１１６．１、ダイオード１１４．１、フィードバック回路１１２．１、および電圧フォロワ１１８．１を含み得る。相互コンダクタンスセル１１６．１は、入力電圧信号Ｖ_ＩＮ１のための端子に連結された非反転入力と、入力電流信号Ｉ_ＩＮ１のための端子に連結された反転入力とを有し得る。相互コンダクタンスセルの出力（ノードＮ_１．２として示される）は、電圧フォロワ１１８．１の電圧入力およびダイオード１１４．１の陽極に連結され得る。ダイオード１１４．１の陰極（ノードＮ_１．１）は、出力ノードＶ_ＯＵＴに、フィードバック回路１１２．１に、および電圧フォロワ１１８．１の電圧出力に接続され得る。フィードバック回路１１２．１の第２の端子は、相互コンダクタンスセル１１６．１の反転入力に接続され得る。電圧フォロワ１１８．１は、入力サブ回路の出力Ｎ_１．１の中に注入された電流を、ＶＥＥとして示される基準電圧に戻し得る。

入力サブ回路１１０．１〜１１０．Ｎのフィードバック回路１１２．１〜１１２．Ｎは、入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮへと伝えられる、それぞれの入力サブ回路１１０．１〜１１０．Ｎのための伝達関数を確定し得る。したがって、フィードバック回路１１２．１〜１１２．Ｎ、ならびに入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮは、出力ノードＶ_ＯＵＴ上で入力サブ回路によって駆動されている電圧を確定し得る。それぞれの入力サブ回路の伝達関数は、遅延、乗算、クランピング、増幅、積分、微分、フィルタリング等を含み得る。

入力サブ回路１１０．１が、他方の入力サブ回路によって駆動される出力電圧よりも低い潜在的な出力電圧に向けてその出力ノードＮ_１．１を駆動する、式１によって動作している回路１００を考察する。入力サブ回路のすべての出力ノードがノードＶ_ＯＵＴで共に連結されているため、入力サブ回路は、共通のノードＶ_ＯＵＴの全体の出力電圧を競って設定することになる。高電流シンクの性質に起因して、それぞれの電圧フォロワ１１８．１〜１１８．Ｎは、ただ共通のノードＶ_ＯＵＴの電圧を入力サブ回路の各々の潜在的な出力電圧に向けて積極的に下げるだけであり得る。ゆえに、ノードＶ_ＯＵＴにおける電圧は、入力サブ回路によって駆動される出力電圧、この場合入力サブ回路１１０．１によって駆動される出力電圧の最低のみであり得る。１１０．１以外のすべての入力サブ回路が、ノードＶ_ＯＵＴにおける電圧をより高い潜在的な出力電圧へと駆動することを試みている場合があるため、１１０．１以外のすべての入力サブ回路の各々の相互コンダクタンスセルは、それらの各々の電圧フォロワの入力電圧を引き上げるために、制限された電流を取得し得る。その結果、他のすべてがオフであり得る一方、電圧フォロワ１１８．１はオンであり得るし、他のすべてのダイオードが順方向バイアスであり得る一方で、ダイオード１１４．１は逆方向バイアスとなり得る。ゆえに、すべての他のサブ回路が非能動と見なされ得る一方、入力サブ回路１１０．１は能動と見なされ得る。順方向バイアスダイオード１１４．１〜１１４．Ｎは、非能動入力サブ回路内の各々の電圧フォロワ１１８．１〜１１８．Ｎの電圧入力を、およそ出力Ｖ_ＯＵＴ＋ＶＦ（ＶＦは各々のダイオード１１４．１〜１１４．Ｎの順方向バイアス電圧を表す）にクランプしてもよく、相互コンダクタンスセル１１６．Ｎによって（およびすべての他の非能動入力サブ回路の他の相互コンダクタンスセルからの）取得された制限電流を、出力ノードＶ_ＯＵＴおよび電圧フォロワ１１８．１の出力へと向け得る。電圧フォロワ１１８．１は、順方向バイアスダイオード１１４．１〜１１４．Ｎ内の電流を電圧ノードＶＥＥへと向け得る。

図１Ｂは、本開示の実施形態による図１Ａの回路１００の、電圧切り替え特性の例示的なプロットを図示しており、フィードバック回路はワイヤであってもよく、２つのサブ回路、Ｎ＝２が存在する。ゆえに、回路は、２つの入力電圧（個々にＶ_ＩＮ１およびＶ_ＩＮＮ）のうちの低い方のセレクタの機能を実行する。

図１Ｂの上段のプロットは、１ボルトから３ボルトに掃引されている入力電圧Ｖ_ＩＮ１および２ボルトで一定に保たれているＶ_ＩＮＮを図示する。図１Ｂの中段のプロットは、電圧がすぐに互いに交差し、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後に電圧が遷移する中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）を図示する。中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）はまた、ダイオードの動作のため、供給電圧の電位近くでは上昇も下降もせず、および概して共通の出力ノードＶ_ＯＵＴの電圧近くでクランプし得る。図１Ｂの下段のプロットは、共通ノードＶ_ＯＵＴの電圧が、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後のわずかな遷移期間（２本の垂直破線の間）の後、Ｖ_ＩＮ１とＶ_ＩＮＮの間の最低電圧で安定することを図示する。

例えば、Ｖ_ＩＮ１が０から５ｕＳｅｃの間に１ボルトから２ボルトに向かって上昇するにつれて、中間出力Ｎ_１．２の電圧は０．３ボルトから１．３ボルトに向かって上昇することがあり、概してＶ_ＩＮ１を追跡する。この期間中、Ｖ_ＩＮＮがＶ_ＩＮ１よりも高いため、電圧フォロワ１１８．１はオンになることがあり、電圧フォロワ１１８．Ｎはオフになることがあり、中間出力の電圧Ｎ_Ｎ．２は、ダイオード１１４．ＮによっておよそＶ_ＯＵＴ＋ＶＦでクランプされてもよく、および出力Ｖ_ＯＵＴは、およそＶ_ＩＮ１に設定され得る。中間出力Ｎ_Ｎ．２の電圧は、ダイオード１１４．Ｎの順方向バイアス電圧ＶＦのためにＶ_ＩＮＮより高く上昇し得る。

５から７ｕＳｅｃの間、Ｖ_ＩＮ１がＶ_ＩＮＮより上に上昇するにつれて、相互コンダクタンスセル１１６．Ｎの非反転端子における電圧は、その反転端子における電圧より下へ下降する。ゆえに、相互コンダクタンスセル１１６．Ｎは、ノードの電圧Ｎ_Ｎ．２を引き下げる。Ｖ_ＯＵＴに関して、Ｎ_Ｎ．２における電圧の低下は、電圧フォロワ１１８．Ｎをオンにし、ダイオード１１４．Ｎをオフにする。電圧フォロワ１１８．Ｎは、ノードの電圧Ｖ_ＯＵＴをＶ_ＩＮＮとほぼ等しくなるまで引き下げる。電圧Ｖ_ＯＵＴがＶ_ＩＮ１より下に下降するにつれて、相互コンダクタンスセル１１６．１の反転端子における電圧は、その非反転端子における電圧より下に下降する。したがって、相互コンダクタンスセル１１６．１は、中間出力の電圧Ｎ_１．２を引き上げ、電圧フォロワ１１８．１がオフとなり、およびダイオード１１４．１が順方向バイアスをかける。

７ｕＳｅｃを超えて、Ｖ_ＩＮ１がさらにＶ_ＩＮＮより上に上昇するにつれて、中間出力の電圧Ｎ_Ｎ．２は、Ｖ_ＯＵＴおよびＶ_ＩＮＮの追跡を開始する。ダイオード１１４．１が順方向バイアスをかけ、入力サブ回路１１０．Ｎが出力Ｖ_ＯＵＴを制御するため、中間出力の電圧Ｎ_１．２は、ダイオード１１４．１によっておよそＶ_ＯＵＴ＋ＶＦでクランプされる。

一実施形態によれば、電圧フォロワ１１８．１〜１１８．Ｎは、ＰＮＰバイポーラ接合トランジスタ（ＰＮＰトランジスタ、トランジスタ、ＢＪＴ）を含み得る。相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）は、ダイオード（個々に１１４．１、１１４．Ｎ）の陽極、およびＰＮＰバイポーラ接合トランジスタ（個々に１１８．１、１１８．Ｎ）のベースに接続され得る。ＢＪＴのコレクタは、低電位電圧源（ＶＥＥ）に接続され得る。ダイオードの陰極（個々に１１４．１、１１４．Ｎ）は、フィードバックネットワーク（個々に１１２．１、１１２．Ｎ）の他方の端子に、ＢＪＴのエミッタに、サブ回路（個々にＮ_１．１、Ｎ_Ｎ．１）の出力に、および共通出力（Ｖ_ＯＵＴ）に接続され得る。

別の実施形態によれば、電圧フォロワ（個々に１１８．１、１１８．Ｎ）は、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）またはＰチャネル接合型電界効果トランジスタ（Ｐ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）を含んでもよく、ＭＯＳＦＥＴまたはＪＦＥＴトランジスタのゲートは、相互コンダクタンスセルの出力に接続されてもよく、ソースは共通の出力ノードに接続されてもよく、ドレインは基準電圧ＶＥＥに接続され得る。

別の実施形態によれば、ダイオード（個々に１１４．１、１１４．Ｎ）はそれぞれ、ダイオード接続トランジスタによって提供され得る。例えば、それぞれのダイオードは、Ｐ型ＭＯＳＦＥＴまたはＰチャネルＪＦＥＴであってもよく、ドレインがダイオードの陰極としてゲートに、およびダイオードの陽極としてソースに接続されるか、または代替的に、Ｎ型ＭＯＳＦＥＴまたはＮチャネルＪＦＥＴであってもよく、ドレインがダイオードの陽極としてゲートに、およびダイオードの陰極としてソースに接続される。それぞれのダイオードは、ＰＮＰバイポーラ接合トランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、およびエミッタが陽極として接続されるか、または代替的に、ＮＰＮバイポーラトランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、エミッタが陽極として接続される。

本開示の実施形態による回路のＭＯＳトランジスタ実装は、回路およびシステム全体のサイズおよびコストを削減するためにＣＭＯＳ半導体製造プロセスを用いることにより、回路コンポーネントの半導体チップ上への集積化を可能にし得る。

それぞれの相互コンダクタンスセル（個々に１１６．１、１１６．Ｎ）は、その出力ノード（個々にＮ_１．１、Ｎ_Ｎ．１）において、そこに提示された差動入力電圧に比例して、設計限度まで出力電流を発生させてもよく、かつ電流ソーシングを制限してもよく、すなわち、発生した出力電流が相互コンダクタンスセルの外へ流れ、トランジスタの最大エミッタ電流（個々に１１８．１、１１８．Ｎ）よりも著しく低くなることを制限する。３つ以上のサブ回路が存在する場合、すべてのサブ回路内のすべての相互コンダクタンスセルの電流ソーシング制限の合計から、出力を制御している相互コンダクタンスセルの電流ソーシング制限を引いたものが、出力電圧（ここでは１１８．１）を駆動しているトランジスタの最大エミッタ電流よりも少なくなり得るように、それぞれの相互コンダクタンスセルの電流ソーシング能力が制限され得る。

図２Ａは、本開示の実施形態による、多入力最大出力電圧セレクタ回路２００を図示する。本実施形態では、回路２００は、各々の入力電圧信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮにそれぞれ連結される、複数の共通に構築された入力サブ回路２１０．１〜２１０．Ｎを含み得る。それぞれの入力サブ回路２１０．１〜２１０．Ｎが、各々の入力電流信号Ｉ_ＩＮ１〜Ｉ_ＩＮＮを含み得る。入力サブ回路２１０．１〜２１０．Ｎは、共通の出力ノードＶ_ＯＵＴに連結される出力（個々にＮ_１．１、．．．、Ｎ_Ｎ．１として示される）を有し得る。バイアス電流源２２０が、共通の出力ノードＶ_ＯＵＴに連結され得る。図２Ａの例では、２つの入力サブ回路のみが詳細に示されるが、本発明の原理は、任意の数のＮ個の入力サブ回路（図示せず）を含み得る。

それぞれの入力サブ回路（例えば、ステージ２１０．１）が、相互コンダクタンスセル２１６．１、ダイオード２１４．１、フィードバック回路２１２．１、および電圧フォロワ２１８．１を含み得る。相互コンダクタンスセル２１６．１は、入力電圧信号Ｖ_ＩＮ１のための端子に連結された非反転入力と、入力電流信号Ｉ_ＩＮ１のための端子に連結された反転入力とを有し得る。相互コンダクタンスセルの出力（ノードＮ_１．２として示される）は、電圧フォロワ２１８．１の電圧入力およびダイオード２１４．１の陰極に連結され得る。ダイオード２１４．１の陽極（ノードＮ_１．１）は、出力ノードＶ_ＯＵＴに、フィードバック回路２１２．１に、および電圧フォロワ２１８．１の電圧出力に接続され得る。フィードバック回路２１２．１の第２の端子は、相互コンダクタンスセル２１６．１の反転入力に接続され得る。電圧フォロワ２１８．１は、入力サブ回路の出力Ｎ_１．１の中に注入された電流を、ＶＣＣとして示される基準電圧に戻し得る。

入力サブ回路２１０．１〜２１０．Ｎのフィードバック回路２１２．１〜２１２．Ｎは、入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮへと伝えられる、それぞれの入力サブ回路２１０．１〜２１０．Ｎのための伝達関数を確定し得る。したがって、フィードバック回路２１２．１〜２１２．Ｎ、ならびに入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮは、出力ノードＶ_ＯＵＴ上で入力サブ回路によって駆動されている電圧を確定し得る。それぞれの入力サブ回路の伝達関数は、遅延、乗算、クランピング、増幅、積分、微分、フィルタリング等を含み得る。

入力サブ回路２１０．１が、他方の入力サブ回路によって駆動される出力電圧よりも高い潜在的な出力電圧に向けてその出力ノードＮ_１．１を駆動する、式２によって動作している回路２００を考察する。入力サブ回路のすべての出力ノードがノードＶ_ＯＵＴで共に連結されているため、入力サブ回路は、共通のノードＶ_ＯＵＴの全体の出力電圧を競って設定することになる。高電流ソーシングの性質に起因して、それぞれの電圧フォロワ２１８．１〜２１８．Ｎは、共通のノードＶ_ＯＵＴの電圧を入力サブ回路の各々の潜在的な出力電圧に向けてただ積極的に引き上げるだけであり得る。ゆえに、ノードＶ_ＯＵＴにおける電圧は、入力サブ回路によって駆動される出力電圧、この場合入力サブ回路２１０．１によって駆動される出力電圧の最大のみであり得る。２１０．１以外のすべての入力サブ回路が、ノードＶ_ＯＵＴにおける電圧をより低い潜在的な出力電圧へと駆動することを試みている場合があるため、２１０．１以外のすべての入力サブ回路の各々の相互コンダクタンスセルは、それらの各々の電圧フォロワの入力電圧を引き下げるために、制限された電流を下げる。その結果、他のすべてがオフであり得る一方、電圧フォロワ２１８．１はオンであり得るし、他のすべてのダイオードが順方向バイアスであり得る一方、ダイオード２１４．１は逆方向バイアスとなり得る。ゆえに、すべての他のサブ回路が非能動と見なされ得る一方、入力サブ回路２１０．１は能動と見なされ得る。順方向バイアスダイオード２１４．１〜２１４．Ｎは、非能動入力サブ回路内の各々の電圧フォロワ２１８．１〜２１８．Ｎを、およそ出力Ｖ_ＯＵＴ−ＶＦ（ＶＦは各々のダイオード２１４．１〜２１４．Ｎの順方向バイアス電圧を表す）にクランプしてもよく、相互コンダクタンスセル２１６．Ｎによって（およびすべての他の非能動入力サブ回路の他の相互コンダクタンスセルからの）シンクされた制限された電流を、出力ノードＶ_ＯＵＴへと、および電圧フォロワ２１８．１の出力へと向け得る。電圧フォロワ２１８．１は、順方向バイアスダイオード２１４．１〜２１４．Ｎ内の電流を電圧ノードＶＣＣへと向け得る。

図２Ｂは、本開示の実施形態による図２Ａの回路２００の、電圧切り替え特性の例示的なプロットを図示しており、フィードバック回路はワイヤであってもよく、２つのサブ回路、Ｎ＝２が存在する。ゆえに、回路は、２つの入力電圧（個々にＶ_ＩＮ１およびＶ_ＩＮＮ）のうちの低い方のセレクタの機能を実行する。

図２Ｂの上段のプロットは、３ボルトから１ボルトに掃引されている入力電圧Ｖ_ＩＮ１および２ボルトで一定に保たれているＶ_ＩＮＮを図示する。図２Ｂの中段のプロットは、電圧がすぐに互いに交差し、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後に電圧が遷移する中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）を図示する。中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）はまた、ダイオードの動作のため、供給電圧の電位近くでは上昇も下降もせず、および概して共通の出力ノードＶ_ＯＵＴの電圧近くでクランプし得る。図２Ｂの下段のプロットは、共通ノードＶ_ＯＵＴの電圧が、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後のわずかな遷移期間（２本の垂直破線の間）の後、Ｖ_ＩＮ１とＶ_ＩＮＮの間の最大電圧で安定することを図示する。

例えば、Ｖ_ＩＮ１が０から５ｕＳｅｃの間に３ボルトから２ボルトに向かって下降するにつれて、中間出力Ｎ_１．２の電圧は３．７ボルトから２．７ボルトに向かって下降することがあり、概してＶ_ＩＮ１を追跡する。この期間中、Ｖ_ＩＮＮがＶ_ＩＮ１よりも低いため、電圧フォロワ２１８．１はオンになることがあり、電圧フォロワ２１８．Ｎはオフになることがあり、中間出力の電圧Ｎ_Ｎ．２は、ダイオード２１４．ＮによっておよそＶ_ＯＵＴ−ＶＦでクランプされてもよく、および出力Ｖ_ＯＵＴは、およそＶ_ＩＮ１に設定され得る。中間出力の電圧Ｎ_Ｎ．２は、ダイオード２１４．Ｎの順方向バイアス電圧ＶＦのためにＶ_ＩＮＮよりも低く下降し得る。

５から７ｕＳｅｃの間、Ｖ_ＩＮ１がＶ_ＩＮＮより下へ下降するにつれて、相互コンダクタンスセル２１６．Ｎの非反転端子の電圧は、その反転端子における電圧より上に上昇する。ゆえに、相互コンダクタンスセル２１６．Ｎは、ノードＮ_Ｎ．２の電圧を引き上げる。Ｖ_ＯＵＴに対してＮ_Ｎ．２における電圧が高まると、電圧フォロワ２１８．Ｎをオンにし、ダイオード２１４．Ｎをオフにする。電圧フォロワ２１８．Ｎは、ノードの電圧Ｖ_ＯＵＴをＶ_ＩＮＮとほぼ等しくなるまで引き上げる。電圧Ｖ_ＯＵＴがＶ_ＩＮ１より上に上昇するにつれて、相互コンダクタンスセル２１６．１の反転端子における電圧は、その非反転端子における電圧より上に上昇する。したがって、相互コンダクタンスセル２１６．１は、中間出力の電圧Ｎ_１．２を引き下げ、電圧フォロワ２１８．１がオフとなり、およびダイオード２１４．１が順方向バイアスをかける。

７ｕＳｅｃを超えて、Ｖ_ＩＮ１がさらにＶ_ＩＮＮより下に下降するにつれて、中間出力の電圧Ｎ_Ｎ．２は、Ｖ_ＯＵＴおよびＶ_ＩＮＮの追跡を開始する。ダイオード２１４．１が順方向バイアスをかけ、入力サブ回路２１０．Ｎが出力Ｖ_ＯＵＴを制御するため、中間出力の電圧Ｎ_１．２は、ダイオード２１４．１によっておよそＶ_ＯＵＴ−ＶＦでクランプされる。

一実施形態によれば、電圧フォロワ２１８．１〜２１８．Ｎは、ＮＰＮバイポーラ接合トランジスタ（ＮＰＮトランジスタ、トランジスタ、ＢＪＴ）を含み得る。相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）は、ダイオード（個々に２１４．１、２１４．Ｎ）の陰極、およびＮＰＮバイポーラ接合トランジスタ（個々に２１８．１、２１８．Ｎ）のベースに接続され得る。ＢＪＴのコレクタは、高電位電圧源（ＶＣＣ）に接続され得る。ダイオードの陽極（個々に２１４．１、２１４．Ｎ）は、フィードバック回路（個々に２１２．１、２１２．Ｎ）の他方の端子に、ＢＪＴのエミッタに、サブ回路（個々にＮ_１．１、Ｎ_Ｎ．１）の出力に、および共通出力（Ｖ_ＯＵＴ）に接続され得る。

別の実施形態によれば、電圧フォロワ（個々に２１８．１、２１８．Ｎ）は、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）またはＮチャネル接合型電界効果トランジスタ（Ｎ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）を含んでもよく、ＭＯＳＦＥＴまたはＪＦＥＴトランジスタのゲートは、相互コンダクタンスセルの出力に接続されてもよく、ソースは共通の出力ノードに接続されてもよく、ドレインは基準電圧ＶＣＣに接続され得る。

別の実施形態によれば、ダイオード（個々に２１４．１、２１４．Ｎ）はそれぞれ、ダイオード接続トランジスタによって提供され得る。例えば、それぞれのダイオードは、Ｐ型ＭＯＳＦＥＴまたはＰチャネルＪＦＥＴであってもよく、ドレインがダイオードの陰極としてゲートに、およびダイオードの陽極としてソースに接続されるか、または代替的に、Ｎ型ＭＯＳＦＥＴまたはＮチャネルＪＦＥＴであってもよく、ドレインがダイオードの陽極としてゲートに、およびダイオードの陰極としてソースに接続される。それぞれのダイオードは、ＰＮＰバイポーラ接合トランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、およびエミッタが陽極として接続されるか、または代替的に、ＮＰＮバイポーラトランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、エミッタが陽極として接続される。

本開示の実施形態による回路のＭＯＳトランジスタ実装は、回路およびシステム全体のサイズおよびコストを削減するためにＣＭＯＳ半導体製造プロセスを用いることにより、回路コンポーネントの半導体チップ上への集積化を可能にし得る。

それぞれの相互コンダクタンスセル（個々に２１６．１、２１６．Ｎ）は、その出力ノード（個々にＮ_１．１、Ｎ_Ｎ．１）において、そこに提示された差動入力電圧に比例して、設計限度まで出力電流を発生させてもよく、および電流シンク、すなわち、発生した出力電流が相互コンダクタンスセルの中へ流れ、トランジスタの最大エミッタ電流（個々に２１８．１、２１８．Ｎ）よりも著しく低くなることを制限し得る。３つ以上のサブ回路が存在する場合、すべてのサブ回路内のすべての相互コンダクタンスセルの電流シンク制限の合計から、出力を制御している相互コンダクタンスセルの電流シンク制限を引いたものが、出力電圧（ここでは２１８．１）を駆動しているトランジスタの最大エミッタ電流よりも少なくなり得るように、それぞれの相互コンダクタンスセルの電流シンク能力が制限され得る。

図３Ａは、本開示の実施形態による、多入力最低出力電圧セレクタ回路３００を図示する。本実施形態では、回路３００は、各々の入力電圧信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮにそれぞれ連結される、複数の共通に構築された入力サブ回路３１０．１〜３１０．Ｎを含み得る。それぞれの入力サブ回路３１０．１〜３１０．Ｎが、各々の入力電流信号Ｉ_ＩＮ１〜Ｉ_ＩＮＮを含み得る。入力サブ回路３１０．１〜３１０．Ｎは、共通の出力ノードＶ_ＯＵＴに連結される出力（個々にＮ_１．１、．．．、Ｎ_Ｎ．１として示される）を有し得る。バイアス電流源３２２が、共通の出力ノードＶ_ＯＵＴに連結され得る。図３Ａの例では、２つの入力サブ回路のみが詳細に示されるが、本発明の原理は、任意の数のＮ個の入力サブ回路（図示せず）を含み得る。

それぞれの入力サブ回路（例えば、ステージ３１０．１）が、相互コンダクタンスセル３１６．１、フィードバック回路３１２．１、および電圧フォロワ３１８．１を含み得る。相互コンダクタンスセル３１６．１は、入力電圧信号Ｖ_ＩＮ１のための端子に連結された非反転入力と、入力電流信号Ｉ_ＩＮ１のための端子に連結された反転入力とを有し得る。相互コンダクタンスセルの出力（ノードＮ_１．２として示される）は、電圧フォロワ３１８．１の電圧入力に連結され得る。ノードＮ_１．１は、出力ノードＶ_ＯＵＴに、フィードバック回路３１２．１に、および電圧フォロワ３１８．１の電圧出力に接続され得る。フィードバック回路３１２．１の第２の端子は、相互コンダクタンスセル３１６．１の反転入力に接続され得る。電圧フォロワ３１８．１は、入力サブ回路の出力Ｎ_１．１の中に注入された電流を、ＶＥＥとして示される基準電圧に戻し得る。

多入力セレクタ回路３００は、それぞれの対の他方のダイオードと逆極性で平行に接続される、対になったダイオード（ここでは３２０．１、３２０．２の１対として）を、サブ回路のすべての対の組み合わせの相互コンダクタンスセルの各々の出力間に含むことを除き、図１Ａの回路１００にほぼ等しい。言い換えると、３つの相互コンダクタンスセルを持つ３つのサブ回路がある場合、３対のサブ回路の相互コンダクタンスセルの出力間を接続する３対のダイオードが存在し得る。４つのサブ回路がある場合、６対のサブ回路の相互コンダクタンスセルの出力間を接続する６対のダイオードが存在し得る。

Ｎ個のサブ回路のために必要なダイオード（Ｘ個のダイオード＿対として表される）の対の数は、

Ｘ個のダイオード＿対＝Ｎ！／（（Ｎ−２）！^＊２）として表され得る（Ｎ＞＝２、ａ！＝１×２×３×…×ａ、および０！＝１）。

入力サブ回路３１０．１〜３１０．Ｎのフィードバック回路３１２．１〜３１２．Ｎは、入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮへと伝えられる、それぞれの入力サブ回路３１０．１〜３１０．Ｎのための伝達関数を確定し得る。したがって、フィードバック回路３１２．１〜３１２．Ｎ、ならびに入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮは、出力ノードＶ_ＯＵＴ上で入力サブ回路によって駆動されている電圧を確定し得る。それぞれの入力サブ回路の伝達関数は、遅延、乗算、クランピング、増幅、積分、微分、フィルタリング等を含み得る。

入力サブ回路３１０．１が、他方の入力サブ回路によって駆動される出力電圧よりも低い潜在的な出力電圧に向けてその出力ノードＮ_１．１を駆動する、式１によって動作している回路３００を考察する。入力サブ回路のすべての出力ノードがノードＶ_ＯＵＴで共に連結されているため、入力サブ回路は、共通のノードＶ_ＯＵＴの全体の出力電圧を競って設定することになる。高電流シンクの性質に起因して、それぞれの電圧フォロワ３１８．１〜３１８．Ｎは、共通のノードＶ_ＯＵＴの電圧を入力サブ回路の各々の潜在的な出力電圧に向けてただ積極的に引き下げるだけであり得る。ゆえに、ノードＶ_ＯＵＴにおける電圧は、入力サブ回路３１０．１によって駆動される出力電圧、この場合、入力サブ回路３１０．１によって駆動される出力電圧の最低のみであり得る。３１０．１以外のすべての入力サブ回路が、ノードＶ_ＯＵＴにおける電圧をより高い潜在的な出力電圧へと駆動することを試みている場合があるため、３１０．１以外のすべての入力サブ回路の各々の相互コンダクタンスセルは、それらの各々の電圧フォロワの入力電圧を引き上げるために、制限された電流を取得し得る。その結果、他のすべてがオフであり得る一方、電圧フォロワ３１８．１はオンであり得る。ゆえに、すべての他のサブ回路が非能動と見なされ得る一方、入力サブ回路３１０．１は能動と見なされ得る。それぞれのダイオードの対における１つのダイオードは、順方向バイアスであってもよい。それぞれのダイオードの対における他方のダイオードは、逆方向バイアスであってもよい。この例では、ダイオードの対３２０．１および３２０．２において、ダイオード３２０．２は順方向バイアスであってもよく、一方ダイオード３２０．１は逆方向バイアスであってもよい。それぞれのダイオードの対における順方向バイアスダイオードは、各々の非能動電圧フォロワ（ここでは、例えば３１８．Ｎ）の電圧入力を、非能動入力サブ回路内でおよそｖ（Ｎ_１．２）＋ＶＦ（ＶＦは各々のダイオード３２０．１および３２０．２の順方向バイアス電圧を表す）にクランプしてもよく、相互コンダクタンスセル３１６．Ｎによって取得された（およびすべての他の非能動入力サブ回路の他の相互コンダクタンスセルからの）制限電流を、能動入力サブ回路（ここでは、例えば３１６．１）の相互コンダクタンスセルの出力へと向け得る。電圧フォロワ３１８．１は、共通のノードＶ_ＯＵＴを駆動して能動入力サブ回路３１６．１のＮ_１．２の電圧を追跡させ得る。

図３Ｂは、本開示の実施形態による図３Ａの回路３００の、電圧切り替え特性の例示的なプロットを図示しており、フィードバック回路はワイヤであってもよく、２つのサブ回路、Ｎ＝２が存在する。ゆえに、回路は、２つの入力電圧（個々にＶ_ＩＮ１およびＶ_ＩＮＮ）のうちの低い方のセレクタの機能を実行する。

図３Ｂの上段のプロットは、１ボルトから３ボルトに掃引されている入力電圧Ｖ_ＩＮ１および２ボルトで一定に保たれているＶ_ＩＮＮを図示する。図３Ｂの中段のプロットは、電圧がすぐに互いに交差し、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後に電圧が遷移する中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）を図示する。中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）はまた、ダイオードの動作のため、供給電圧の電位近くでは上昇も下降もせず、および概して共通の出力ノードＶ_ＯＵＴの電圧近くでクランプし得る。図３Ｂの下段のプロットは、共通ノードＶ_ＯＵＴの電圧が、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後のわずかな遷移期間（２本の垂直破線の間）の後、Ｖ_ＩＮ１とＶ_ＩＮＮの間の最低電圧で安定することを図示する。

例えば、Ｖ_ＩＮ１が０から５ｕＳｅｃの間に１ボルトから２ボルトに向かって上昇するにつれて、中間出力Ｎ_１．２の電圧は０．３ボルトから１．３ボルトに向かって上昇することがあり、概してＶ_ＩＮ１を追跡する。この期間中、Ｖ_ＩＮＮがＶ_ＩＮ１よりも高いため、電圧フォロワ３１８．１はオンになることがあり、電圧フォロワ３１８．Ｎはオフになることがあり、中間出力の電圧Ｎ_Ｎ．２は、ダイオード３２０．２によっておよそｖ（Ｎ_１．２）＋ＶＦでクランプされてもよく、および出力Ｖ_ＯＵＴは、およそＶ_ＩＮ１に設定され得る。中間出力の電圧Ｎ_Ｎ．２は、ダイオード３２０．２の順方向バイアス電圧ＶＦのためにＶ_ＩＮＮより高く上昇し得る。

５から６．５ｕＳｅｃの間、Ｖ_ＩＮ１がＶ_ＩＮＮより上に上昇するにつれて、相互コンダクタンスセル３１６．Ｎの非反転端子における電圧は、その反転端子における電圧より下に下降する。ゆえに、相互コンダクタンスセル３１６．Ｎは、ノードの電圧Ｎ_Ｎ．２を引き下げる。電圧Ｖ_ＯＵＴがＶ_ＩＮ１より下に下降するにつれて、相互コンダクタンスセル３１６．１の反転端子における電圧は、その非反転端子における電圧より下に下降する。ゆえに、相互コンダクタンスセル３１６．１は、中間出力の電圧Ｎ_１．２を引き上げる。Ｎ_Ｎ．２における電圧がＮ_Ｎ．１における電圧より下に下降するにつれて、ダイオード３２０．２がオフとなり、ダイオード３２０．１が順方向バイアスをかける。電圧フォロワ３１８．１はオフとなり、電圧フォロワ３１８．Ｎはノードの電圧Ｖ_ＯＵＴをＶ_ＩＮＮとほぼ等しくなるまで引き下げる。

６．５ｕＳｅｃを超えて、Ｖ_ＩＮ１がさらにＶ_ＩＮＮより上に上昇するにつれて、中間出力の電圧Ｎ_Ｎ．２は、Ｖ_ＯＵＴおよびＶ_ＩＮＮの追跡を開始する。ダイオード３２０．１が順方向バイアスをかけ、入力サブ回路３１０．Ｎが出力Ｖ_ＯＵＴを制御するため、中間出力の電圧Ｎ_１．２は、ダイオード３２０．１によっておよそｖ（Ｎ_Ｎ．２）＋ＶＦでクランプされる。

一実施形態によれば、電圧フォロワ３１８．１〜３１８．Ｎは、ＰＮＰバイポーラ接合トランジスタ（ＰＮＰトランジスタ、トランジスタ、ＢＪＴ）を含み得る。相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）は、１対のダイオードのうちの１つの端子（個々に３２０．１、３２０．２）に、（ならびにサブ回路の追加的な組み合わせの対について、それぞれの追加的な１対のダイオードの１つの端子に）に、およびＰＮＰバイポーラ接合トランジスタ（個々に３１８．１、３１８．Ｎ）のベースに接続され得る。１対のダイオードの他方の端子（個々に３２０．１、３２０．２）は、別の入力サブ回路の相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）に接続され得る。ＢＪＴのコレクタは、低電位電圧源（ＶＥＥ）に接続され得る。フィードバック回路（個々に３１２．１、３１２．Ｎ）の他方の端子は、ＢＪＴのエミッタに、サブ回路（個々にＮ_１．１、Ｎ_Ｎ．１）の出力に、および共通出力（Ｖ_ＯＵＴ）に接続され得る。

別の実施形態によれば、電圧フォロワ（個々に３１８．１、３１８．Ｎ）は、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）またはＰチャネル接合型電界効果トランジスタ（Ｐ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）を含んでもよく、ＭＯＳＦＥＴまたはＪＦＥＴトランジスタのゲートは、相互コンダクタンスセルの出力に接続されてもよく、ソースは共通の出力ノードに接続されてもよく、ドレインは基準電圧ＶＥＥに接続されてもよい。

別の実施形態によれば、ダイオード（個々に３２０．１、３２０．２）はそれぞれ、ダイオード接続トランジスタによって提供され得る。例えば、それぞれのダイオードは、Ｐ型ＭＯＳＦＥＴまたはＰチャネルＪＦＥＴであってもよく、ドレインがダイオードの陰極としてゲートに、およびダイオードの陽極としてソースに接続されるか、または代替的に、Ｎ型ＭＯＳＦＥＴまたはＮチャネルＪＦＥＴであってもよく、ドレインがダイオードの陽極としてゲートに、およびダイオードの陰極としてソースに接続される。それぞれのダイオードは、ＰＮＰバイポーラ接合トランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、およびエミッタが陽極として接続されるか、または代替的に、ＮＰＮバイポーラトランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、エミッタが陽極として接続される。

本開示の実施形態による回路のＭＯＳトランジスタ実装は、回路およびシステム全体のサイズおよびコストを削減するためにＣＭＯＳ半導体製造プロセスを用いることにより、回路コンポーネントの半導体チップ上への集積化を可能にし得る。

それぞれの相互コンダクタンスセル（個々に３１６．１、３１６．Ｎ）は、その出力ノード（個々にＮ_１．１、Ｎ_Ｎ．１）において、そこに提示された差動入力電圧に比例して、設計限度まで出力電流を発生させてもよく、かつ電流ソーシングを制限してもよく、すなわち、発生した出力電流が相互コンダクタンスセルの外へ流れ、出力電圧（ここでは３１８．１）を制御している能動入力サブ回路の相互コンダクタンスセルの最大電流シンク制限よりも著しく低くなることを制限する。３つ以上のサブ回路が存在する場合、すべてのサブ回路内のすべての相互コンダクタンスセルの電流ソーシング制限の合計から、出力を制御している相互コンダクタンスセルの電流ソーシング制限を引いたものが、出力電圧（ここでは３１８．１）を制御している能動入力サブ回路の相互コンダクタンスセルの最大電流シンク制限よりも少なくなり得るように、それぞれの相互コンダクタンスセルの電流ソーシング能力は制限され得る。

図４Ａは、本開示の実施形態による、多入力最大出力電圧セレクタ回路４００を図示する。本実施形態では、回路４００は、各々の入力電圧信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮにそれぞれ連結される、複数の共通に構築された入力サブ回路４１０．１〜４１０．Ｎを含み得る。それぞれの入力サブ回路４１０．１〜４１０．Ｎが、各々の入力電流信号Ｉ_ＩＮ１〜Ｉ_ＩＮＮを含み得る。入力サブ回路４１０．１〜４１０．Ｎは、出力（個々にＮ_１．１、．．．、Ｎ_Ｎ．１として示される）を有してもよく、これらは共通の出力ノードＶ_ＯＵＴに接続される。バイアス電流源４２２が、共通の出力ノードＶ_ＯＵＴに連結され得る。図４Ａの例では、２つの入力サブ回路のみが詳細に示されるが、本発明の原理は、任意の数のＮ個の入力サブ回路（図示せず）を含み得る。

それぞれの入力サブ回路（例えば、ステージ４１０．１）が、相互コンダクタンスセル４１６．１、フィードバック回路４１２．１、および電圧フォロワ４１８．１を含み得る。相互コンダクタンスセル４１６．１は、入力電圧信号Ｖ_ＩＮ１のための端子に連結された非反転入力と、入力電流信号Ｉ_ＩＮ１のための端子に連結された反転入力とを有し得る。相互コンダクタンスセルの出力（ノードＮ_１．２として示される）は、電圧フォロワ４１８．１．の電圧入力に連結され得る。ノードＮ_１．１は、出力ノードＶ_ＯＵＴに、フィードバック回路４１２．１に、および電圧フォロワ４１８．１の電圧出力に接続され得る。フィードバック回路４１２．１の第２の端子は、相互コンダクタンスセル４１６．１の反転入力に接続され得る。電圧フォロワ４１８．１は、入力サブ回路の出力Ｎ_１．１の中に注入された電流を、ＶＣＣとして示される基準電圧に戻し得る。

多入力セレクタ回路４００は、それぞれの対の他方のダイオードと逆極性で平行に接続される対になったダイオード（ここでは４２０．１、４２０．２の１対として）を、サブ回路のすべての対の組み合わせの相互コンダクタンスセルの各々の出力間に含むことを除き、図１Ａの回路１００にほぼ等しい。言い換えると、３つの相互コンダクタンスセルを持つ３つのサブ回路がある場合、３対のサブ回路の相互コンダクタンスセルの出力間を接続する３対のダイオードが存在し得る。４つのサブ回路がある場合、６対のサブ回路の相互コンダクタンスセルの出力間を接続する６対のダイオードが存在し得る。

Ｎ個のサブ回路のために必要なダイオード（Ｘ個のダイオード＿対として表される）の対の数は、

Ｘ個のダイオード＿対＝Ｎ！／（（Ｎ−２）！^＊２）として表され得る、（Ｎ＞＝２、ａ！＝１×２×３×…×ａ、および０！＝１）。

入力サブ回路４１０．１〜４１０．Ｎのフィードバック回路４１２．１〜４１２．Ｎは、入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮへと伝えられる、それぞれの入力サブ回路４１０．１〜４１０．Ｎのための伝達関数を確定し得る。したがって、フィードバック回路４１２．１〜４１２．Ｎ、ならびに入力信号Ｖ_ＩＮ１〜Ｖ_ＩＮＮおよびＩ_ＩＮ１〜Ｉ_ＩＮＮは、出力ノードＶ_ＯＵＴ上で入力サブ回路によって駆動されている電圧を確定し得る。それぞれの入力サブ回路の伝達関数は、遅延、乗算、クランピング、増幅、積分、微分、フィルタリング等を含み得る。

入力サブ回路４１０．１が、他方の入力サブ回路によって駆動される出力電圧よりも高い潜在的な出力電圧に向けてその出力ノードＮ_１．１を駆動する、式２によって動作している回路４００を考察する。入力サブ回路のすべての出力ノードがノードＶ_ＯＵＴで共に連結されているため、入力サブ回路は、共通のノードＶ_ＯＵＴの全体の出力電圧を競って設定することになる。高電流シンクの性質に起因して、それぞれの電圧フォロワ４１８．１〜４１８．Ｎは、共通のノードＶ_ＯＵＴの電圧を入力サブ回路の各々の潜在的な出力電圧に向けてただ積極的に引き上げるだけであり得る。ゆえに、ノードＶ_ＯＵＴにおける電圧は、入力サブ回路によって駆動される出力電圧、この場合は入力サブ回路４１０．１によって駆動される出力電圧の最大のみであり得る。４１０．１以外のすべての入力サブ回路が、ノードＶ_ＯＵＴにおける電圧をより低い潜在的な出力電圧へと駆動することを試みている場合があるため、４１０．１以外のすべての入力サブ回路の各々の相互コンダクタンスセルは、それらの各々の電圧フォロワの入力電圧を引き下げるために、制限された電流を下げる。その結果、他のすべてがオフであり得る一方、電圧フォロワ４１８．１はオンであり得る。ゆえに、すべての他のサブ回路が非能動と見なされ得る一方、入力サブ回路４１０．１は能動と見なされ得る。それぞれのダイオードの対における１つのダイオードは、順方向バイアスであってもよく、その一方、それぞれのダイオードの対における他方のダイオードは、逆方向バイアスであってもよい。この例では、ダイオードの対４２０．１および４２０．２において、ダイオード４２０．１は順方向バイアスであってもよく、その一方、ダイオード４２０．２は逆方向バイアスであってもよい。それぞれのダイオードの対における順方向バイアスダイオードは、各々の非能動電圧フォロワ（ここでは、例えば４１８．Ｎ）の電圧入力を、非能動入力サブ回路内でおよそｖ（Ｎ_１．２）−ＶＦ（ＶＦは各々のダイオード４２０．１および４２０．２の順方向バイアス電圧を表す）にクランプしてもよく、相互コンダクタンスセル４１６．Ｎによって下げられた（およびすべての他の非能動入力サブ回路の他の相互コンダクタンスセルからの）制限電流を、能動入力サブ回路（ここでは、例えば４１６．１）の相互コンダクタンスセルの出力へと向け得る。電圧フォロワ４１８．１は、共通のノードＶ_ＯＵＴを駆動して、能動入力サブ回路４１６．１のＮ_１．２の電圧を追跡させ得る。

図４Ｂは、本開示の実施形態による図４Ａの回路４００の、電圧切り替え特性の例示的なプロットを図示しており、フィードバック回路はワイヤであってもよく、２つのサブ回路、Ｎ＝２が存在する。ゆえに、回路は、２つの入力電圧（個々にＶ_ＩＮ１およびＶ_ＩＮＮ）のうちの低い方のセレクタの機能を実行する。

図４Ｂの上段のプロットは、３ボルトから１ボルトに掃引されている入力電圧Ｖ_ＩＮ１および２ボルトで一定に保たれているＶ_ＩＮＮを図示する。図４Ｂの中段のプロットは、電圧がすぐに互いに交差し、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後に電圧が遷移する中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）を図示する。中間出力（個々にＮ_１．２、Ｎ_Ｎ．２）はまた、ダイオードの動作のため、供給電圧の電位近くでは上昇も下降もせず、および概して共通の出力ノードＶ_ＯＵＴの電圧近くでクランプし得る。図４Ｂの下段のプロットは、共通ノードＶ_ＯＵＴの電圧が、入力電圧Ｖ_ＩＮ１が入力電圧Ｖ_ＩＮＮと交差した後のわずかな遷移期間（２本の垂直破線の間）の後、Ｖ_ＩＮ１とＶ_ＩＮＮの間の最大電圧で安定することを図示する。

例えば、Ｖ_ＩＮ１が０から５ｕＳｅｃの間に３ボルトから２ボルトに向かって下降するにつれて、中間出力の電圧Ｎ_１．２は、３．７ボルトから２．７ボルトに向かって下降することがあり、概してＶ_ＩＮ１を追跡する。この期間中、Ｖ_ＩＮＮがＶ_ＩＮ１よりも低いため、電圧フォロワ４１８．１はオンになることがあり、電圧フォロワ４１８．Ｎはオフになることがあり、中間出力の電圧Ｎ_Ｎ．２は、ダイオード４２０．１によってｖ（Ｎ_１．２）−ＶＦでクランプされことがあり、および出力Ｖ_ＯＵＴは、およそＶ_ＩＮ１に設定され得る。中間出力の電圧Ｎ_Ｎ．２の電圧は、ダイオード４２０．２の順方向バイアス電圧ＶＦのためにＶ_ＩＮＮより低く下降し得る。

５から６．５ｕＳｅｃの間、Ｖ_ＩＮ１がＶ_ＩＮＮより下に下降するにつれて、相互コンダクタンスセル４１６．Ｎの非反転端子における電圧は、その反転端子における電圧より上に上昇する。ゆえに、相互コンダクタンスセル４１６．Ｎは、ノードＮ_Ｎ．２の電圧を引き上げる。電圧Ｖ_ＯＵＴがＶ_ＩＮ１より上に上昇するにつれて、相互コンダクタンスセル４１６．１の反転端子における電圧は、その非反転端子における電圧より上に上昇する。ゆえに、相互コンダクタンスセル４１６．１は、中間出力の電圧Ｎ_１．２を引き下げる。Ｎ_Ｎ．２における電圧がＮ_Ｎ．１における電圧より上に上昇するにつれて、ダイオード４２０．１はオフとなり、ダイオード４２０．２が順方向バイアスをかける。電圧フォロワ４１８．１はオフとなり、電圧フォロワ４１８．Ｎはノードの電圧Ｖ_ＯＵＴをＶ_ＩＮＮとほぼ等しくなるまで引き上げる。

７ｕＳｅｃを超えて、Ｖ_ＩＮ１がさらにＶ_ＩＮＮより下に下降するにつれて、中間出力の電圧Ｎ_Ｎ．２は、Ｖ_ＯＵＴおよびＶ_ＩＮＮの追跡を開始する。ダイオード４２０．２が順方向バイアスをかけ、入力サブ回路４１０．Ｎが出力Ｖ_ＯＵＴを制御するため、中間出力の電圧Ｎ_１．２は、ダイオード４２０．２によっておよそｖ（Ｎ_Ｎ．２）−ＶＦでクランプされる。

一実施形態によれば、電圧フォロワ４１８．１〜４１８．Ｎは、ＮＰＮバイポーラ接合トランジスタ（ＮＰＮトランジスタ、トランジスタ、ＢＪＴ）を含み得る。相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）は、１対のダイオードのうちの１つの端子（個々に４２０．１、４２０．２）に、（ならびにサブ回路の追加的な組み合わせの対について、それぞれの追加的な１対のダイオードの１つの端子に）、およびＮＰＮバイポーラ接合トランジスタ（個々に４１８．１、４１８．Ｎ）のベースに接続され得る。１対のダイオード（個々に４２０．１、４２０．２）の他方の端子は、別の入力サブ回路の相互コンダクタンスセルの出力（個々にＮ_１．２、Ｎ_Ｎ．２）に接続され得る。ＢＪＴのコレクタは、高電位電圧源（ＶＣＣ）に接続され得る。フィードバック回路（個々に４１２．１、４１２．Ｎ）の他方の端子は、ＢＪＴのエミッタに、サブ回路（個々にＮ_１．１、Ｎ_Ｎ．１）の出力に、および共通出力（Ｖ_ＯＵＴ）に接続され得る。

別の実施形態によれば、電圧フォロワ（個々に４１８．１、４１８．Ｎ）は、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）またはＮチャネル接合型電界効果トランジスタ（Ｎ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）を含んでもよく、ＭＯＳＦＥＴまたはＪＦＥＴトランジスタのゲートは、相互コンダクタンスセルの出力に接続されてもよく、ソースは、共通の出力ノードに接続されてもよく、ドレインは、基準電圧ＶＣＣに接続され得る。

別の実施形態によれば、ダイオード（個々に４２０．１、４２０．２）はそれぞれ、ダイオード接続トランジスタによって提供され得る。例えば、それぞれのダイオードは、Ｐ型ＭＯＳＦＥＴまたはＰチャネルＪＦＥＴであってもよく、ドレインがダイオードの陰極としてゲートに、およびダイオードの陽極としてソースに接続されるか、または代替的に、Ｎ型ＭＯＳＦＥＴまたはＮチャネルＪＦＥＴであってもよく、ドレインがダイオードの陽極としてゲートに、およびダイオードの陰極としてソースに接続される。それぞれのダイオードは、ＰＮＰバイポーラ接合トランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、およびエミッタが陽極として接続されるか、または代替的に、ＮＰＮバイポーラトランジスタであってもよく、コレクタおよびベースがダイオードの陰極として接続され、エミッタが陽極として接続される。

本開示の実施形態による回路のＭＯＳトランジスタ実装は、回路およびシステム全体のサイズおよびコストを削減するために、ＣＭＯＳ半導体製造プロセスを用いることにより、回路コンポーネントの半導体チップ上への集積化を可能にし得る。

それぞれの相互コンダクタンスセル（個々に４１６．１、４１６．Ｎ）は、その出力ノード（個々にＮ_１．１、Ｎ_Ｎ．１）において、そこに提示された差動入力電圧に比例して、設計限度まで出力電流を発生させてもよく、および電流シンク、すなわち、発生した出力電流が相互コンダクタンスセルの外へ流れ、出力電圧（ここでは４１８．１）を制御している能動入力サブ回路の相互コンダクタンスセルの最大電流ソーシング制限よりも著しく低くなることを制限し得る。３つ以上のサブ回路が存在する場合、すべてのサブ回路内のすべての相互コンダクタンスセルの電流シンク制限の合計から、出力を制御している相互コンダクタンスセルの電流シンク制限を引いたものが、出力電圧（ここでは４１８．１）を制御している能動入力サブ回路の相互コンダクタンスセルの最大電流ソーシング制限よりも少なくなり得るように、それぞれの相互コンダクタンスセルの電流シンク能力が制限され得る。

図５は、本開示の実施形態による、例示的な相互コンダクタンスセルを図示する。

図５は、本開示の実施形態による、例示的な回路（図１Ａおよび図３Ａにあるもの等）における使用のための、例示的な２つのステージ相互コンダクタンスセル５００を図示する。

例示的な相互コンダクタンスセル５００は、正の電圧源（ＶＣＣ）および負の電圧源（ＶＥＥ）を動力源としてもよく、非反転電圧入力（Ｖ_Ｐ）および反転電圧入力（Ｖ_Ｎ）を有し得る。相互コンダクタンスセル５００は、１対のＰＮＰ ＢＪＴ（個々に５１８．１、５１８．Ｎ）を有してもよく、これらの個々のエミッタは互いに接続され、かつ電流源（５ＩＴ）に接続され、これがＶＣＣに接続され得る。ＢＪＴのベース（５１８．１および５１８．Ｎ）は、反転および非反転電圧入力（Ｖ_ＰおよびＶ_Ｎ）に個々に接続され得る。ＢＪＴ（５１８．１および５１８．Ｎ）のコレクタは、カレントミラー（５ＭＩＲＲＯＲ）の入力および出力端子に個々に接続されてもよく、これはＶＥＥに接続され得る。

ＮＰＮ ＢＪＴ（５１８．３）は、そのベースがカレントミラー（５ＭＩＲＲＯＲ）の出力端子に接続されていてもよい。ＢＪＴ（５１８．３）のエミッタは、電流源（５ＩＢ）に接続されてもよく、これはＶＥＥに接続され得る。ＢＪＴ（５１８．３）のコレクタは、ＶＣＣに接続され得る。

ＮＰＮ ＢＪＴ（５１８．４）は、そのベースがＢＪＴ（５１８．３）のエミッタに接続されてもよく、そのエミッタはＶＥＥに接続され、およびそのコレクタは電流源（５ＩＣ）に接続され、これがＶＣＣに接続される。補償コンデンサ（５Ｃ）は、一方の端子がＢＪＴ（５１８．３）のベースに接続され、他方の端子がＢＪＴ（５１８．４）のコレクタに接続され得る。ＢＪＴ（５１８．４）のコレクタは、出力ノード（ＩＯＵＴ）に接続され得る。

この例示的な相互コンダクタンスセル５００では、電流源（５ＩＣ）は、図１Ａおよび図３Ａの例示的な回路（１００、３００）において説明されるように、本開示の実施形態により、電流ソーシング（ＶＣＣから５ＩＣを通ってＩＯＵＴへと流れる電流）を制限し得る。

図６は、本開示の実施形態による、別の例示的な相互コンダクタンスセルを図示する。

図６は、本開示の実施形態による、例示的な回路（図２Ａおよび図４Ａにあるもの等）における使用のための、例示的な２つのステージ相互コンダクタンスセル６００を図示する。

例示的な相互コンダクタンスセル６００は、正の電圧源（ＶＣＣ）および負の電圧源（ＶＥＥ）を動力源としてもよく、および非反転電圧入力（Ｖ_Ｐ）および反転電圧入力（Ｖ_Ｎ）を有し得る。相互コンダクタンスセル６００は、これらの個々のエミッタが互いに接続され、電流源（６ＩＴ）に接続される１対のＮＰＮ ＢＪＴ（個々に６１８．１、６１８．Ｎ）を有してもよく、これがＶＥＥに接続され得る。ＢＪＴ（６１８．１および６１８．Ｎ）のベースは、反転および非反転電圧入力（Ｖ_ＰおよびＶ_Ｎ）に個々に接続され得る。ＢＪＴ（６１８．１および６１８．Ｎ）のコレクタは、カレントミラー（６ＭＩＲＲＯＲ）の入力および出力端子に個々に接続されてもよく、これがＶＣＣに接続され得る。

ＰＮＰ ＢＪＴ（６１８．３）は、そのベースがカレントミラー（６ＭＩＲＲＯＲ）の出力端子に接続されていてもよい。ＢＪＴ（６１８．３）のエミッタは、電流源（６ＩＢ）に接続されてもよく、これはＶＥＥに接続され得る。ＢＪＴ（６１８．３）のコレクタは、ＶＣＣに接続され得る。

ＰＮＰ ＢＪＴ（６１８．４）は、そのベースがＢＪＴ（６１８．３）のエミッタに接続されてもよく、そのエミッタはＶＥＥに接続され、およびそのコレクタは電流源（６ＩＣ）に接続され、これがＶＣＣに接続される。補償コンデンサ（６Ｃ）の一方の端子がＢＪＴ（６１８．３）のベースに接続され、他方の端子がＢＪＴ（６１８．４）のコレクタに接続され得る。ＢＪＴ（６１８．４）のコレクタは、出力ノード（ＩＯＵＴ）に接続され得る。

この例示的な相互コンダクタンスセル６００では、電流源（６ＩＣ）は、本開示の実施形態により、図２Ａおよび図４Ａにおける例示的な回路（２００、４００）において説明されるように、電流シンク（ＩＯＵＴから６ＩＣを通ってＶＥＥへと流れる電流）を制限し得る。

別の実施形態によれば、ＮＰＮ ＢＪＴは、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）またはＮチャネル接合型電界効果トランジスタ（Ｎ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）によって置き換えられてもよく、ＰＮＰ ＢＪＴは、Ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）またはＰチャネル接合型電界効果トランジスタ（Ｐ−ＪＦＥＴ）または他の種類の電界効果トランジスタ（ＦＥＴ）によって置き換えられてもよい。

本開示の実施形態による回路のＭＯＳトランジスタ実装は、回路およびシステム全体のサイズおよびコストを削減するために、ＣＭＯＳ半導体製造プロセスを用いることにより、回路コンポーネントの半導体チップ上への集積化を可能にし得る。

本開示は、説明された実施形態に制限されず、かつあらゆる数のシナリオおよび実施形態が存在し得るということが認識されるものとする。

本開示は数個の例示的な実施形態を参照して説明されたが、用いられた語は、制限の語ではなく、説明および図示の語であることが理解されるものとする。本開示の範囲および精神からその態様において逸脱することなく、現在述べられおよび修正される添付の特許請求の範囲内で、変更が行われ得る。本開示は特定の手段、材料、および実施形態に関して説明されたが、本開示は開示された詳細に制限されることを意図しておらず、むしろ本開示は、添付された特許請求の範囲内にあるもの等のすべての機能的に均等の構造、方法、および使用法に及ぶ。

本願は、コンピュータ可読の媒体内のコードセグメントとして実装されてもよい特定の実施形態を説明するが、特定用途向け集積回路、プログラマブル論理アレイ、および他のハードウエアデバイス等の専用のハードウエア実装が、本願に記載の実施形態のうちの１つ以上のものを実装するように構成されることができるということが理解されるものとする。本願に明記される種々の実施形態を含み得るアプリケーションは、さまざまな電子およびコンピュータシステムを広範囲に含み得る。したがって、本願はソフトウエア、ファームウエア、およびハードウエア実装、またはそれらの組み合わせを包含する。

本願は、特定の実施形態において特定の基準およびプロトコルを参照して実装され得るコンポーネントおよび機能を説明し、本開示は、かかる基準およびプロトコルに制限されない。かかる基準は、実質的に同一の機能を有するより高速なまたは効率的な均等物によって定期的に取って代わられる。したがって、同一のまたは類似の機能を有する差し替え基準およびプロトコルは、その均等物であると見なされる。

本願に記載の実施形態の図示は、種々の実施形態の一般的な理解を提供することを意図する。この図示は、本願に記載の構造および方法を利用する装置およびシステムの要素および特徴の完全な説明として機能することを意図するものではない。多くの他の実施形態は、本開示を閲読すれば当業者には明らかとなり得る。本開示の範囲を逸脱することなく構造的および論理的置換および変更がなされ得るように、他の実施形態が利用されて、本開示から派生してもよい。加えて、図示は単なる表現に過ぎず、縮尺通りに描画されていないことがある。図面内のとある割合は強調されていることがあり、一方で他の割合は縮小されていることがある。したがって、本開示および図は、制約的ではなくむしろ説明的であると見なされる。

本開示の１つ以上の実施形態は、本願において個別におよび／または集合的に、単に便利のために、およびいかなる特定の開示または発明概念にも自主的に制限することを意図することなく、「開示」という用語によって称され得る。さらに、本願に記載の特定の実施形態が説明されているが、同一のまたは類似の目的を達成するために設計されたあらゆる後続の配置が、示される特定の実施形態の代わりとなり得るということが理解されるものとする。本開示は、あらゆるおよびすべての後続の適合または種々の実施形態の変形を網羅することを意図する。上記の実施形態の組み合わせ、および本願に具体的に記載されていない他の実施形態は、本願の閲読により当業者には明白となろう。

加えて、前述の詳細な説明、種々の特徴は、本開示の合理化を目的として、グループ化または単一の実施形態の中で説明され得る。本開示は、特許範囲が主張される実施形態が、それぞれの請求項の中に明示的に列挙されるよりも多くの特徴を必要とするという意図を反映するとは解釈されない。むしろ、以下の特許請求の範囲が反映するように、発明的な対象は、開示されるあらゆる実施形態のうちのすべてのものよりも少なくなるように仕向けられ得る。ゆえに、以下の特許請求の範囲は、別個に請求項に記載された対象を画定しつつ、それぞれの請求項が独立し、詳細な説明に組み込まれる。

上記に開示される主題は、制約的なものではなく具体例と見なされ、および添付の特許請求の範囲はすべてのかかる修正、強化、および本開示の真の精神および範囲内にある他の実施形態を網羅することを意図する。ゆえに、法律によって許される最大の限度で、本開示の範囲は、以下の特許請求の範囲およびその均等物の許容される限りの広範囲な解釈によって決定され、前述の詳細な説明によって制約も制限も受けないものとする。

１００ 回路
１１０ 入力サブ回路
１１２ フィードバック回路
１１４ ダイオード
１１６ 相互コンダクタンスセル
１１８ 電圧フォロワ
１２０ バイアス電流源

Claims (22)

1. 回路システムであって、
   共通の出力ノードに連結された複数の入力サブ回路を備え、それぞれの入力サブ回路が、
   複数の入力信号のうちの各々の入力信号のための第１の入力と、出力電流信号のための出力と、を有する、相互コンダクタンスセルと、
   前記相互コンダクタンスセルの出力と前記共通の出力ノードとの間に連結されたダイオードと、
   前記共通の出力ノードと前記相互コンダクタンスセルの第２の入力との間に連結されたフィードバック回路であって、前記フィードバック回路は、（１）前記第１の入力と前記第２の入力とに基づいて伝達関数を定義するとともに、（２）前記伝達関数に基づいて各々の潜在的な出力電圧を定義するように構成される、フィードバック回路と、
   前記共通の出力ノードに連結された出力と、前記相互コンダクタンスセルの前記出力に連結された入力と、基準電圧に連結された共通の端子と、を有する、電圧フォロワと、
   を備える、回路システム。
2. 共通の出力ノードに連結された電流源をさらに備え、前記基準電圧は、前記共通の出力ノードに注入された電流を受け取る電圧源である、請求項１に記載の回路システム。
3. それぞれの入力サブ回路の前記フィードバック回路は、作動されると前記各々の第１の入力および前記第２の入力を処理して前記共通の出力ノードを前記各々の潜在的な出力電圧へと駆動する、請求項１に記載の回路システム。
4. 前記ダイオードは、前記相互コンダクタンスセルから前記共通の出力ノードにのみ電流を流すことを行うように配向される、請求項３に記載の回路システム。
5. 前記回路システムは、前記各々の潜在的な出力電圧から最低電圧を選択する、請求項４に記載の回路システム。
6. 前記ダイオードは、前記共通の出力ノードから前記相互コンダクタンスセルにのみ電流を流すことを行うように配向される、請求項３に記載の回路システム。
7. 前記回路システムは、前記各々の潜在的な出力電圧から最大電圧を選択する、請求項６に記載の回路システム。
8. 前記電圧フォロワは、バイポーラ接合トランジスタ、金属酸化膜半導体（ＭＯＳ）トランジスタ、および接合型電界効果トランジスタ（ＪＦＥＴ）のうちの１つである、請求項１に記載の回路システム。
9. 前記ダイオードは、接合ダイオードか、またはダイオード接続トランジスタである、請求項１に記載の回路システム。
10. 前記相互コンダクタンスセルの前記出力電流信号は、電流制限型である、請求項１に記載の回路システム。
11. 前記フィードバック回路は、遅延、乗算、クランピング、増幅、積分、微分、およびフィルタリングのうちの少なくとも１つを実行する、請求項１に記載の回路システム。
12. 回路システムであって、
    共通の出力ノードに連結された少なくとも２つの入力サブ回路を備え、それぞれの入力サブ回路が、
    複数の入力信号のうちの各々の入力信号のための第１の入力と、出力電流信号のための出力と、を有する、相互コンダクタンスセルと、
    前記共通の出力ノードと前記相互コンダクタンスセルの第２の入力との間に連結されたフィードバック回路と、
    前記共通の出力ノードに連結された出力と、前記相互コンダクタンスセルの前記出力に連結された入力と、基準電圧に連結された共通の端子と、を有する電圧フォロワと、
    互いに平行に接続され、かつ互いに対して逆に配向され、入力サブ回路のそれぞれの対の中の、前記相互コンダクタンスセルの出力間を連結する、複数のダイオードと、を備える、回路システム。
13. 共通の出力ノードに連結された電流源をさらに備え、前記基準電圧は、前記共通の出力ノードに注入された電流を受け取る電圧源である、請求項１２に記載の回路システム。
14. それぞれの入力サブ回路の前記フィードバック回路は、作動されると、前記各々の第１の入力および第２の入力を処理し、前記共通の出力ノードを各々の潜在的な出力電圧に向けて駆動する、請求項１２に記載の回路システム。
15. 前記回路システムは、前記各々の潜在的な出力電圧から最低電圧を選択する、請求項１４に記載の回路システム。
16. 前記回路システムは、前記各々の潜在的な出力電圧から最大電圧を選択する、請求項１４に記載の回路システム。
17. 前記電圧フォロワは、バイポーラ接合トランジスタ、金属酸化膜半導体（ＭＯＳ）トランジスタ、および接合型電界効果トランジスタ（ＪＦＥＴ）のうちの１つである、請求項１２に記載の回路システム。
18. 前記ダイオードは、接合ダイオードか、またはダイオード接続トランジスタである、請求項１２に記載の回路システム。
19. 前記相互コンダクタンスセルの前記出力電流信号は電流制限型である、請求項１２に記載の回路システム。
20. 前記フィードバック回路は、遅延、乗算、クランピング、増幅、積分、微分、およびフィルタリングのうちの少なくとも１つを実行する、請求項１２に記載の回路システム。
21. 前記相互コンダクタンスセルの前記出力電流信号は、電流ソーシングを制限するように調整可能である、請求項１に記載の回路システム。
22. 前記複数の入力サブ回路の電流ソーシング制限の合計から、前記共通の出力ノードを制御している相互コンダクタンスセルの前記電流ソーシング制限を引いたものが、前記共通の出力ノードを駆動しているトランジスタの最大エミッタ電流よりも少なくなる、請求項２１に記載の回路システム。