JP6805798B2 - 過電流検出回路、半導体装置、及び、電源装置 - Google Patents

過電流検出回路、半導体装置、及び、電源装置 Download PDF

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Description

本発明は、電源電圧を昇圧又は降圧するスイッチングレギュレーター等において用いられる過電流検出回路に関する。さらに、本発明は、そのような過電流検出回路を内蔵した半導体装置、及び、そのような半導体装置を用いた電源装置等に関する。
例えば、出力回路のスイッチングトランジスターをオン／オフ制御してインダクターに電流を供給するスイッチングレギュレーターにおいては、過電流が流れることを防止するために、スイッチングトランジスターに流れる電流を検出することが行われている。一般的には、スイッチングトランジスターと直列に電流センス抵抗を接続することにより、電流センス抵抗の両端間に発生する電圧に基づいて、スイッチングトランジスターに流れる電流が検出される。
しかしながら、スイッチングトランジスターと直列に電流センス抵抗を接続すると、電流センス抵抗における電力損失によって変換効率の低下を招く。また、電流センス抵抗としては、抵抗値が小さく精度が良い抵抗が必要になるので、電流センス抵抗を半導体装置（ＩＣ）に内蔵する場合には、特別な製造工程が必要になる。一方、電流センス抵抗をＩＣの外付け部品とする場合には、ＩＣの端子数やトータルの部品点数が増加するので、いずれにしてもシステムのコストアップを招くことになる。
関連する技術として、特許文献１には、電流検出抵抗を削除することによってコストの削減を実現するスイッチング電源が開示されている。このスイッチング電源は、チョークコイルに蓄えたエネルギーを出力コンデンサに供給するダイオードに流れる電流が略ゼロになったことを検出してスイッチング素子のオントリガーを生成するオントリガー生成手段と、出力電圧に基づいて決定されたオン幅が所定値よりも長くなる場合にオフトリガーを生成するオフトリガー生成手段とに加えて、スイッチング素子がオン状態のときのソース・ドレイン間電圧と所定の電圧とを比較して過電流検出を行う過電流検出手段を備えている。
特開２０１０−６８６７６号（段落０００７−００１５、図１）
特許文献１によれば、特別な素子を用いることなく、スイッチング素子のオン抵抗を用いて過電流検出を行うことができる。しかしながら、スイッチング素子のオン抵抗は、スイッチング素子に流れる電流が同じであっても、スイッチング電源に供給される電源電圧の影響によって変動するので、オン状態におけるスイッチング素子のソース・ドレイン間電圧も同様に変動する。従って、単にスイッチング素子のソース・ドレイン間電圧を測定するだけでは、精度の高い過電流検出を行うことができない。
そこで、上記の点に鑑み、本発明の第１の目的は、電力損失を生じる電流センス抵抗を用いることなく、電源電圧が変化しても精度の高い過電流検出を行うことが可能な過電流検出回路を提供することである。また、本発明の第２の目的は、そのような過電流検出回路を内蔵した半導体装置を提供することである。さらに、本発明の第３の目的は、そのような半導体装置を用いた電源装置等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る過電流検出回路は、電源電圧に従って変化する比較電圧を生成する比較電圧生成部と、スイッチングトランジスターのドレイン・ソース間電圧を比較電圧と比較して比較結果信号を生成する比較部とを備える。
本発明の第１の観点によれば、オン状態において電源電圧に従って変化するスイッチングトランジスターのドレイン・ソース間電圧を、同じく電源電圧に従って変化する比較電圧と比較することにより、電力損失を生じる電流センス抵抗を用いることなく、電源電圧が変化しても精度の高い過電流検出を行うことが可能な過電流検出回路を提供することができる。
ここで、比較電圧生成部が、電源電圧に依存しない基準電圧と電源電圧との差を増幅することにより、比較電圧を生成する増幅回路を含むようにしても良い。それにより、電源電圧の変化が所望の増幅率で増幅された変化特性を有する比較電圧を生成することができる。
その場合に、比較電圧生成部が、電源電圧と基準電圧との差を反転増幅する反転増幅回路を含むようにしても良い。オン状態におけるスイッチングトランジスターのドレイン・ソース間電圧は、電源電圧の上昇に伴って低下するので、反転増幅回路を用いることにより、同様に電源電圧の上昇に伴って低下する比較電圧を生成することができる。
以上において、過電流検出回路が、スイッチングトランジスターのドレイン・ソース間電圧を増幅する第２の増幅回路をさらに備え、比較部が、第２の増幅回路によって増幅されたスイッチングトランジスターのドレイン・ソース間電圧を比較電圧と比較するようにしても良い。それにより、スイッチングトランジスターのドレイン・ソース間電圧を、比較に適した電圧に変換することができる。
本発明の第２の観点に係る半導体装置は、出力端子に接続されたドレインを有するスイッチングトランジスターと、上記いずれかの過電流検出回路と、比較結果信号に従って、スイッチングトランジスターに流れる電流を制限するスイッチング制御回路とを備える。
本発明の第２の観点によれば、電力損失を生じる電流センス抵抗を用いることなく、電源電圧が変化しても精度の高い過電流検出を行うことにより、電力損失を抑えながら、スイッチングトランジスターに流れる過電流を適切に制限することが可能な半導体装置を提供することができる。
ここで、スイッチング制御回路が、比較結果信号に従って、スイッチングトランジスターを駆動する駆動信号のデューティー比を変更するようにしても良い。それにより、過電流が検出された場合に、スイッチングトランジスターがオン状態となる期間を短くして、スイッチングトランジスターに流れる電流を制限することができる。
また、過電流検出回路が、スイッチングトランジスターがオフ状態のときに動作を停止するようにしても良い。スイッチングトランジスターがオフ状態のときには、スイッチングトランジスターに過電流が流れないので、過電流を検出する必要がない。従って、過電流検出回路が動作を停止することにより、消費電流を低減すると共に誤動作を防止することができる。
さらに、半導体装置が、第１導電型の半導体基板と、半導体基板内に配置された第２導電型の第１のウェルと、第１のウェル内に配置された第１導電型の第２のウェルと、第２のウェル内に配置され、スイッチングトランジスターのドレイン及びソースを構成する複数の第２導電型の不純物領域と、半導体基板に電気的に接続された第１の端子と、第２のウェル及びスイッチングトランジスターのソースに電気的に接続された第２の端子とを備えるようにしても良い。
このように、半導体基板から電気的に絶縁された第２のウェルにスイッチングトランジスターを配置して、半導体基板に電気的に接続された第１の端子とは別個に、第２のウェル及びスイッチングトランジスターのソースに電気的に接続された第２の端子を設けることにより、スイッチングトランジスターにおいて発生するスイッチングノイズが他の内部回路に及ぼす影響を低減することができる。
本発明の第３の観点に係る電源装置は、上記いずれかの半導体装置と、第１の電源配線と半導体装置の出力端子との間に接続されたインダクターとを備えており、半導体装置の出力端子に接続されたアノードを有するダイオードと、ダイオードのカソードと第２の電源配線との間に接続されたキャパシターとをさらに備えるようにしても良い。
本発明の第３の観点によれば、電力損失を生じる電流センス抵抗を用いることなく、電源電圧が変化しても精度の高い過電流検出を行うことにより、変換効率が高く、スイッチングトランジスターに流れる過電流を適切に制限することが可能な電源装置を提供することができる。
本発明の一実施形態に係る電源装置の構成例を示す回路図。 図１に示す半導体装置の出力電圧の時間的変化を示す波形図。 図１に示す半導体装置の出力電圧の電源電圧依存性を示す図。 図１に示す比較部の入力電圧の電源電圧依存性を示す図。 図１に示すスイッチング制御回路の第１の構成例を示す回路図。 図１に示すスイッチング制御回路の第２の構成例を示す回路図。 図１に示すマスク回路の構成例を示す回路図。 図１に示す半導体装置の構造を模式的に示す断面図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る電源装置の構成例を示す回路図である。以下の実施形態においては、電源装置の一例として、電源電圧を昇圧するスイッチングレギュレーター（ＤＣ／ＤＣコンバーター）について説明する。
＜スイッチングレギュレーター＞
図１に示すように、このスイッチングレギュレーターは、本発明の一実施形態に係る半導体装置１００と、インダクターＬ１と、ダイオードＤ１と、抵抗Ｒ１及びＲ２と、キャパシターＣ１とを含んでいる。
スイッチングレギュレーターは、第１の電源配線ＰＬ１から高電位側の電源電位ＶＤＤが供給されると共に第２の電源配線ＰＬ２から低電位側の電源電位ＶＳＳが供給され、電源電圧（ＶＤＤ−ＶＳＳ）を昇圧して、昇圧された電源電圧を昇圧ノードＮ１から負荷Ｚに供給する。図１には、電源電位ＶＳＳが接地電位（０Ｖ）である場合が示されている。
半導体装置１００は、基準電圧生成回路１０と、発振回路２０と、オペアンプ３０と、ＰＷＭ（パルス幅変調）回路４０と、スイッチング制御回路５０と、本発明の一実施形態に係る過電流検出回路６０と、スイッチングトランジスターＱＮ１と、端子Ｐ１〜Ｐ５とを含んでいる。端子Ｐ１〜Ｐ５は、半導体チップに設けられたパッド、又は、パッケージに設けられたピンである。
基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路等を含み、電源電圧に依存しない基準電圧ＶＲＥＦ１及びＶＲＥＦ２、及び、バイアス電圧ＶＢを生成する。また、発振回路２０は、例えば、水晶発振回路又はＣＲ発振回路等で構成され、発振動作を行うことにより、所定の周波数を有するクロック信号ＣＬＫを生成する。
オペアンプ３０の非反転入力端子には、基準電圧生成回路１０から基準電圧ＶＲＥＦ１が供給され、反転入力端子には、昇圧ノードＮ１に直列接続された抵抗Ｒ１及びＲ２で構成される分圧回路から帰還端子Ｐ４を介してフィードバック電圧ＶＦＢが供給される。オペアンプ３０は、基準電圧ＶＲＥＦ１とフィードバック電圧ＶＦＢとの差を増幅して、出力端子から誤差信号ＥＲＲを出力する。
ＰＷＭ回路４０は、オペアンプ３０から供給される誤差信号ＥＲＲに基づいて、発振回路２０から供給されるクロック信号ＣＬＫをパルス幅変調するために用いられるリセット信号ＲＳＴを生成する。例えば、ＰＷＭ回路４０は、クロック信号ＣＬＫの立ち上がりに同期して三角波信号を生成し、三角波信号の電位が誤差信号ＥＲＲの電位よりも低い期間において、リセット信号ＲＳＴをローレベルに非活性化する。一方、ＰＷＭ回路４０は、三角波信号の電位が誤差信号ＥＲＲの電位よりも高くなると、リセット信号ＲＳＴをハイレベルに活性化する。
スイッチング制御回路５０は、発振回路２０から供給されるクロック信号ＣＬＫ、及び、ＰＷＭ回路４０から供給されるリセット信号ＲＳＴに基づいて、パルス幅が変調された駆動信号ＤＲＶを生成する。例えば、スイッチング制御回路５０は、通常動作状態において、クロック信号ＣＬＫの立ち上がりに同期して駆動信号ＤＲＶをハイレベルに活性化し、リセット信号ＲＳＴの立ち上がりに同期して駆動信号ＤＲＶをローレベルに非活性化する。ここで、駆動信号ＤＲＶのハイレベルは、電源電位ＶＤＤに略等しく、駆動信号ＤＲＶのローレベルは、電源電位ＶＳＳに略等しい。
スイッチングトランジスターＱＮ１としては、例えば、出力端子Ｐ３に電気的に接続されたドレインと、電源端子Ｐ５に電気的に接続されたソースと、駆動信号ＤＲＶが印加されるゲートとを有するＮチャネルＭＯＳトランジスターが用いられる。スイッチングトランジスターＱＮ１は、駆動信号ＤＲＶがハイレベルに活性化されている期間においてオン状態となり、駆動信号ＤＲＶがローレベルに非活性化されている期間においてオフ状態となることにより、駆動信号ＤＲＶに従ってスイッチングを行う。
インダクターＬ１は、電源電位ＶＤＤを供給する第１の電源配線ＰＬ１と半導体装置１００の出力端子Ｐ３との間に接続されている。なお、第１の電源配線ＰＬ１とインダクターＬ１との間にＰＮＰバイポーラトランジスター又はＰチャネルＭＯＳトランジスター等が接続されていても良い。例えば、ＰＮＰバイポーラトランジスターは、半導体装置１００からベースに印加されるイネーブル信号に従ってオン又はオフする。
ダイオードＤ１は、半導体装置１００の出力端子Ｐ３に接続されたアノードと、昇圧ノードＮ１に接続されたカソードとを有している。ダイオードＤ１としては、例えば、ＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオードが用いられる。
キャパシターＣ１は、ダイオードＤ１のカソードと電源電位ＶＳＳを供給する第２の電源配線ＰＬ２との間に接続されており、昇圧ノードＮ１における昇圧電源電圧ＶＯＵＴを平滑化する。抵抗Ｒ１及びＲ２は、昇圧ノードＮ１と第２の電源配線ＰＬ２との間に直列接続されており、昇圧ノードＮ１における昇圧電源電圧ＶＯＵＴを分圧してフィードバック電圧ＶＦＢを生成する分圧回路を構成している。
あるいは、ダイオードＤ１又は抵抗Ｒ１及びＲ２を半導体装置１００に内蔵しても良い。また、ダイオードＤ１の替りにトランジスターが設けられても良い。その場合に、スイッチング制御回路５０は、そのトランジスターがスイッチングトランジスターＱＮ１と交互にオン状態又はオフ状態となるように制御しても良い。
スイッチングトランジスターＱＮ１は、オン状態であるときにインダクターＬ１に電流を供給する。そのとき、ダイオードＤ１は、オフ状態となっている。インダクターＬ１に電流が流れることにより、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。
一方、スイッチングトランジスターＱＮ１がオフ状態であるときには、インダクターＬ１に蓄積された磁気エネルギーが電気エネルギーとしてダイオードＤ１を介して昇圧ノードＮ１に放電される。それにより、昇圧ノードＮ１において、電源電圧（ＶＤＤ−ＶＳＳ）が昇圧されて昇圧電源電圧ＶＯＵＴが生成され、キャパシターＣ１が充電される。
昇圧ノードＮ１における昇圧電源電圧ＶＯＵＴは、駆動信号ＤＲＶのデューティー比によって決定される。ここで、駆動信号ＤＲＶのデューティー比Ｄは、発振回路２０によって生成されるクロック信号ＣＬＫの１周期Ｔにおいて駆動信号ＤＲＶが活性化される期間τを用いて、次式で表される。
Ｄ＝τ／Ｔ
ただし、０≦Ｄ≦１である。
＜過電流検出回路＞
図２は、図１に示す半導体装置の出力電圧の時間的変化を示す波形図である。スイッチングトランジスターＱＮ１がオフ状態であるときに、半導体装置の出力端子Ｐ３における出力電圧は、昇圧ノードＮ１における昇圧電源電圧ＶＯＵＴと、ダイオードＤ１の順方向電圧ＶＦとを用いて、（ＶＯＵＴ＋ＶＦ）として表される。
また、スイッチングトランジスターＱＮ１がオン状態であるときに、半導体装置の出力端子Ｐ３における出力電圧（スイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳ）は、スイッチングトランジスターＱＮ１のドレイン電流ＩＤと、スイッチングトランジスターＱＮ１のオン抵抗ＲＯＮとを用いて、（ＩＤ・ＲＯＮ）として表される。
図３は、図１に示す半導体装置の出力電圧の電源電圧依存性を示す図である。図１に示す半導体装置には、例えば、１．８Ｖ〜５．５Ｖの範囲内の電源電圧（ＶＤＤ−ＶＳＳ）が供給される。スイッチングトランジスターＱＮ１のオン抵抗ＲＯＮは、電源電圧（ＶＤＤ−ＶＳＳ）の上昇に伴って低下するので、スイッチングトランジスターＱＮ１がオン状態であるときの半導体装置の出力電圧（ＩＤ・ＲＯＮ）も、電源電圧（ＶＤＤ−ＶＳＳ）の上昇に伴って低下する。
従って、スイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳを一定の比較電圧と比較して過電流を検出する場合には、精度の高い過電流検出を行うことができない。過電流が生じても過電流を検出できない場合には、スイッチングトランジスターＱＮ１等が破壊されるおそれがある。
そこで、図１に示す過電流検出回路６０は、電源電圧（ＶＤＤ−ＶＳＳ）に従って変化する比較電圧ＶＣを生成する比較電圧生成部６１と、スイッチングトランジスターＱＮ１のドレイン・ソース間電圧を比較電圧ＶＣと比較して比較結果信号ＣＭＰを生成する比較部６３とを含み、スイッチングトランジスターＱＮ１に流れる過電流を検出する。
比較電圧生成部６１は、電源電圧（ＶＤＤ−ＶＳＳ）に依存しない基準電圧ＶＲＥＦ２と電源電圧（ＶＤＤ−ＶＳＳ）との差を増幅することにより、比較電圧ＶＣを生成する増幅回路を含むようにしても良い。それにより、電源電圧（ＶＤＤ−ＶＳＳ）の変化が所望の増幅率で増幅された変化特性を有する比較電圧ＶＣを生成することができる。
その場合に、比較電圧生成部６１は、電源電圧（ＶＤＤ−ＶＳＳ）と基準電圧ＶＲＥＦ２との差を反転増幅する反転増幅回路を含むようにしても良い。オン状態におけるスイッチングトランジスターＱＮ１のドレイン・ソース間電圧は、電源電圧（ＶＤＤ−ＶＳＳ）の上昇に伴って低下するので、反転増幅回路を用いることにより、同様に電源電圧（ＶＤＤ−ＶＳＳ）の上昇に伴って低下する比較電圧ＶＣを生成することができる。
図１に示す例においては、比較電圧生成部６１が、オペアンプ６１ａと、抵抗Ｒ１１及びＲ１２とを含んでいる。電源電位ＶＳＳが接地電位（０Ｖ）である場合に、オペアンプ６１ａの出力電圧ＶＯＰは、次式で表される。
ＶＯＰ≒（Ｒ１２／Ｒ１１）（ＶＲＥＦ２−ＶＤＤ）＋ＶＲＥＦ２
従って、オペアンプ６１ａの出力電圧ＶＯＰは、基準電圧ＶＲＥＦ２をオフセット電圧として、電源電圧ＶＤＤと基準電圧ＶＲＥＦ２との差が反転増幅された電圧となる。
また、過電流検出回路６０は、スイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳを増幅する第２の増幅回路６２をさらに含むようにしても良い。それにより、スイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳを、比較に適した電圧に変換することができる。
図１に示す例においては、第２の増幅回路６２が、オペアンプ６２ａと、抵抗Ｒ２１及びＲ２２とを含んでいる。電源電位ＶＳＳが接地電位（０Ｖ）である場合に、オペアンプ６２ａの閉ループゲインＧは、次式で表される。例えば、閉ループゲインを１０倍程度としても良い。
Ｇ≒（Ｒ２１＋Ｒ２２）／Ｒ２１
以上において、例えば、抵抗Ｒ１２及びＲ２２を可変抵抗として、オペアンプ６１ａ及び６２ａの閉ループゲインを調整できるようにしても良い。
比較部６３は、例えば、コンパレーター又はオペアンプ等で構成される。第２の増幅回路６２が設けられている場合には、比較部６３が、第２の増幅回路６２によって増幅されたスイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳ'を比較電圧ＶＣと比較する。
比較部６３は、スイッチングトランジスターＱＮ１に過電流が流れてドレイン・ソース間電圧ＶＤＳ'が比較電圧ＶＣよりも大きいときに、比較結果信号ＣＭＰをハイレベルに活性化し、通常動作状態においてドレイン・ソース間電圧ＶＤＳ'が比較電圧ＶＣよりも小さいときに、比較結果信号ＣＭＰをローレベルに非活性化する。
図４は、図１に示す比較部の入力電圧の電源電圧依存性を示す図である。図４には、スイッチングトランジスターＱＮ１がオン状態であるときの入力電圧が示されている。比較部６３の非反転入力端子には、第２の増幅回路６２によって増幅されたスイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳ'が印加される。一方、比較部６３の反転入力端子には、比較電圧生成部６１によって生成された比較電圧ＶＣが印加される。
図４に示すように、比較電圧ＶＣは電源電圧（ＶＤＤ−ＶＳＳ）に追従して変化するので、スイッチングトランジスターＱＮ１に過電流が流れない通常動作状態においては、電源電圧（ＶＤＤ−ＶＳＳ）が変化しても、比較電圧ＶＣとスイッチングトランジスターＱＮ１のドレイン・ソース間電圧ＶＤＳ'との関係を略一定に保つことができる。
本実施形態に係る過電流検出回路６０によれば、オン状態において電源電圧（ＶＤＤ−ＶＳＳ）に従って変化するスイッチングトランジスターＱＮ１のドレイン・ソース間電圧を、同じく電源電圧（ＶＤＤ−ＶＳＳ）に従って変化する比較電圧ＶＣと比較することにより、電力損失を生じる電流センス抵抗を用いることなく、電源電圧（ＶＤＤ−ＶＳＳ）が変化しても精度の高い過電流検出を行うことが可能となる。
＜スイッチング制御回路＞
スイッチング制御回路５０は、比較部６３から供給される比較結果信号ＣＭＰに従って、スイッチングトランジスターＱＮ１に流れる電流を制限する。例えば、スイッチング制御回路５０は、比較結果信号ＣＭＰに従って、スイッチングトランジスターＱＮ１を駆動する駆動信号ＤＲＶのデューティー比を変更するようにしても良い。それにより、過電流が検出された場合に、スイッチングトランジスターＱＮ１がオン状態となる期間を短くして、スイッチングトランジスターＱＮ１に流れる電流を制限することができる。
図５は、図１に示すスイッチング制御回路の第１の構成例を示す回路図である。第１の構成例において、スイッチング制御回路５０は、ＡＮＤ回路５１と、ＲＳフリップフロップ５２と、インバーター５３とを含んでいる。ＲＳフリップフロップ５２は、２つのＮＯＲ回路で構成される。
ＡＮＤ回路５１の反転入力端子には、図１に示す比較部６３から比較結果信号ＣＭＰが供給され、ＡＮＤ回路５１の非反転入力端子には、図１に示す発振回路２０からクロック信号ＣＬＫが供給される。従って、ＡＮＤ回路５１は、比較結果信号ＣＭＰがローレベルに非活性化されているときにクロック信号ＣＬＫを出力し、比較結果信号ＣＭＰがハイレベルに活性化されているときに出力信号をローレベルとする。ＡＮＤ回路５１の出力信号は、ＲＳフリップフロップ５２のセット信号Ｓとして用いられる。
ＲＳフリップフロップ５２は、図１に示すＰＷＭ回路４０から供給されるリセット信号ＲＳＴがローレベルに非活性化されているときに、ＡＮＤ回路５１から供給されるセット信号Ｓの立ち上がりに同期してセットされ、第１の出力信号Ｑ１をハイレベルに活性化すると共に第２の出力信号Ｑ２をローレベルに非活性化する。それにより、インバーター５３が、ハイレベルの駆動信号ＤＲＶを出力する。
また、ＲＳフリップフロップ５２は、セット信号Ｓがローレベルに非活性化されているときに、リセット信号ＲＳＴの立ち上がりに同期してリセットされ、第１の出力信号Ｑ１をローレベルに非活性化すると共に第２の出力信号Ｑ２をハイレベルに活性化する。それにより、インバーター５３が、ローレベルの駆動信号ＤＲＶを出力する。
図１に示す過電流検出回路６０において過電流が検出されると、比較結果信号ＣＭＰがハイレベルに活性化されるので、セット信号Ｓがローレベルに非活性化される。それにより、ＲＳフリップフロップ５２がリセットされた後にクロック信号ＣＬＫが立ち上がっても、ＲＳフリップフロップ５２がセットされなくなるので、インバーター５３から出力される駆動信号ＤＲＶがローレベルに維持されて、駆動信号ＤＲＶのオンデューティー比がゼロになる。このようにして、スイッチング制御回路５０は、駆動信号ＤＲＶのデューティー比を変更して、図１に示すスイッチングトランジスターＱＮ１をオフ状態に維持することにより、スイッチングトランジスターＱＮ１に流れる電流を制限する。
図６は、図１に示すスイッチング制御回路の第２の構成例を示す回路図である。第２の構成例において、スイッチング制御回路５０は、図５に示すスイッチング制御回路の構成に加えて、ＯＲ回路５４を含んでいる。
ＯＲ回路５４の一方の入力端子には、図１に示す比較部６３から比較結果信号ＣＭＰが供給され、ＯＲ回路５４の他方の入力端子には、図１に示すＰＷＭ回路４０からリセット信号ＲＳＴが供給される。従って、ＯＲ回路５４は、比較結果信号ＣＭＰがローレベルに非活性化されているときにリセット信号ＲＳＴを出力し、比較結果信号ＣＭＰがハイレベルに活性化されているときに出力信号をハイレベルとする。ＯＲ回路５４の出力信号は、ＲＳフリップフロップ５２のリセット信号Ｒとして用いられる。
ＲＳフリップフロップ５２は、ＯＲ回路５４から供給されるリセット信号Ｒがローレベルに非活性化されているときに、ＡＮＤ回路５１から供給されるセット信号Ｓの立ち上がりに同期してセットされ、第１の出力信号Ｑ１をハイレベルに活性化すると共に第２の出力信号Ｑ２をローレベルに非活性化する。それにより、インバーター５３が、ハイレベルの駆動信号ＤＲＶを出力する。
また、ＲＳフリップフロップ５２は、セット信号Ｓがローレベルに非活性化されているときに、リセット信号Ｒの立ち上がりに同期してリセットされ、第１の出力信号Ｑ１をローレベルに非活性化すると共に第２の出力信号Ｑ２をハイレベルに活性化する。それにより、インバーター５３が、ローレベルの駆動信号ＤＲＶを出力する。
図１に示す過電流検出回路６０において過電流が検出されると、比較結果信号ＣＭＰがハイレベルに活性化されるので、リセット信号Ｒがハイレベルに活性化される。それにより、ＲＳフリップフロップ５２が直ちにリセットされるので、インバーター５３から出力される駆動信号ＤＲＶが強制的にローレベルにされて、駆動信号ＤＲＶのオンデューティー比が減少する。
また、比較結果信号ＣＭＰがハイレベルに活性化されると、セット信号Ｓがローレベルに非活性化される。それにより、ＲＳフリップフロップ５２がリセットされた後にクロック信号ＣＬＫが立ち上がっても、ＲＳフリップフロップ５２がセットされなくなるので、インバーター５３から出力される駆動信号ＤＲＶがローレベルに維持されて、駆動信号ＤＲＶのオンデューティー比がゼロになる。このようにして、スイッチング制御回路５０は、駆動信号ＤＲＶのデューティー比を変更して、図１に示すスイッチングトランジスターＱＮ１を強制的にオフ状態にすることにより、スイッチングトランジスターＱＮ１に流れる電流を制限する。
＜マスク回路＞
過電流検出回路６０は、スイッチングトランジスターＱＮ１がオフ状態のときに動作を停止するようにしても良い。そのために、過電流検出回路６０は、スイッチングトランジスターＱＮ１がオフ状態のときに、オペアンプ６１ａ及び６２ａ、及び、比較部６３に対するバイアス電圧ＶＢの供給を停止するマスク回路６４を含んでいる。
図７は、図１に示すマスク回路の構成例を示す回路図である。図７に示すように、マスク回路６４は、遅延素子６５と、ＯＲ回路６６と、インバーター６７と、ＮチャネルＭＯＳトランジスターＱＮ２及びＱＮ３と、ＰチャネルＭＯＳトランジスターＱＰ２とを含んでいる。
遅延素子６５は、例えば、直列接続された偶数個のインバーター等で構成され、図１に示すスイッチング制御回路５０から供給される駆動信号ＤＲＶを所定の遅延時間だけ遅延させる。ＯＲ回路６６は、図１に示す発振回路２０から供給されるクロック信号ＣＬＫと遅延素子６５によって遅延された駆動信号ＤＲＶとの論理和を求めることにより、制御信号ＣＮＴを生成する。インバーター６７は、制御信号ＣＮＴを反転して反転制御信号ＸＣＮＴを出力する。
トランジスターＱＮ２及びＱＰ２は、アナログスイッチを構成しており、制御信号ＣＮＴがハイレベルであるときにオン状態となって、バイアス電圧ＶＢをオペアンプ６１ａ及び６２ａ及び比較部６３（図１）のバイアス回路に供給する。それにより、オペアンプ６１ａ及び６２ａ及び比較部６３が動作する。
一方、制御信号ＣＮＴがローレベルであるときには、トランジスターＱＮ２及びＱＰ２で構成されるアナログスイッチがオフ状態となり、トランジスターＱＮ３がオン状態となって、バイアス電圧ＶＢがオペアンプ６１ａ及び６２ａ及び比較部６３のバイアス回路に供給されない。それにより、オペアンプ６１ａ及び６２ａ及び比較部６３が動作を停止する。
再び図１を参照すると、スイッチングトランジスターＱＮ１がオフ状態のときには、スイッチングトランジスターＱＮ１に過電流が流れないので、過電流を検出する必要がない。従って、過電流検出回路６０が動作を停止することにより、消費電流を低減すると共に誤動作を防止することができる。なお、スイッチングトランジスターＱＮ１がオフ状態のときには、過電流検出回路６０において、比較結果信号ＣＭＰがローレベルに非活性化される。
＜ノイズ対策＞
スイッチングトランジスターＱＮ１がスイッチングする際には、インダクターＬ１やスイッチングトランジスターＱＮ１において大きなスイッチングノイズが発生する。そこで、第１の電源配線ＰＬ１は、半導体装置１００の電源端子Ｐ１から離れた位置においてインダクターＬ１に電源電位ＶＤＤを供給するように配置されている。それにより、インダクターＬ１において発生するスイッチングノイズが半導体装置１００の内部回路に及ぼす影響を低減することができる。
また、半導体装置１００は、スイッチングトランジスターＱＮ１以外の内部回路に電源電位ＶＳＳを供給する第１の端子である電源端子Ｐ２とは別個に、スイッチングトランジスターＱＮ１のソースに電源電位ＶＳＳを供給する第２の端子である電源端子Ｐ５を備えている。
図８は、図１に示す半導体装置の構造を模式的に示す断面図である。図８に示すように、半導体装置１００は、Ｐ型の半導体基板１０１と、半導体基板１０１内に配置された第１のウェルであるＮウェル１０２と、Ｎウェル１０２内に配置された第２のウェルであるＰウェル１０３とで構成されるトリプルウェル構造を有している。
また、半導体装置１００は、半導体基板１０１内に配置されたＰ型のコンタクト領域１０４と、Ｎウェル１０２内に配置されたＮ型のコンタクト領域１０５と、Ｐウェル１０３内に配置されたＰ型のコンタクト領域１０６と、Ｐウェル１０３内に配置され、スイッチングトランジスターＱＮ１のドレイン及びソースを構成する複数のＮ型の不純物領域１０７及び１０８とを有している。
さらに、スイッチングトランジスターＱＮ１は、不純物領域１０７及び１０８等が形成された半導体装置１００上にゲート絶縁膜を介して配置されたゲート電極１１０を有している。スイッチングトランジスターＱＮ１以外の内部回路のトランジスターは、半導体基板１０１に設けられるか、又は、半導体基板１０１内に配置された通常のＮウェル又はＰウェルに設けられている。
なお、スイッチングトランジスターとしては、ＰチャネルＭＯＳトランジスター又はバイポーラトランジスター等を用いても良い。例えば、スイッチングトランジスターとしてＰチャネルＭＯＳトランジスターを用いる場合には、図１及び図８等において、Ｐ型とＮ型とが逆になると共に、電源電位ＶＤＤと電源電位ＶＳＳとが逆に接続される。また、スイッチングトランジスターとしてバイポーラトランジスターを用いる場合には、本願において、「ドレイン・ソース間電圧」が、「コレクター・エミッター間電圧」に読み替えられる。
図８に示すように、電源端子Ｐ１は、Ｎ型のコンタクト領域１０５を介してＮウェル１０２に電気的に接続されている。なお、電源端子Ｐ１をＮウェル１０２に接続しないで、Ｎウェル１０２をフローティング状態としても良い。電源端子Ｐ２は、Ｐ型のコンタクト領域１０４を介して半導体基板１０１に電気的に接続されている。
出力端子Ｐ３は、スイッチングトランジスターＱＮ１のドレインを構成する不純物領域１０７に電気的に接続されている。電源端子Ｐ５は、Ｐ型のコンタクト領域１０６を介してＰウェル１０３に電気的に接続されると共に、スイッチングトランジスターＱＮ１のソースを構成する不純物領域１０８に電気的に接続されている。
このように、半導体基板１０１から電気的に絶縁されたＰウェル１０３にスイッチングトランジスターＱＮ１を配置して、半導体基板１０１に電気的に接続された電源端子Ｐ２とは別個に、Ｐウェル１０３及びスイッチングトランジスターＱＮ１のソースに電気的に接続された電源端子Ｐ５を設けることにより、スイッチングトランジスターＱＮ１において発生するスイッチングノイズが他の内部回路に及ぼす影響を低減することができる。
以上説明したように、本実施形態によれば、電力損失を生じる電流センス抵抗を用いることなく、電源電圧（ＶＤＤ−ＶＳＳ）が変化しても精度の高い過電流検出を行うことにより、電力損失を抑えながら、スイッチングトランジスターＱＮ１に流れる過電流を適切に制限することが可能な半導体装置１００を提供することができる。また、変換効率が高く、スイッチングトランジスターＱＮ１に流れる過電流を適切に制限することが可能な電源装置を提供することができる。
以上の実施形態においては、電源電圧を昇圧するスイッチングレギュレーターについて説明したが、本発明は、電源電圧を降圧するスイッチングレギュレーターにも適用することができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…基準電圧生成回路、２０…発振回路、３０、６１ａ、６２ａ…オペアンプ、４０…ＰＷＭ回路、５０…スイッチング制御回路、５１…ＡＮＤ回路、５２…ＲＳフリップフロップ、５３…インバーター、５４…ＯＲ回路、６０…過電流検出回路、６１…比較電圧生成部、６２…第２の増幅回路、６３…比較部、６４…マスク回路、６５…遅延素子、６６…ＯＲ回路、６７…インバーター、１００…半導体装置、１０１…半導体基板、１０２…Ｎウェル、１０３…Ｐウェル、１０４、１０６…Ｐ型のコンタクト領域、１０５…Ｎ型のコンタクト領域、１０７、１０８…Ｎ型の不純物領域、１１０…ゲート電極、ＱＮ１…スイッチングトランジスター、ＱＮ２、ＱＮ３…ＮチャネルＭＯＳトランジスター、ＱＰ２…ＰチャネルＭＯＳトランジスター、Ｐ１、Ｐ２、Ｐ５…電源端子、Ｐ３…出力端子、Ｐ４…帰還端子、Ｌ１…インダクター、Ｄ１…ダイオード、Ｎ１…昇圧ノード、Ｒ１〜Ｒ２２…抵抗、Ｃ１…キャパシター、Ｚ…負荷、ＰＬ１…第１の電源配線、ＰＬ２…第２の電源配線

Claims (9)

  1. 電源電圧に従って変化する比較電圧を生成する比較電圧生成部と、
    スイッチングトランジスターのドレイン・ソース間電圧を前記比較電圧と比較して比較結果信号を生成する比較部と、
    を備え、
    前記比較電圧生成部が、前記電源電圧に依存しない基準電圧と前記電源電圧との差を増幅することにより、前記比較電圧を生成する増幅回路を含む、電流検出回路。
  2. 前記比較電圧生成部が、前記電源電圧と前記基準電圧との差を反転増幅する反転増幅回路を含む、請求項１記載の過電流検出回路。
  3. 前記スイッチングトランジスターのドレイン・ソース間電圧を増幅する第２の増幅回路をさらに備え、
    前記比較部が、前記第２の増幅回路によって増幅された前記スイッチングトランジスターのドレイン・ソース間電圧を前記比較電圧と比較する、請求項１又は２記載の過電流検出回路。
  4. 出力端子に接続されたドレインを有する前記スイッチングトランジスターと、
    請求項１〜３のいずれか１項記載の過電流検出回路と、
    前記比較結果信号に従って、前記スイッチングトランジスターに流れる電流を制限するスイッチング制御回路と、
    を備える半導体装置。
  5. 前記スイッチング制御回路が、前記比較結果信号に従って、前記スイッチングトランジスターを駆動する駆動信号のデューティー比を変更する、請求項４記載の半導体装置。
  6. 前記過電流検出回路が、前記スイッチングトランジスターがオフ状態のときに動作を停止する、請求項４又は５記載の半導体装置。
  7. 第１導電型の半導体基板と、
    前記半導体基板内に配置された第２導電型の第１のウェルと、
    前記第１のウェル内に配置された第１導電型の第２のウェルと、
    前記第２のウェル内に配置され、前記スイッチングトランジスターのドレイン及びソースを構成する複数の第２導電型の不純物領域と、
    前記半導体基板に電気的に接続された第１の端子と、
    前記第２のウェル及び前記スイッチングトランジスターのソースに電気的に接続された第２の端子と、
    を備える、請求項４〜６のいずれか１項記載の半導体装置。
  8. 請求項４〜７のいずれか１項記載の半導体装置と、
    第１の電源配線と前記半導体装置の前記出力端子との間に接続されたインダクターと、を備える電源装置。
  9. 前記半導体装置の前記出力端子に接続されたアノードを有するダイオードと、
    前記ダイオードのカソードと第２の電源配線との間に接続されたキャパシターと、をさらに備える、請求項８記載の電源装置。
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