JP2012147552A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】電力効率の良いＤＣ−ＤＣコンバータを提供する。
【解決手段】ハイサイドスイッチＱ１と直列に接続されたローサイドスイッチＱ２と、ハイサイド制御回路６と、ローサイド制御回路７と、を備え、ハイサイド制御回路６は、ハイサイドスイッチＱ１をオンまたはオフしてＰＷＭ制御する。ローサイド制御回路７は、ローサイドスイッチＱ２の電流を検出する第１の検出回路３と、ローサイドスイッチＱ２がオフのときの第１の検出回路３の出力をオフセット電圧として保持し、ローサイドスイッチＱ２がオンのとき第１の検出回路３の出力からオフセット電圧を減算した値を出力するオフセットキャンセル回路１４と、を有する。ローサイド制御回路７は、ハイサイドスイッチＱ１がオフしたときローサイドスイッチＱ２をオンし、オフセットキャンセル回路１４の出力の電圧と基準となる電圧とを比較してローサイドスイッチＱ２をオフする。
【選択図】図１

Description

本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。

ハイサイドスイッチ及びローサイドスイッチを交互にオン、オフしてインダクタを駆動する同期整流方式のＤＣ−ＤＣコンバータは、高効率の電源として用いられている。
同期整流方式は、ローサイド側もスイッチングを行うため、小電流時にインダクタの電流がローサイドスイッチを逆向きに流れて、電力効率が悪化する場合がある。

特開２００２−２８１７４４号公報

本発明の実施形態は、電力効率の良いＤＣ−ＤＣコンバータを提供する。

実施形態によれば、ハイサイドスイッチと、前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、ハイサイド制御回路と、ローサイド制御回路と、を備えたＤＣ−ＤＣコンバータが提供される。前記ハイサイド制御回路は、前記ハイサイドスイッチをオンまたはオフしてＰＷＭ制御する。前記ローサイド制御回路は、前記ローサイドスイッチの電流を検出する第１の検出回路と、オフセットキャンセル回路と、を有する。前記オフセットキャンセル回路は、前記ローサイドスイッチがオフのときの前記第１の検出回路の出力をオフセット電圧として保持し、前記ローサイドスイッチがオンのとき、前記第１の検出回路の出力から前記オフセット電圧を減算した値を出力する。前記ローサイド制御回路は、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフし、前記ハイサイドスイッチがオフしたとき前記ローサイドスイッチをオンし、前記オフセットキャンセル回路の出力の電圧と基準となる電圧とを比較して前記ローサイドスイッチをオフする。

第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。 ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は、クロックＣＬＫ、（ｂ）はハイサイドスイッチの電流ＩＱ１、（ｃ）はローサイドスイッチの電流ＩＱ２、（ｄ）は第２の比較回路の出力信号ＰＷＭ、（ｅ）はオフセットキャンセル回路の出力信号ＤＥＴ、（ｆ）はハイサイド制御信号ＶＨ、（ｇ）はローサイド制御信号ＶＬを示す。

以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
ＤＣ−ＤＣコンバータ１は、ハイサイドスイッチＱ１、ハイサイドスイッチＱ１と直列に接続されたローサイドスイッチＱ２、ハイサイドスイッチＱ１を制御するハイサイド制御回路６、ローサイドスイッチＱ２を制御するローサイド制御回路７などを備える。ＤＣ−ＤＣコンバータ１は、電源電圧ＶＩＮを降圧した出力電圧ＶＯＵＴを出力する。

電源線２と駆動線３との間にハイサイドスイッチＱ１が接続されている。駆動線３と接地線４との間にローサイドスイッチＱ２が接続されている。ローサイドスイッチＱ２は、ハイサイドスイッチＱ１と直列に接続される。

なお、図１においては、ハイサイドスイッチＱ１は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）で構成されている。また、ローサイドスイッチＱ２は、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成されている。しかし、ハイサイドスイッチＱ１は、ＮＭＯＳで構成してもよい。また、ハイサイドスイッチＱ１、及びローサイドスイッチＱ２は、ＩＧＢＴ、ＢＪＴなどを用いることもできる。

インダクタＬ１の一端は、駆動線３を介してハイサイドスイッチＱ１及びローサイドスイッチＱ２に接続される。インダクタＬ１の他端は、出力線５に接続される。出力線５と接地線４との間に、帰還抵抗Ｒ１、Ｒ２、平滑コンデンサＣ１がそれぞれ接続される。

インダクタＬ１は、駆動線３を介してハイサイドスイッチＱ１により駆動され、出力線５に出力電圧ＶＯＵＴを生成する。出力電圧ＶＯＵＴは、平滑コンデンサＣ１で平滑化される。また、帰還抵抗Ｒ１、Ｒ２により、出力電圧ＶＯＵＴから電圧ＶＦＢが生成される。電圧ＶＦＢは、ハイサイド制御回路６に帰還される。

なお、図１においては、出力電圧ＶＯＵＴを帰還抵抗Ｒ１、Ｒ２で分圧した電圧ＶＦＢをハイサイド制御回路６に帰還している。しかし、出力電圧ＶＯＵＴを電圧ＶＦＢとして、ハイサイド制御回路６に帰還してもよい。

ハイサイドスイッチＱ１はハイサイド制御回路６から出力されるハイサイド制御信号ＶＨにより、オンまたはオフに制御される。ハイサイドスイッチＱ１はＰＭＯＳで構成されているため、ハイサイド制御信号ＶＨの論理は、負論理である。ハイサイド制御信号ＶＨがローレベルのとき、ハイサイドスイッチＱ１はオンし、ハイレベルのとき、ハイサイドスイッチＱ１はオフする。

ローサイドスイッチＱ２はローサイド制御回路７から出力されるローサイド制御信号ＶＬにより、オンまたはオフに制御される。ローサイドスイッチＱ２は、ＮＭＯＳで構成されているため、ローサイド制御信号ＶＬの論理は、正論理である。ローサイド制御信号ＶＬがローレベルのとき、ローサイドスイッチＱ２はオフし、ハイレベルのとき、ローサイドスイッチＱ２はオンする。

ハイサイド制御回路６は、出力電圧ＶＯＵＴから帰還された電圧ＶＦＢが、基準となる電圧ＶＲＥＦと等しくなるように、ハイサイドスイッチＱ１をオンまたはオフに制御する。
ハイサイド制御回路６は、電圧ＶＦＢと電圧ＶＲＥＦとの誤差と、ハイサイドスイッチＱ１の電流ＩＱ１とを比較して、ハイサイドスイッチＱ１をオンまたはオフに制御する。

ハイサイドスイッチＱ１の電流ＩＱ１は、第２の検出回路８により検出される。第２の検出回路８は、ハイサイドスイッチＱ１と並列に接続された第２の検出トランジスタＱ３の電流を電圧に変換することにより、ハイサイドスイッチＱ１の電流ＩＱ１を検出する。第２の検出トランジスタＱ３の電流は、ハイサイドスイッチＱ１の電流ＩＱ１に比例し、第２の検出回路８は、電流ＩＱ１に比例した電圧を出力する。

なお、ハイサイドスイッチＱ１がオンのときのハイサイドスイッチＱ１の電流ＩＱ１は、インダクタＬ１の電流ＩＬ１と等しい。第２の検出回路８は、ハイサイドスイッチＱ１の電流ＩＱ１を検出することにより、インダクタＬ１の電流ＩＬ１を検出している。

電圧ＶＦＢと電圧ＶＲＥＦとの誤差は、誤差増幅回路９で増幅される。誤差増幅回路９の出力は、第２の比較回路１０の正入力端子に入力される。第２の比較回路１０の負入力端子には、第２の検出回路８からハイサイドスイッチＱ１の電流ＩＱ１の検出値が入力される。

第２の比較回路１０は、正入力端子に入力された誤差の方が、負入力端子に入力された電流ＩＱ１の検出値よりも大きいとき、ハイレベルを出力する。また、正入力端子に入力された誤差の方が、負入力端子に入力された電流ＩＱ１の検出値よりも小さいとき、ローレベルを出力する。

第２の比較回路１０の出力信号ＰＷＭは、２つのＮＡＮＤ（論理積の否定回路）で構成された第２のラッチ回路１１のセット端子に入力される。第２のラッチ回路１１のリセット端子には、クロック発振回路１２で生成されたクロックＣＬＫが入力される。第２のラッチ回路１１の出力は、２段のインバータを介してハイサイド制御信号ＶＨとして出力される。なお、第２のラッチ回路１１は、セット端子にローレベルが入力されたときセットされ、ハイレベルを出力してその値を保持する。また、第２のラッチ回路１１は、リセット端子にローレベルが入力されたときリセットされ、ローレベルを出力してその値を保持する。

ハイサイド制御回路６は、クロックＣＬＫに同期して動作する。
クロックＣＬＫがローレベルのとき、第２のラッチ回路１１はリセットされ、ローレベルを出力する。ハイサイド制御信号ＶＨは、ローレベルとなり、ハイサイドスイッチＱ１はオンする。第２の比較回路１０の出力がローレベルのとき、第２のラッチ回路１１はセットされ、第２のラッチ回路１１は、ハイレベルを出力する。ハイサイド制御信号ＶＨは、ハイレベルとなり、ハイサイドスイッチＱ１はオフする。

従って、電圧ＶＦＢの電圧ＶＲＥＦに対する誤差よりも、電流ＩＱ１の検出値が小さいとき、ハイサイド制御信号ＶＨにローレベルを出力して、ハイサイドスイッチＱ１をオンに制御する。また、電圧ＶＦＢの電圧ＶＲＥＦに対する誤差よりも、電流ＩＱ１の検出値が大きいとき、ハイサイド制御信号ＶＨにハイレベルを出力して、ハイサイドスイッチＱ１をオフに制御する。

なお、図１においては、第２の検出回路８を有し、ハイサイドスイッチＱ１の電流ＩＱ１でハイサイドスイッチＱ１を制御する電流制御モードの構成を例示している。しかし、電圧制御モードで構成してもよく、第２の検出回路８はなくてもよい。

ローサイド制御回路７は、ローサイドスイッチＱ２をオンまたはオフに制御するローサイド制御信号ＶＬを出力する。ハイサイドスイッチＱ１がオンのとき、ローサイドスイッチＱ２をオフするローサイド制御信号ＶＬを出力する。

また、ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２をオンに制御して、ローサイドスイッチＱ２の電流ＩＱ２がゼロになったときローサイドスイッチＱ２をオフするローサイド制御信号ＶＬを出力する。

ＤＣ−ＤＣコンバータ１においては、ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２をオンに制御して同期整流方式で動作する。インダクタＬ１の回生電流はローサイドスイッチＱ２を流れる。

また、ローサイドスイッチＱ２の電流ＩＱ２を検出して、電流ＩＱ２がゼロクロスするとき、ローサイドスイッチＱ２をオフさせる。
これにより、図２において説明するように、インダクタＬ１の電流ＩＬ１の逆流を防止して、電力効率を改善することができる。

次にローサイド制御回路７について、さらに詳細に説明する。
ローサイド制御回路７は、第１の検出回路１３とオフセットキャンセル回路１４と第１のラッチ回路１５とを有する。

第１の検出回路１３においては、第１の検出トランジスタＱ４を介して第１の検出抵抗Ｒ３が、ローサイドスイッチＱ２の両端に直列に接続されている。第１の検出抵抗Ｒ３の一端は接地線４に接続され、他端は第１の検出トランジスタＱ４に接続されている。第１の検出抵抗Ｒ３の両端には、ローサイドスイッチＱ２の電流ＩＱ２に比例する電圧が検出される。
第１の検出抵抗Ｒ３の両端の電圧は、第１の増幅回路１６で増幅される。

第１の増幅回路１６においては、一対の電流生成回路１７、１８が設けられている。電流生成回路１７、１８は、電源線２に接続されている。電流生成回路１７、１８は、一対の入力トランジスタＱ５、Ｑ６に定電流を供給する。入力トランジスタＱ５は、ダイオード接続されており、電流生成回路１７から定電流が供給されている。入力トランジスタＱ５は、第１の抵抗Ｒ４を介して、第１の検出抵抗Ｒ３の一端に接続されている。すなわち接地線４に接続されている。

入力トランジスタＱ６には、電流生成回路１８から定電流が供給されている。入力トランジスタＱ６は、第２の抵抗Ｒ５を介して、第１の検出抵抗Ｒ３の他端に接続されている。
従って、一対の入力トランジスタＱ５、Ｑ６は、第１の検出抵抗Ｒ３の両端の電圧を増幅する。なお、入力トランジスタＱ５、Ｑ６は、しきい値電圧などの電気的特性が等しく設定されたＮＭＯＳで構成されている。

一対の出力トランジスタＱ７、Ｑ８は、電源線２に接続され、入力トランジスタＱ５の出力を増幅する。出力トランジスタＱ７は、第２の抵抗Ｒ５に電流を出力して、入力トランジスタＱ５に負帰還をかける。出力トランジスタＱ８は、接地線４に接続された第３の抵抗に電流を出力して、第３の抵抗Ｒ６の両端に第１の検出抵抗Ｒ３の両端の電圧を増幅した電圧を出力する。なお、出力トランジスタＱ７、Ｑ８は、しきい値電圧などの電気的特性が等しく設定されたＰＭＯＳで構成されている。

オフセットキャンセル回路１４は、第１のコンデンサＣ２と第１のスイッチ素子Ｑ９を有する。第１のスイッチ素子Ｑ９は、ＮＭＯＳで構成されている。第１のスイッチ素子Ｑ９のゲートには、第２のラッチ回路１１の出力信号、すなわちハイサイド制御信号ＶＨを反転した信号ＶＨ／が入力される。なお、第１のスイッチ素子Ｑ９は、ＰＭＯＳで構成してもよく、また、ＢＪＴでもよい。

第１のコンデンサＣ２の一端は、第１の検出回路１３の出力に接続され、他端は、第１のスイッチ素子Ｑ９を介して接地線４に接続されている。第１のコンデンサＣ２の他端は、第１の比較回路１９の正入力端子に接続される。第１の比較回路１９の負入力端子には、基準となる電圧として、例えば接地電位が入力される。

第１の比較回路１９は、正入力端子の電位が、負入力端子の電位よりも高いときハイレベルを出力する。また、正入力端子の電位が、負入力端子の電位よりも低いときローレベルを出力する。第１の比較回路１９の出力は、第１のラッチ回路１５のリセット端子に接続される。

第１のラッチ回路１５は、第２のラッチ回路１１と同様に２つのＮＡＮＤで構成され、リセット端子とセット端子とを有する。また、第１のラッチ回路１５は、リセット端子にローレベルが入力されたときリセットされ、ローレベルを出力してその値を保持する。また、第１のラッチ回路１５は、セット端子にローレベルが入力されたときセットされ、ハイレベルを出力してその値を保持する。

第１のラッチ回路１５のセット端子には、第２のラッチ回路１１のセット端子と同様に、第２の比較回路１０の出力信号ＰＷＭが入力される。第１のラッチ回路１５は、ローサイド制御信号ＶＬを出力し、ローサイドスイッチＱ２及び第１の検出トランジスタＱ４を制御する。

次に、ローサイド制御回路７の第１の検出回路１３及びオフセットキャンセル回路１４の動作について説明する。
なお、第１の検出抵抗Ｒ３の抵抗値は、第１及び第２の抵抗Ｒ４、Ｒ５の抵抗値よりも十分小さく、また、電流生成回路１７、１８の生成する電流は、ローサイドスイッチＱ２の電流ＩＱ２よりも十分小さいとする。

ローサイドスイッチＱ２がオフの場合、ローサイドスイッチＱ２の電流ＩＱ２による第１の検出抵抗Ｒ３の両端の電圧はゼロである。入力トランジスタＱ５の電流ＩＱ５は、電流生成回路１７の生成する電流値に等しい。入力トランジスタＱ６の電流ＩＱ６は、電流生成回路１８の生成する電流値に等しい。また、出力トランジスタＱ７の電流をＩＱ７とする。

第１の抵抗Ｒ４には、入力トランジスタＱ５の電流ＩＱ５が流れる。第２の抵抗Ｒ５には、電流ＩＱ６＋ＩＱ７が流れる。このとき、入力トランジスタＱ５、Ｑ６の各ソース電位が等しくなるように各定数が設定される。例えば、電流生成回路１７、１８の生成する電流を等しく設定し、さらに入力トランジスタＱ５、Ｑ６の各ソース電位が等しくなるように第１及び第２の抵抗Ｒ４、Ｒ５の抵抗値を設定することができる。または、第１及び第２の抵抗Ｒ４、Ｒ５の抵抗値を等しく設定し、さらに、入力トランジスタＱ５、Ｑ６の各ソース電位が等しくなるように電流生成回路１７、１８の生成する電流を設定してもよい。

出力トランジスタＱ８のゲート・ソース間電圧は、出力トランジスタＱ７のゲート・ソース間電圧と等しい。従って、出力トランジスタＱ８の電流ＩＱ８は、出力トランジスタＱ７の電流ＩＱ７と等しく、出力トランジスタＱ７の電流ＩＱ７は、出力トランジスタＱ８にコピーされる。

第３の抵抗Ｒ６の両端には、電流ＩＱ８（＝ＩＱ７）による電圧が発生している。
ハイサイド制御信号ＶＨの反転信号ＶＨ／はハイレベルのため、オフセットキャンセル回路１４の第１のスイッチ素子Ｑ９は、オンである。従って、第３の抵抗Ｒ６の両端の電圧は、オフセット電圧として、オフセットキャンセル回路１４の第１のコンデンサＣ２に充電される。
オフセットキャンセル回路１４は、ローサイドスイッチＱ２がオフのときの第１の検出回路１３の出力をオフセット電圧として保持する。

上記のとおり、入力トランジスタＱ５、Ｑ６及び出力トランジスタＱ７、Ｑ８は、それぞれ電気的特性が揃うように設定されている。しかし、製造プロセスのばらつきなどにより、例えば入力トランジスタＱ５、Ｑ６の各ソース電位にはばらつきが生じる。また、出力トランジスタＱ７、Ｑ８の各電流ＩＱ７、ＩＱ８にもばらつきが生じる。
そのため、オフセットキャンセル回路１４に保持されたオフセット電圧には、製造プロセスのばらつきなどによる誤差が含まれている。

次に、ローサイドスイッチＱ２がオンした場合、第１の検出抵抗Ｒ３には、ローサイドスイッチＱ２の電流ＩＱ２に比例した電流が流れ、第１の増幅回路１６に入力される第１の検出抵抗Ｒ３の他端の電位は負になる。
入力トランジスタＱ６のソース電位が低下するため、入力トランジスタＱ６の出力電圧は低下する。出力トランジスタＱ７、Ｑ８のゲート電位が低下するため、出力トランジスタＱ７、Ｑ８の電流ＩＱ７、ＩＱ８（＝ＩＱ７）も増加する。

出力トランジスタＱ７の電流ＩＱ７は、第２の抵抗Ｒ５に帰還されているため、入力トランジスタＱ６のソース電位は上昇する。従って、出力トランジスタＱ７の負帰還により、入力トランジスタＱ６のソース電位は、入力トランジスタＱ５のソース電位と等しくなる。

このように、ローサイドスイッチＱ２がオンした場合、第１の検出抵抗Ｒ３の他端の電位が低下するが、入力トランジスタＱ５、Ｑ６の各ソース電位が等しくなるように、出力トランジスタＱ７の電流ＩＱ７が増加する。
また、入力トランジスタＱ６の電流ＩＱ６は、電流生成回路１８の生成する電流に等しい。

従って、出力トランジスタＱ７、Ｑ８の電流ＩＱ７、ＩＱ８（＝ＩＱ７）は、第１の検出抵抗Ｒ３を流れるローサイドスイッチＱ２の電流ＩＱ２に比例した電流と等しくなる。第３の抵抗Ｒ６の両端には、上記のオフセット電圧にローサイドスイッチＱ２の電流ＩＱ２の検出値とが加算された電圧が生じる。

ローサイドスイッチＱ２がオンのとき、ハイサイドスイッチはオフであり、ハイサイド制御信号ＶＨはハイレベルである。従って、第１のスイッチ素子Ｑ９は、オフである。
第３の抵抗Ｒ６の両端の電圧は、第１の検出回路１３の出力として、第１のコンデンサＣ２を介して第１の比較回路１９に入力される。

第１のコンデンサＣ２には、オフセット電圧が保持されている。そのため、第１の比較回路１９には、第１の検出回路１３の出力からオフセット電圧を減算した電圧、すなわち、ローサイドスイッチＱ２の電流ＩＱ２の検出値が入力される。
第１の比較回路１９は、正入力端子に入力される第１の検出回路１３の出力が正のため、出力信号ＤＥＴとしてハイレベルを出力する。そして、ローサイドスイッチＱ２の電流ＩＱ２がゼロになったとき、第１の比較回路１９は、出力信号ＤＥＴとしてローレベルを出力する。

このように、ローサイド制御回路７においては、オフセットキャンセル回路１４により、第１の検出回路１３の第１の増幅回路１６のばらつきなどによるオフセットをキャンセルすることができる。そのため、ローサイドスイッチＱ２の電流ＩＱ２を高精度で検出することができる。また、ローサイドスイッチＱ２の電流ＩＱ２のゼロクロスを高精度で検出することができる。

さらに、ローサイド制御回路７においては、第１の増幅回路１６により、第１の検出抵抗Ｒ３の両端の電圧を増幅している。そのため、第１の比較回路１９のオフセット電圧によるローサイドスイッチＱ２の電流ＩＱ２のゼロクロスの検出誤差を第１の増幅回路１６の利得分だけ抑制することができる。また、第１の比較回路１９に入力される第１の検出回路１３の出力振幅が、第１の増幅回路１６の利得分だけ増加している。そのため、第１の比較回路１９の動作がより高速になり、ローサイドスイッチＱ２の電流ＩＱ２のゼロクロスの検出精度が向上する。

次に、タイミングチャートを参照しつつ、ＤＣ−ＤＣコンバータ１の動作について説明する。
図２は、ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は、クロックＣＬＫ、（ｂ）はハイサイドスイッチの電流ＩＱ１、（ｃ）はローサイドスイッチの電流ＩＱ２、（ｄ）は第２の比較回路の出力信号ＰＷＭ、（ｅ）はオフセットキャンセル回路の出力信号ＤＥＴ、（ｆ）はハイサイド制御信号ＶＨ、（ｇ）はローサイド制御信号ＶＬを示す。

なお、図２（ｆ）においては、ハイサイドスイッチＱ１がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図２（ｇ）においては、ローサイドスイッチＱ２がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。

クロックＣＬＫは、ローレベルの期間の短い負のパルス信号である（図２（ａ））。クロックＣＬＫの１周期が１サイクルであり、ＤＣ−ＤＣコンバータ１は、クロックＣＬＫに同期して動作する。
クロックＣＬＫがハイレベルからローレベルに立ち下がったとき（図２（ａ））、第２のラッチ回路１１はリセットされてローレベルを出力する。

ハイサイド制御信号ＶＨがローレベルになり（図２（ｆ））、ハイサイドスイッチＱ１がオンになる。ハイサイドスイッチＱ１の電流ＩＱ１は増加していく（図２（ｂ））。また、ハイサイド制御信号ＶＨを否定した信号ＶＨ／はハイレベルのため、第１のスイッチ素子Ｑ９は、オンになる。第１の比較回路１９の出力信号ＤＥＴは、ローレベルとなり（図２（ｅ））、第１のラッチ回路１５のリセット端子にはローレベルが入力される。

また、第２の比較回路１０の出力信号ＰＷＭはハイレベルのため（図２（ｄ））、第１のラッチ回路１５は、リセットされ、ローサイド制御信号ＶＬはローレベルになる（図２（ｇ））。ローサイドスイッチＱ２は、オフになる。ローサイドスイッチＱ２の電流ＩＱ２は、ゼロである（図２（ｃ））。

ハイサイドスイッチＱ１の電流ＩＱ１が増加して、出力信号ＰＷＭがハイレベルからローレベルに変化すると（図２（ｄ））、第２のラッチ回路１１及び第１のラッチ回路１５はともにセットされ、それぞれハイレベルを出力する。ハイサイド制御信号ＶＨ及びローサイド制御信号ＶＬは、ハイレベルになる（図２（ｆ）、（ｇ））。
ハイサイドスイッチＱ１がオフし、第２の比較回路１０の出力信号ＰＷＭは、ハイレベルに戻る（図２（ｄ））。

ローサイドスイッチＱ２はオンして、ローサイドスイッチＱ２の電流ＩＱ２が流れる（図２（ｃ））。ローサイドスイッチＱ２の電流ＩＱ２は、インダクタＬ１を流れる回生電流ＩＬ１であり、時間とともに減少していく。
ローサイドスイッチＱ２の電流ＩＱ２がゼロクロスするとき、オフセットキャンセル回路１４の出力信号ＤＥＴはローレベルに変化する（図２（ｅ））。
第１のラッチ回路１５はリセットされ、ローサイド制御信号ＶＬはローレベルに戻る（（図２ｇ））。

次のクロックＣＬＫの立ち下がりで、第２のラッチ回路１１がリセットされる。次サイクル以降、同様の動作が繰り返される。

このように、ローサイドスイッチＱ２の電流ＩＱ２のゼロクロスを検出して、ローサイドスイッチＱ２をオフするため、インダクタＬ１の回生電流ＩＬ１が、逆流することはない。そのため、回生電流ＩＬ１が逆流することによる電力消費を抑制して、電力効率を改善することができる。

また、上記のとおり、ＤＣ−ＤＣコンバータ１においては、オフセットキャンセル回路１４により、第１の検出回路１３の第１の増幅回路１６のばらつきなどによるオフセットをキャンセルすることができる。そのため、ローサイドスイッチＱ２の電流ＩＱ２を高精度で検出することができる。また、ローサイドスイッチＱ２の電流ＩＱ２のゼロクロスを高精度で検出することができ、回生電流ＩＬ１が逆流することによる電力消費をさらに抑制して、電力効率を改善することができる。

さらに、ＤＣ−ＤＣコンバータ１においては、第１の増幅回路１６により、第１の検出抵抗Ｒ３の両端の電圧を増幅している。そのため、第１の比較回路１９のオフセット電圧によるローサイドスイッチＱ２の電流ＩＱ２のゼロクロスの検出誤差を第１の増幅回路１６の利得分だけ抑制することができる。

また、第１の比較回路１９に入力される第１の検出回路１３の出力振幅が、第１の増幅回路１６の利得分だけ増加している。そのため、第１の比較回路１９の動作がより高速になり、ローサイドスイッチＱ２の電流ＩＱ２のゼロクロスの検出精度が向上する。
従って、回生電流ＩＬ１が逆流することによる電力消費をさらに抑制して、電力効率を改善することができる。
なお、図１、図２においては、基準となる電圧として、第１の比較回路１９の負入力端子に接地電位が入力される場合を例示した。しかし、基準となる電圧を調整することにより、ローサイドスイッチＱ２をオフするタイミングを調整することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ＤＣ−ＤＣコンバータ、 ２…電源線、 ３…駆動線、 ４…接地線、 ５…出力線、 ６…ハイサイド制御回路、 ７…ローサイド制御回路、 ８…第２の検出回路、 ９…誤差増幅回路、 １０…第２の比較回路、 １１…第２のラッチ回路、 １２…クロック発振回路、 １３…第１の検出回路、 １４…オフセットキャンセル回路、１５…第１のラッチ回路、 １６…第１の増幅回路、 １７、１８…電流生成回路、 １９…第１の比較回路、 Ｃ１…平滑コンデンサ、 Ｃ２…第１のコンデンサ、 Ｌ１…インダクタ、 Ｑ１…ハイサイドスイッチ、 Ｑ２…ローサイドスイッチ、 Ｑ３…第２の検出トランジスタ、 Ｑ４…第１の検出トランジスタ、 Ｑ５、Ｑ６…入力トランジスタ、 Ｑ７、Ｑ８…出力トランジスタ、 Ｑ９…第１のスイッチ素子、 Ｒ１、Ｒ２…帰還抵抗、 Ｒ３…第１の検出抵抗、 Ｒ４…第１の抵抗、 Ｒ５…第２の抵抗、 Ｒ６…第３の抵抗

Claims (6)

1. ハイサイドスイッチと、
   前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、
   前記ハイサイドスイッチをオンまたはオフしてＰＷＭ制御するハイサイド制御回路と、
   前記ローサイドスイッチの電流を検出する第１の検出回路と、前記ローサイドスイッチがオフのときの前記第１の検出回路の出力をオフセット電圧として保持し、前記ローサイドスイッチがオンのとき前記第１の検出回路の出力から前記オフセット電圧を減算した値を出力するオフセットキャンセル回路と、を有し、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフし、前記ハイサイドスイッチがオフしたとき前記ローサイドスイッチをオンし、前記オフセットキャンセル回路の出力の電圧と基準となる電圧とを比較して前記ローサイドスイッチをオフするローサイド制御回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記ローサイド制御回路は、前記オフセットキャンセル回路の出力のゼロクロスを検出して前記ローサイドスイッチをオフすることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
3. 前記第１の検出回路は、
   第１の検出トランジスタと、
   前記第１の検出トランジスタを介して前記ローサイドスイッチの両端に接続された第１の検出抵抗と、
   前記第１の検出抵抗の両端の電圧を増幅する第１の増幅回路と、
   を有することを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
4. 前記第１の増幅回路は、
   一対の電流生成回路と、
   前記一対の電流生成回路からそれぞれ定電流を供給され、一方は第１の抵抗を介して前記第１の検出抵抗の一端に接続され、他方は第２の抵抗を介して前記第１の検出抵抗の他端に接続されて、前記第１の検出抵抗の両端の電圧を増幅する一対の入力トランジスタと、
   前記一対の入力トランジスタの出力電圧をそれぞれ増幅して、一方は前記第２の抵抗に帰還し、他方は前記第１の検出抵抗の一端に接続された第３の抵抗に出力する一対の出力トランジスタと、
   を有することを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
5. 前記オフセットキャンセル回路は、
   負入力端子が接地に接続された比較回路と、
   前記比較回路の正入力端子と接地との間に接続され、前記ハイサイドスイッチがオンのときオンし、前記ハイサイドスイッチがオフのときオフする第１のスイッチ素子と、
   前記比較回路の正入力端子と前記第１の検出回路との間に接続され、前記ローサイドスイッチがオフのときの前記オフセット電圧を充電する第１のコンデンサと、
   を有することを特徴とする請求項１〜４のいずれか１つに記載のＤＣ−ＤＣコンバータ。
6. 前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
   前記インダクタの他端と接地との間に接続された平滑コンデンサと、
   前記インダクタの他端と接地との間に接続され、前記ハイサイド制御回路に前記インダクタの他端の電圧を帰還する帰還抵抗と、
   をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載のＤＣ−ＤＣコンバータ。

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