JP4902390B2

JP4902390B2 - カレント検出回路及び電流モード型スイッチングレギュレータ

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Description

本発明は、直流の入力電源を用いて、出力電圧及び出力電流の検出値に基づき、出力電圧を制御する電流モードスイッチングレギュレータ及びそれに用いるカレント検出回路に関する。

電流モード降圧型スイッチングレギュレータとしては、図５に示す構成の回路が用いられている（例えば、特許文献１参照）。

この回路において、スイッチ１０７がオンすることにより、電源からコイル１０８に電流が流れ、入力電圧Ｖiが、電気エネルギ（すなわち、電荷）としてコイル１０８に蓄積されるとともに出力コンデンサ１１２に蓄積される。また、スイッチ１０７がオフすることにより、出力コンデンサ１１２に蓄積された電気エネルギが負荷を介して放電される。

したがって、図５の電流モード降圧型スイッチングレギュレータは、コイル１０８に対して蓄積された電気エネルギが、出力コンデンサ１１２により平均化（積分）された電圧が負荷に供給される。

エラーアンプ１０１は、反転入力端子に対して、抵抗１１０及び抵抗１１１にて出力電圧を分圧した検出電圧が入力され、非反転入力端子に対して、基準電圧源１００から出力される基準電圧Ｖrefが入力され、上記検出電圧と基準電圧Ｖrefとの差を増幅し、増幅された結果を検出増幅電圧としてコンパレータ１０５の反転入力端子に出力する。

Ｉ／Ｖ回路１２１は、コイル１０８に流れる電流を検出し、この電流に対応する電圧を生成し、加算器１０３の一方の入力端子へ出力する。

Ｉ／Ｖ回路１２２は、負荷に流れる電流を検出し、この電流に対応する電圧を生成し、加算器１０３の他方の入力端子へ出力する。

加算器１０３は、一方の入力端子及び他方の入力端子各々から入力される電圧を加算し、双方を加算した結果を補償電圧として、コンパレータ１０５の非反転入力端子へ出力する。

すなわち、上記補償電圧は、負荷あるいはコイル１０８に直列に接続した検出器を用いて、各素子に流れる電流を検出し、負荷あるいはコイル１０８に流れる電流の電流値に比例した値を電圧値に変換して、加算器１０３により加算されたものである。

コンパレータ１０５は、反転入力端子に上記検出増幅電圧が入力され、非反転入力端子に補償電圧が入力され、検出増幅電圧及び補償電圧とを比較し、比較結果を制御信号として、ＳＲ−ラッチ１０６のリセット端子Ｒに出力する。このため、出力電圧が高くなるに従い、エラーアンプ１０１の出力する検出増幅電圧が上昇し、コンパレータ１０５は、検出増幅電圧が補償電圧を超えた場合、制御信号をＨレベルからＬレベルへ変化させる。また、コンパレータ１０５は、検出増幅電圧が補償電圧より低くなった場合、制御信号をＬレベルからＨレベルへ変化させる。

したがって、ＳＲ−ラッチ１０６は、セット端子に発振器１０４から、一定周期のクロック信号が入力され、セットされるとスイッチ信号をＨレベルとし、Ｈレベルの制御信号が入力されると出力をリセットして、スイッチ信号をＬレベルとする。スイッチ１０７は、入力されるスイッチ信号がＨレベルの状態にてオンし、Ｌレベルの状態にてオフする。
特開２００２−２８１７４２号公報

上述したように、電流モード降圧型スイッチングレギュレータは、出力電圧と出力電流との双方のフィードバック情報により、出力電圧を生成するため、スイッチ１０７のオン／オフ状態を制御するスイッチ信号のデューティを制御している。

しかしながら、従来例においては、加算器１０３に入力される電流情報を検出するカレント検出回路が、微少電流から微少電圧を生成するため、バイポーラやバイＣＭＯＳ（バイポーラとＣＭＯＳとの混在）にて形成されていたため、プロセスが煩雑となり、かつ縮小できないという欠点がある。

本発明は、このような事情に鑑みてなされたもので、カレント検出回路を全てＣＭＯＳ（Complemetary Metal Oxide Semiconductor）で生成し、従来例に比較して、プロセスを簡易化し、チップサイズを縮小することができるカレント検出回路を提供することを目的とする。

本発明のカレント検出回路（実施形態におけるカレントセンス回路）は、被測定対象（実施形態におけるコイルＬ）に流れる電流を検出し、この電流に対応した電圧を検出結果として出力するカレント検出回路（実施形態においては、電流モード型スイッチングレギュレータにおいて、コイルに流れるコイル電流の電流値に応じたセンス電圧を生成するカレント検出回路であり、このセンス電圧が補償ランプ波形の電圧によりスロープ補償されて電圧制御に用いられる）であって、ソースが電源に接続され、ゲートが接地された被測定対象を駆動するトランジスタの１／Ｎの電流を流す第１のＰチャネルトランジスタ（実施形態におけるＰチャネルトランジスタＭ１１）と、該第１のＰチャネルトランジスタのドレインにソースが接続された第２のＰチャネルトランジスタ（実施形態におけるＰチャネルトランジスタＭ１２）と、コイルに電流を流すトランジスタ（実施形態におけるＰチャネルトランジスタＭ１）のドレインに接続された第３のＰチャネルトランジスタ（実施形態におけるＰチャネルトランジスタＭ９）と、一方の端子が前記第２のＰチャネルトランジスタのドレインに接続され、他方の端子が前記第３のＰチャネルトランジスタのドレインに接続され、前記端子と他方の端子の電圧を同一とするボルテージミラー回路（本実施形態におけるボルテージミラー回路２０）と、前記第１のＰチャネルトランジスタのドレインにドレインが接続され、ソースがセンス抵抗を介して接地され、飽和領域で動作する電圧がゲートに印加された第１のＮチャネルトランジスタ（本実施形態におけるＮチャネルトランジスタＭ５）とを有し、前記第１のＮチャネルトランジスタがソース電圧を前記センス電圧として出力することを特徴とする。

本発明のカレント検出回路は、前記第２のＰチャネルトランジスタと第３のＰチャネルトランジスタとは同一サイズにて形成されていることを特徴とする。

本発明のカレント検出回路は、前記被測定対象の電流を検出する期間（本実施形態においては、コイルに電流を流すＰチャネルトランジスタＭ１がオンの期間）、第２及び第３のＰチャネルトランジスタのゲートに、これら第２及び第３のＰチャネルトランジスタをオン状態とする電圧が印加されることを特徴とする
本発明のカレント検出回路は、前記ボルテージミラー回路が、ドレインが前記一方の端子に接続された第２のＮチャネルトランジスタ（本実施形態におけるＮチャネルトランジスタＭ３）と、該第２のＮチャネルトランジスタのソースにドレインが接続された第３のＮチャネルトランジスタ（本実施形態におけるＮチャネルトランジスタＭ４）と、ドレインが前記他方の端子に接続され、ゲートが前記第２のＮチャネルトランジスタのゲートに接続された第４のＮチャネルトランジスタ（本実施形態におけるＮチャネルトランジスタＭ８）と、ドレインが前記第４のＮチャネルトランジスタのソースに接続され、ゲートが前記第３のＮチャネルトランジスタのゲートに接続された第５のＮチャネルトランジスタ（本実施形態におけるＮチャネルトランジスタＭ６）と、前記一方の端子に非反転入力端子が接続され、前記他方の端子に反転入力端子が接続され、出力端子が第２及び第４のＮチャネルトランジスタのゲートに接続されたオペアンプとを有し、前記第３及び第５のＮチャネルトランジスタのゲートに基準電圧が印加されていることを特徴とする。

本発明のカレント検出回路は、前記第１のＮチャネルトランジスタのゲートが前記第３のＮチャネルトランジスタのドレインに接続されていることを特徴とする。

本発明のスイッチングレギュレータは、電流モード型スイッチングレギュレータにおいて、スロープ補償の補償ランプ波形を出力するスロープ補償回路と、電圧変換に用いるコイルに流れる電流を測定し、この電流に対応するセンス電圧を生成するカレント検出回路と、前記補償ランプ波形の電圧とセンス電圧とを加算して補正した補償センス電圧を生成する加算器と、該補正した補償センス電圧により、出力電圧の制御を行う出力電圧制御回路とを有し、前記カレント検出回路として、上記いずれかに記載されたカレント検出回路を用い、検出結果として前記センス電圧を得ることを特徴とする。

以上説明した構成を採用することにより、本発明によれば、第１のＰチャネルトランジスタ及び電圧変換に用いるコイルを駆動するトランジスタと、ボルテージミラー回路の端子との間に、それぞれ第２のＰチャネルトランジスタ、第３のＰチャネルトランジスタを、検出のためのスイッチとして介挿しているため、第１のＰチャネルトランジスタとコイルを駆動するトランジスタとのドレイン−ソース間電圧を同様の値とすることができ、センス抵抗に対して、トランジスタ比に対応した電流を流せるため、従来の様にバイポーラやバイＣＭＯＳにて構成することなく、全トランジスタをＣＭＯＳ構成として形成することができ、電流モード型スイッチングレギュレータ半導体装置のプロセスを簡易化し、チップサイズを縮小することができ、製造コストを低下させることが可能である。

これにより、本発明によれば、上述したカレントセンス回路を用いることにより、正確なコイルに流れる電流に対応したセンス電圧を生成することが可能となり、負荷に対応した出力電圧を高速かつ高い精度にて出力することができる電流モード型スイッチングレギュレータを安価に構成することができる。

以下、本発明の一実施形態によるカレント検出回路５を用いた、電流モード降圧型スイッチングレギュレータ用半導体装置１を図面を参照して説明する。図１は同実施形態による電圧降下型スイッチングレギュレータの構成例を示すブロック図である。本願発明における最も特徴的な構成は、出力端子Ｐoutから出力される出力電圧Ｖoutを制御するために用いる、コイルＬあるいはＰチャネルトランジスタＭ１に流れる電流を、高い精度にて測定するＣＭＯＳにて形成されたカレントセンス回路５であり、詳細については詳述する。

この図１において、本実施形態の電流モード降圧型スイッチングレギュレータは、電流モード降圧型スイッチングレギュレータ用半導体装置１と、電圧変換（本実施形態において降圧）に用いるコイルＬと、このコイルＬから出力される電圧を平滑する平滑用のコンデンサＣ２とから構成され、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐチャネルトランジスタ）Ｍ１がオンし、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎチャネルトランジスタ）Ｍ２がオフすることにより、端子Ｐinを介して電源Ｄ１から出力端子（ＣＯＮＴ端子）を介してコイルＬに電流が流れ、電源Ｄ１の電圧である入力電圧Ｖinが、電気エネルギ（すなわち、電荷）としてコイルＬに蓄積される。また、ＰチャネルトランジスタＭ１がオフし、ＮチャネルトランジスタＭ２がオンすることにより、コイルＬに蓄積された電気エネルギが放電される。電源Ｄ１の出力端子と接地点との間には、コンデンサＣ１が接続されている。

ＰチャネルトランジスタＭ１はソースが端子Ｐinに接続され、すなわち端子Ｐinを介して電源Ｄ１へソースが接続され、ＮチャネルトランジスタＭ２はソースが端子Ｐsに接続され、すなわち端子Ｐsを介して接地されている。他の過電圧保護回路１３，エラーアンプ３，スロープ補償回路４，カレントセンス回路５，ＰＷＭコンパレータ６，加算器７，発振器８，ＰＷＭ制御回路９及びオア回路１２の各回路は、端子Ｐinを介して電源Ｄ１と接続され、端子Ｐsを介して接地点と接続されている。

したがって、電流モード降圧型スイッチングレギュレータは、コイルＬに対して電気エネルギを蓄積する期間と放電する期間とで、出力端子Ｐoutから負荷に対して出力される出力電圧Ｖoutが調整され、コイルＬとコンデンサＣ２とにより平均化（積分）された出力電圧Ｖoutが負荷に供給される。

ＰチャネルトランジスタＭ１は、ドレインがＮチャネルトランジスタＭ２のドレインと、端子ＣＯＮＴにて接続（直列接続）され、コイルＬの一端がこの端子ＣＯＮＴに接続され、他端が負荷に（すなわち出力端子Ｐoutに）接続されている。また、ＰチャネルトランジスタＭ１はゲートがＰＷＭ制御回路９の端子ＱＢに接続され、ＮチャネルトランジスタＭ２はゲートがＰＷＭ制御回路９の端子Ｑに接続されている。

エラーアンプ３は、反転端子にコンデンサＣ２とコイルＬとの接続点である出力端子の電圧、すなわち出力電圧Ｖoutを抵抗Ｒ１及び抵抗Ｒ２（直列接続した分圧回路）により分圧した分圧電圧が入力され、非反転端子に基準電源Ｄ２が出力する基準電圧Ｖrefが入力され、上記分圧電圧と基準電圧Ｖrefとの差を増幅し、増幅された結果を検出電圧としてＰＷＭコンパレータ６の反転入力端子に出力する。また、出力電圧Ｖoutが入力される端子ＦＤと、抵抗Ｒ１及び抵抗Ｒ２の接続点との間に、出力電圧の変化を抵抗Ｒ１及び抵抗Ｒ２の接続点に対して位相制御用のコンデンサＣ３が介挿されている。

ここで、スイッチングレギュレータが出力する出力電圧Ｖoutにおいて、負荷に供給する電圧の目標値である目標電圧は、エラーアンプ３に接続された基準電圧源Ｄ２の基準電圧Ｖrefとして設定されている。すなわち、本実施形態においては、目標電圧の定義は、出力電圧の負荷に対して与える制御目標として設定されている電圧を示している。エラーアンプ３において、基準電圧は、すでに述べたように、分圧回路により出力電圧が分圧された分圧電圧と比較される電圧であり、出力電圧が目標電圧と一致したときにおける分圧電圧が設定される。したがって、この分圧回路にて出力電圧を分圧した分圧電圧が、上記基準電圧を超えた場合、出力電圧が目標電圧を超えたとしている。

スロープ補償回路４は、発振器８の発振するクロック信号の周波数の周期Ｔに同期して、鋸歯状の補償ランプ波（後に説明する傾きｍにより線形に順次変化する電圧波形）を発生し、加算器７の入力端子ａへ出力する。

カレントセンス回路５は、コイルＬに流れる電流の電流値を検出、すなわち負荷容量の変動に対応した電流変動を検出し、センス電圧（コイルに流れる電流値に対応している）Ｓ１を生成し、加算器７の入力端子ｂへ出力する。このセンス電圧は、上記スロープ補償回路４が出力する補償ランプ波の電圧によりスロープ補償（補正）されることとなる。

ここで、コイルＬに流れる電流の変化に対応して、出力電圧Ｖoutが変化するため、スロープ補償の補償ランプ波の電圧値に対し、コイルＬに流れる電流の電流変化に対応したセンス電圧を求め、後述するように、補償ランプ波に対してフィードバックすることにより、高い精度の制御が行える。

すなわち、コイルＬに流れる電流に対応させて、ＰチャネルトランジスタＭ１をオンする期間の調整を行う。したがって、コイルＬに流れる電流に対応したセンス電圧が、補償ランプ波の電圧によりスロープ補償され、コイルＬに流れる電流（１次情報）により出力電圧が決定されるため、負荷変動に対する制御の応答速度が高速となる。

加算器７は、上述したように、スロープ補償回路４が出力する補償ランプ波の電圧値（入力端子ａに入力される）と、カレントセンス回路５から出力されるセンス電圧（入力端子ｂに入力される）とを加算することにより、コイルＬに流れる電流に対応したセンス電圧を、補償ランプ波によりスロープ補償してＰＷＭコンパレータ６の非反転入力端子へ出力する。

ＰＷＭコンパレータ６は、エラーアンプ３から出力される検出電圧と、加算器７から入力される上記スロープ補償されたセンス電圧の電圧値とを比較し、図２に示すように、補償ランプ波の電圧値が検出電圧が超えた場合、ＰＷＭ制御信号をＨレベルのパルスとして出力する。

発振器８は予め設定されている周期Ｔにより、周期的にクロック信号（Ｈレベルのパルス）を出力する。

ＰＷＭ制御回路９は、図２に示すように、クロック信号の立ち上がりエッジに同期して、ＰチャネルトランジスタＭ１のゲートに出力端子ＱＢを介してＬレベルの電圧を印加してオン状態とし、ＮチャネルトランジスタＭ２のゲートに出力端子Ｑを介してＬレベルの電圧を印加してオフ状態とする。

また、ＰＷＭ制御回路９は、ＰＷＭ制御信号（Ｈレベルのパルス）の立ち上がりエッジに同期して、ＰチャネルトランジスタＭ１のゲートに出力端子ＱＢを介してＨレベルの電圧を印加してオフ状態とし、ＮチャネルトランジスタＭ２のゲートに出力端子Ｑを介してＨレベルの電圧を印加してオン状態とする。

過電圧保護回路２は、非反転入力端子に分圧電圧が入力され、反転入力端子に基準電圧Ｖrefが入力されており、出力電圧が予め設定された電圧、すなわちこの出力電圧に対応する分圧電圧が基準電圧Ｖrefを超えた場合、ＮチャンルトランジスタＭ１３をオンし、負荷保護及び半導体素子１の保護のため出力電圧Ｖoutを低下させる。

上述したスロープ補償とは、電流モードスイッチングレギュレータにおいて、コイルに流れる電流が連続モードにて連続５０％以上のデューティサイクルにて動作した場合、スイッチング周波数の整数倍の周期にて発振、すなわちサブハーモニック発振を起こすことが知られている。ここで、コイルに流れる電流の上昇スロープは、入力電圧ＶinとコイルＬのインダクタンス値とで決定され、またコイルに流れる電流の下降スロープは出力端子に接続された負荷のエネルギ消費により決定されている。

同一の周期においても、ＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２とのスイッチングのオン／オフのディユーティがばらつくことが多く、図３に示すように、コイルに流れる電流ＩLがΔＩoずれた点から開始されると、次の周期にてはΔＩo1＜ΔＩo2となり、開始する電流値が徐々に増加し、何周期目かで安定する動作を行うためサブハーモニック発振を起こすこととなる。

逆に、ずれる電流をΔＩo1＞ΔＩo2となるよう、すなわち徐々に開始する電流Ｉoが小さくなるよう制御した場合、変化が徐々に収束して、安定動作となる。

このため、サブハーモニック発振を起こすコイル電流が連続にて５０％以上のデューティサイクルでも安定に動作させるよう、次の周期における開始電流を減少させるために、上述したスロープ補償が必要となる。

安定動作を行うためには、スロープ補償の上昇線の傾きｍはΔｉo1＞Δｉo2となるように、一般的に、電流モード降圧型スイッチングレギュレータの場合、下記の式にて示す傾きｍとする必要がある。

ｍ≧（ｍ2−ｍ1）／２＝（２Ｖout−Ｖin）／２Ｌ
ここで、ｍ2はコイル電流の下降スロープの傾き、すなわち電流減少率であり、
ｍ2＝（Ｖout−Ｖin）／Ｌ
で表される。

また、ｍ1はコイル電流の上昇スロープの傾き、すなわち電流増加率であり、
ｍ1＝Ｖin／Ｌ
で表される。

スロープ補償回路４は、上述したｍの傾きを有する鋸波形状のスロープ補償の補償ランプ波を、発振器８の出力するクロック信号に同期して出力する。

次に、図４を用いて、本発明の実施形態によるカレントセンス回路５を詳細に説明する。図４は本実施形態によるカレントセンス回路５の構成回路例を示す概念図である。

カレントセンス回路５は、ＰチャネルトランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２と、ＮチャネルトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８と、オペアンプＯＰと、センス抵抗Ｒsとから構成されている。

ＰチャネルトランジスタＭ９は、ソースがＰチャネルトランジスタＭ１（出力バッファ）のドレイン、すなわち、一端が負荷に接続されたコイルＬの他端（接続点Ｗ）に接続され、ゲートがＰＷＭ制御回路９の出力端子ＱＢに接続されている。

ＰチャネルトランジスタＭ１０は、ソースが電源Ｄ１による電源電圧（Ｖin）の電源線に接続され、ゲートがＰＷＭ制御回路９の出力端子Ｑに接続され、ドレインがＰチャネルトランジスタＭ９のドレインと接続点Ｙにて接続されている。ここで、各カレントセンス回路５における他の各トランジスタも同様に、端子Ｐinを介して電源Ｄ１に接続された電源線を介して電源電圧Ｖinが供給されている。

ＰチャネルトランジスタＭ１１は、ソースが電源電圧の電源線に接続され、ゲートがＰＷＭ制御回路９の出力端子ＱＢに接続されている。

ＰチャネルトランジスタＭ１２は、ソースがＰチャネルトランジスタＭ１１のドレイン、すなわち接続点Ｘに接続され、ゲートがＰＷＭ制御回路９の出力端子ＱＢに接続されている。

上記ＮチャネルトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８と、オペアンプＯＰとにより、ボルテージミラー回路２０が構成され、ボルテージミラー回路２０は、接続点Ｘ及び接続点Ｙの電圧を同一とするよう動作する。

また、ＰチャネルトランジスタＭ９とＰチャネルトランジスタＭ１２とは、トランジスタサイズ（チャネル長及びチャネル幅）が異なると、互いのドレイン−ソース間電圧に誤差が生じるため、同一トランジスタサイズとし、かつ同一の閾値電圧にて形成され、プロセスのばらつきを防止するため、近接して配置されるレイアウト設計となっている。

ここで、ＮチャネルトランジスタＭ３は、ドレインが接続点Ｘと接続され、ソースがＮチャネルトランジスタＭ４のドレインと接続されている。このＮチャネルトランジスタＭ４は、ソースが接地されている。

ＮチャネルトランジスタＭ８は、ドレインが接続点Ｙと接続され、ソースがＮチャネルトランジスタＭ６のドレインと接続されている。このＮチャネルトランジスタＭ６は、ソースが接地されている。

オペアンプＯＰは、非反転入力端子が接続点Ｘと接続され、反転入力端子が接続点Ｙと接続され、出力端子がＮチャネルトランジスタＭ３及びＭ８のゲートに接続されている。

ＮチャネルトランジスタＭ７はドレイン及びゲートが定電流源１００を介して電源電圧の配線に接続され、ソースが接地されており、定電流Ｉが定電流源１００から流れている。

ＮチャネルトランジスタＭ４及びＭ６のゲートがＮチャネルトランジスタＭ７のゲート及びドレインに接続され、バイアスされており、ＮチャネルトランジスタＭ４及びＭ６には上記定電流Ｉが流れている。

ＮチャネルトランジスタＭ５は、ＰチャネルトランジスタＭ１１のドレインとＰチャネルトランジスタＭ１２のソースとの接続点Ｐに対してドレインが接続され、ゲートがＮチャネルトランジスタＭ３のソース及びＮチャネルトランジスタＭ４のドレインの接続点Ｚに接続され、ソースがセンス抵抗Ｒsを介して接地されている。このＮチャネルトランジスタＭ５のソースとセンス抵抗Ｒsとの接続点Ｆの電圧がセンス電圧Ｓ１として加算器７の一方の入力端子へ出力される。ここで、ＮチャネルトランジスタＭ３とＮチャネルトランジスタＭ５とはダーリントン接続され、ＮチャネルトランジスタＭ３及びＭ５は飽和領域にて動作するようゲート電圧が設定される。

上記ＰチャネルトランジスタＭ１１は、ＰチャネルトランジスタＭ１のトランジスタサイズの１／Ｎにて形成、すなわち、ＰチャネルトランジスタＭ１の１／Ｎの電流が流れるように形成されている。

上記定電流Ｉは、ボルテージミラー回路２０を動作させて、接続点Ｘ及びＹを同じ電圧にするためだけに必要な微少電流（例えば、１μＡ）が流れる。また、オペアンプＯＰは、ＣＭＯＳで形成された一般的な回路構成である。

したがって、センス電圧Ｓ１は、コイルＬに流れる電流の１／Ｎの電流に対応した電圧値として、センス抵抗Ｒs間の電位差として出力される。このセンス抵抗Ｒsは、ＰチャネルトランジスタＭ１１のドレイン−ソース間電圧に誤差を生じさせないため、以下に示すように低い抵抗値（例えば、数十Ωから数百Ω）に設定される。

オペアンプＯＰの出力端子の電圧は、ＮチャネルトランジスタＭ３のＶgs（ゲート−ソース間電圧）と、ＮチャネルトランジスタＭ５のＶgsとＶAとにより決定される。ここで、ＶAはＲsense（Ｒsの抵抗値）と、Ｎチャネルトランジスタに流れる電流値ＩD（ドレイン電流）とを乗したものである。したがって、オペアンプＯＰの出力端子の電圧は、Ｖgs（Ｍ３）＋Ｖgs（Ｍ５）＋Ｒsense×ＩDとなる。このため、オペアンプＯＰの出力電圧の予め設定された振幅範囲の上限を、Ｖgs（Ｍ３）＋Ｖgs（Ｍ５）＋Ｒsense×ＩDが超えないように、抵抗値Ｒsenseを設定する。

例えば、Ｖgs（Ｍ３）＝０．６Ｖ、Ｖgs（Ｍ５）＝０．６Ｖ、ＩDを１mＡとし、アンプの出力電圧の振幅範囲の上限を２．８Ｖとすると、Ｒsense＝１６００Ωと設定される。

上述した構成により、本実施形態によるカレント検出回路は、コイルＬに流れる大電流から、補償ランプ波形の電圧を補正する微少電圧のセンス電圧Ｓ１を容易に生成する構成をＣＭＯＳ構成により実現することができる。これにより、本実施形態は、従来の様にバイポーラやバイＣＭＯＳを用いる必要が無く、通常のＣＭＯＳプロセスにて容易に作成できるため、ロジック回路に混載でき、微細化も可能となり、チップの製造コストを、従来例に比較して低下させることができる。

図２を用いて、本実施形態によるカレントセンス回路５の動作を含め、図１に示す電流モード型降圧スイッチングレギュレータの動作を以下に説明する。

時刻ｔ１において、発振器８がクロック信号をＨレベルのパルス信号として出力すると、ＰＷＭ制御回路９は、出力端子ＱＢをＨレベルからＬレベルに遷移するとともに、出力端子ＱをＨレベルからＬレベルに遷移させる。

これにより、ＰチャネルトランジスタＭ１がオン状態となり、ＮチャネルトランジスタＭ２がオフ状態となり、電源Ｄ１からコイルＬに駆動電流が流れることにより、コイルＬに電気エネルギが蓄積される。

このとき、スロープ補償回路４は、上記クロック信号に同期して、傾きｍにて線形に変化する（本実施形態においては傾きｍにて上昇する）補償ランプ波の出力を開始する。

また、ＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９は、ゲートにＬレベルの制御信号が入力されてオン状態となる。

すなわち、このＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９は、コイルＬに電流が流れる期間において、カレントセンス回路５がコイルＬに流れる電流に対応するセンス電圧Ｓ１を生成させるためのスイッチとして動作する。

接続点Ｘ及びＹが同一の電圧となるため、ＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９のソース−ドレイン電圧が同一となる、すなわちコイルＬの他端とＰチャネルトランジスタＭ９のドレインとが接続された接続点Ｗと同一の電圧となることにより、コイルＬに流れる電流に対し、１／Ｎの電流値の電流が、接続点ＰからＮチャネルトランジスタＭ５に対して正確に流れることとなる。

これにより、カレントセンス回路５は、センス抵抗Ｒsの端子間の電圧降下をセンス電圧、すなわちセンス電圧Ｓ１として出力する。ここで、センス抵抗Ｒsの抵抗値が、上述したように適正に調整されていない場合、センス電圧Ｓ１が大きくなると、オペアンプＯＰの出力電圧が飽和して正常な動作が行われず、ＰチャネルトランジスタＭ１１及びＭ１のゲート−ソース電圧が異なり、正確な電流値が得られなくなる。

このとき、接続点Ｘの電圧Ｖxが接続点Ｙの電圧Ｖyに対して低下した場合、すなわちコイル電流が増加した場合、オペアンプＯＰの出力電圧が低下することとなり、ＮチャネルトランジスタＭ３のソース電圧、すなわち接続点Ｚの電圧Ｖzも低下し、この電圧Ｖzの低下に対応して、ＮチャネルトランジスタＭ５のソース電圧、すなわちセンス電圧Ｓ１が低下することとなる。その結果、ＮチャネルトランジスタＭ３のドレイン電流が低下し、電圧Ｖxが上昇するフィードバックループが形成されている。

すなわち、オペアンプＯＰがＮチャネルトランジスタＭ３のソース電圧の変化により、出力端子から出力する電圧の極性が反転し、ネガティブフィードバックループを形成し、Ｖx＝Ｖyとなるように電圧調整が行われる。

加算器７は、一方の入力端子ａに入力される補償ランプ波の電圧値に対して、入力端子ｂから入力される上記センス電圧Ｓ１を加算し、補償ランプ波の電圧によりスロープ補償したセンス電圧Ｓ１をＰＷＭコンパレータ６の反転入力端子に対して出力する。

これにより、ＰＷＭコンパレータ６は、エラーアンプ３から入力する検出電圧を、コイルＬに流れる電流に対応したセンス電圧Ｓ１を補償ランプ波にてスロープ補償した電圧と比較することとなり、リアルタイムにコイルＬに流れる電流値をフィードバックして、ＰチャネルトランジスタＭ１のオンしている時間を制御するＰＷＭ制御信号を出力することができる。

時刻ｔ２において、ＰＷＭコンパレータ６は、傾きｍにて線形的に上昇する補償ランプ波の電圧がエラーアンプ３の出力電圧を超えたことを検出すると、出力するＰＷＭ制御信号の電圧をＬレベルからＨレベルに遷移させる。

そして、ＰＷＭ制御回路９は、ＰＷＭコンパレータ６から入力されるＰＷＭ制御信号の電圧がＬレベルからＨレベルに変化することにより、出力端子ＱＢから出力する電圧をＬレベルからＨレベルに遷移させ、出力端子Ｑから出力する電圧をＬレベルからＨレベルに遷移させる。

これにより、ＰチャネルトランジスタＭ１がオフし、ＮチャネルトランジスタＭ２がオンし、コイルＬに蓄積された電気エネルギが放電される。

このとき、ＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９のゲート電圧が、ＬレベルからＨレベルに変化することにより、ＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９がオフ状態となる。

ここで、接続点Ｙがフローティングとなり不安定な電圧状態となると、カレントセンス回路５が誤動作し、ノイズを増幅してセンス電圧Ｓ１を出力することを防止するため、ＰチャネルトランジスタＭ１０のゲートがＨレベルからＬレベルに遷移して、接続点Ｙを電源電圧値とする。

次に、時刻ｔ３において、スロープ補償回路４は、補償ランプ波形が設定された極大値となり、補償ランプ波の出力を停止させる。

これにより、ＰＷＭコンパレータ６は、補償ランプ波の電圧がエラーアンプ３の出力電圧に対して低くなったことを検出すると、出力するＰＷＭ制御信号の電圧をＨレベルからＬレベルに遷移させる。

次に、時刻ｔ４において、発振器８がクロック信号を出力し、次の周期が開始され、上述したように、時刻ｔ１から時刻ｔ４の動作が繰り返される。

上述した構成により、本実施形態の電流モード型スイッチングレギュレータ半導体装置は、すでに述べたＣＭＯＳ構成のカレントセンス回路、すなわちＰチャネルトランジスタＭ９と同一トランジスタサイズ及び同一閾値電圧を有し、レイアウトにおいて近接に配置されたＰチャネルトランジスタＭ１２を用けたことにより、ＰチャネルトランジスタＭ１１とＰチャネルトランジスタＭ１とにおけるゲート−ソース間電圧にオフセットを生じさせることなく、ＮチャネルトランジスタＭ５にオフセットによる誤差電流が流れることを抑制することができ、コイルＬに流れる１／Ｎの正確な電流を検出し、この電流に対応したセンス電圧Ｓ１を加算器７へ供給するため、コイルＬに流れる電流情報により、リアルタイムにスロープ補償の補償ランプ波形の電圧を補正することができ、コイルＬに流れる電流に対応して高速にＰチャネルトランジスタＭ１のオン期間を制御することができる。

また、本実施形態においては、降圧型の電流モード型スイッチングレギュレータにより、本発明のカレント検出回路を説明したが、本発明のカレント検出回路を昇圧型の電流モード型スイッチングレギュレータに用いてもよい。

本発明の一実施形態によるカレントセンス回路を用いた電流モード型スイッチングレギュレータの構成例を示す概念図である。図１の電流モード型スイッチングレギュレータの動作を説明するための波形図である。図１の電流モード型スイッチングレギュレータにおけるスロープ補償の動作を説明するための波形図である。図１の電流モード型スイッチングレギュレータにおけるカレントセンス回路の構成例を示す概念図である。従来の電流モード型スイッチングレギュレータの構成例を示す概念図である。

符号の説明

１…スイッチングレギュレータ用半導体装置
２…過電圧保護回路
３…エラーアンプ
４…スロープ補償回路
５…カレントセンス回路
６…ＰＷＭコンパレータ
７…加算器
８…発振器（ＯＳＣ）
９…ＰＷＭ制御回路
１００…定電流源
Ｃ１，Ｃ２，Ｃ３…コンデンサ
Ｍ１，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２…Ｐチャネルトランジスタ
Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ１３…Ｎチャネルトランジスタ
Ｒ１，Ｒ２，Ｒs…抵抗

Claims

被測定対象に流れる電流を検出し、この電流に対応した電圧を検出結果として出力するカレント検出回路であって、
ソースが電源に接続され、ゲートが接地された被測定対象を駆動するトランジスタの１／Ｎの電流を流す第１のＰチャネルトランジスタと、
該第１のＰチャネルトランジスタのドレインにソースが接続された第２のＰチャネルトランジスタと、
前記被測定対象に接続された第３のＰチャネルトランジスタと、
一方の端子が前記第２のＰチャネルトランジスタのドレインに接続され、他方の端子が前記第３のＰチャネルトランジスタのドレインに接続され、前記端子と他方の端子の電圧を同一とするボルテージミラー回路と、
前記第１のＰチャネルトランジスタのドレインにドレインが接続され、ソースがセンス抵抗を介して接地され、飽和領域で動作する電圧がゲートに印加された第１のＮチャネルトランジスタと
を有し、
前記第１のＮチャネルトランジスタがソース電圧を前記検出結果の電圧として出力することを特徴とするカレント検出回路。
前記第２のＰチャネルトランジスタと第３のＰチャネルトランジスタとは同一サイズにて形成されていることを特徴とする請求項１記載のカレント検出回路。
前記被測定対象の電流を検出する期間、第２及び第３のＰチャネルトランジスタのゲートに、これら第２及び第３のＰチャネルトランジスタをオン状態とする電圧が印加されることを特徴とする請求項１または請求項２に記載のカレント検出回路。
前記ボルテージミラー回路が、
ドレインが前記一方の端子に接続された第２のＮチャネルトランジスタと、
該第２のＮチャネルトランジスタのソースにドレインが接続された第３のＮチャネルトランジスタと、
ドレインが前記他方の端子に接続され、ゲートが前記第２のＮチャネルトランジスタのゲートに接続された第４のＮチャネルトランジスタと、
ドレインが前記第４のＮチャネルトランジスタのソースに接続され、ゲートが前記第３のＮチャネルトランジスタのゲートに接続された第５のＮチャネルトランジスタと、
前記一方の端子に非反転入力端子が接続され、前記他方の端子に反転入力端子が接続され、出力端子が第２及び第４のＮチャネルトランジスタのゲートに接続されたオペアンプと
を有し、
前記第３及び第５のＮチャネルトランジスタのゲートに基準電圧が印加されていることを特徴とする請求項１から請求項３のいずれかに記載のカレント検出回路。
前記第１のＮチャネルトランジスタのゲートが前記第３のＮチャネルトランジスタのドレインに接続されていることを特徴とする請求項４に記載のカレント検出回路。
電流モード型スイッチングレギュレータにおいて、
スロープ補償の補償ランプ波形を出力するスロープ補償回路と、
電圧変換に用いるコイルに流れる電流を測定し、この電流に対応するセンス電圧を生成するカレント検出回路と、
前記補償ランプ波形の電圧とセンス電圧とを加算して補正した補償センス電圧を生成する加算器と、
該補正した補償センス電圧により、出力電圧の制御を行う出力電圧制御回路と
を有し、
前記カレント検出回路として、請求項１から請求項５のいずれかに記載されたカレント検出回路を用い、検出結果として前記センス電圧を得ることを特徴とする電流モード型スイッチングレギュレータ。