JP7063651B2 - 信号検出回路及び信号検出方法 - Google Patents

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Description

本発明は、信号の電圧レベルの変化を検出する信号検出回路及び信号検出方法に関する。
従来から、物理量を測定するセンサ素子が測定結果として出力する微小な電圧変化を検出する信号検出回路が用いられている。
例えば、図３には、センサ素子として焦電型赤外線検出素子（以下、焦電型検出素子と示す）の検出した電圧変化を検出する信号検出回路の構成が示されている（例えば、特許文献１参照）。
信号検出回路２００は、焦電素子３０１の発生する電荷により、焦電型検出素子３００の両端の微少な変化を検出し、検出信号を出力する。
焦電型検出素子３００は、焦電素子３０１と抵抗３０２とが並列に接続されて形成されている。
また、信号検出回路２００は、ｎチャネル型ＭＯＳトランジスタ２０４、抵抗２０５、抵抗２０６及びコンデンサ２０７を備えている。また、信号検出回路２００は、出力端子２０８がコンパレータ４００の入力に接続されている。コンパレータ４００は、抵抗２０５の一端とｎチャネル型ＭＯＳトランジスタ２０４のドレインとの接続点Ｐ（出力端子２０８）に入力が接続されている。
焦電型検出素子３００は、赤外線を検出することにより、信号検出回路２００の入力端子２０３に対して供給する電圧信号の電圧値が変化する。ここで、焦電型検出素子３００は、赤外線の放射源が近づいた場合、電圧信号の電圧値が＋（プラス）側に変化し、一方、赤外線の放射源が遠ざかる場合、電圧信号の電圧値が－（マイナス）側に変化する。
図４は、信号検出回路２００における入力端子２０３の電圧変化の検出を説明する波形図である。図４においては、全てのグラフにおいて縦軸が電圧値で横軸が時間である。
ここで、ｎチャネル型ＭＯＳトランジスタ２０４には、抵抗２０６を介して所定のバイアス電流が流れている。このため、接続点Ｐの電圧は、所定のバイアス電流による抵抗２０５の電圧降下により、電源電圧ＶＤＤより電圧ΔＶ低下した電圧ＶＨとなる。焦電型検出素子３００の電圧信号の電圧値が＋側にΔＶＳＩＧ＿Ｈ上昇した場合、ｎチャネル型ＭＯＳトランジスタ２０４に流れる電流が増加し、この増加した電流がコンデンサ２０７の充電に用いられる。
このため、ｎチャネル型ＭＯＳトランジスタ２０４は、ゲートソース電圧ＶＧＳが、ドレイン電流ＩＤとコンデンサ２０７の容量とで決まる所定の時間維持される。そして、ｎチャネル型ＭＯＳトランジスタ２０４には、所定の時間において増加したドレイン電流ＩＤが流れる。これにより、接続点Ｐの電圧値は、増加した電流が抵抗２０５に流れるため、抵抗２０５における電圧降下の電圧が上昇することで低下する。そして、接続点Ｐからは、この維持されている時間に対応した時間幅Ｔの「Ｌ」レベルのパルスが出力される。そして、コンパレータ４００は、接続点Ｐから出力されるパルスの波形を成形して出力信号として出力する。
一方、焦電型検出素子３００の電圧信号の電圧値が－側にΔＶＳＩＧ＿Ｌ低下した場合、ｎチャネル型ＭＯＳトランジスタ２０４がオフ状態となり、電流が流れなくなる。このため、接続点Ｐの電圧値は、抵抗２０５の電圧降下が無くなり、電源電圧のＶＤＤとなる。しかしながら、信号検出回路２００は、焦電型検出素子３００の電圧信号の電圧値が上昇した際を検知する構成である。このため、コンパレータ４００は、接続点Ｐから入力するパルスの電圧が基準電圧値に比較して低い場合に波形を成形して出力信号を出力する。したがて、コンパレータ４００は、基準電圧より高い電圧、例えば電圧ＶＨ、あるいは電源電圧ＶＤＤのパルスが入力されても、出力信号を出力しない。
このため、焦電型検出素子３００の電圧信号の電圧値が＋側及び－側の各々の変化を検出したい場合、図３に示す信号検出回路２００と、この信号検出回路２００と同様な構成の－側の変化を検出する信号検出回路とを有する回路を構成する。
図５は、焦電型検出素子３００の電圧信号の電圧値における＋側及び－側の各々の変化を検出する回路の構成例を示す図である。
図５に示す回路は、正側変化検出回路（信号検出回路）２００、負側変化検出回路２５０、コンパレータ４００、コンパレータ４５０及びオア回路５５０を備えている。
端子５６０に焦電型検出素子３００が接続されており、焦電型検出素子３００から電圧信号が正側変化検出回路２００及び負側変化検出回路２５０の各々に供給される。
そして、正側変化検出回路２００は、上述したように、焦電型検出素子３００の電圧信号の電圧値が＋側に変化すると検出結果として、負パルス（Ｈレベル→Ｌレベル→Ｈレベルと遷移するパルス）を出力する。コンパレータ４００は、正側変化検出回路２００からの上記負パルスを整形して、正パルス（Ｌレベル→Ｈレベル→Ｌレベルと遷移するパルス）の出力信号を出力する。
また、負側変化検出回路２５０は、上述したように、焦電型検出素子３００の電圧信号の電圧値が－側に変化すると検出結果として正パルスを出力する。コンパレータ４００は、正側変化検出回路２００からの上記正パルスを整形して、正パルスの出力信号を出力する。
オア回路５００は、焦電型検出素子３００の電圧信号の電圧値が＋側及び－側の各々の変化した場合、いずれにおいても正パルスを出力する。
特開２０１５－４９０４３号公報
しかしながら、図５に示す回路の場合、電圧信号の電圧値が＋側に変化したことを検出する構成として、正側変化検出回路２００及びコンパレータ４００が必要となり、焦電型検出素子３００の電圧信号の電圧値が－側に変化したことを検出する構成として、負側変化検出回路２５０及びコンパレータ４５０が必要となる。
また、コンパレータ４００及びコンパレータ４５０の各々の出力信号を合成するため、オア回路５５０が必要となる。
この結果、電圧信号の電圧値の＋側への変化及び－側への変化の双方を検出する構成とする場合、図５に示すように回路規模が大きくなり、消費電流も増加する。
本発明は、このような事情に鑑みてなされたもので、回路規模及び消費電流の増加を抑制し、電圧信号の電圧値が＋側及び－側の各々の変化を検出することが可能であり、回路規模及び消費電流の増加を抑制した構成の信号検出回路及び信号検出方法を提供することを目的とする。
本発明の一態様は、ソースが電源端子に第１電流制限部を介して接続され、ゲートに入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ドレインが電流電圧変換部を介して接地された第１ｐチャネル型ＭＯＳトランジスタと、ドレインが前記電源端子に抵抗を介して接続され、ゲートに前記入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ソースが第２電流制限部を介して接地された第１ｎチャネル型ＭＯＳトランジスタと、ドレインが前記抵抗と前記第１ｎチャネル型ＭＯＳトランジスタのドレインとの第１接続点と接続され、ゲートが前記第１ｐチャネル型ＭＯＳトランジスタのドレインと前記電流電圧変換部との第２接続点に接続され、ソースが接地された第２ｎチャネル型ＭＯＳトランジスタとを備えることを特徴とする信号検出回路である。
本発明の一態様は、ソースが電源端子に第１電流制限部を介して接続され、ゲートに入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ドレインが電流電圧変換部を介して接地された第１ｐチャネル型ＭＯＳトランジスタと、ドレインが前記電源端子に抵抗を介して接続され、ゲートに前記入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ソースが第２電流制限部を介して接地された第１ｎチャネル型ＭＯＳトランジスタと、ドレインが前記抵抗と前記第１ｎチャネル型ＭＯＳトランジスタのドレインとの第１接続点と接続され、ゲートが前記第１ｐチャネル型ＭＯＳトランジスタのドレインと前記電流電圧変換部との第２接続点に接続され、ソースが接地された第２ｎチャネル型ＭＯＳトランジスタとを備える信号検出回路を用いた信号検出方法であり、前記抵抗、前記第１ｎチャネル型ＭＯＳトランジスタ、及び前記第２ｎチャネル型ＭＯＳトランジスタから構成されたノア型のソース接地増幅回路により、前記第１ｎチャネル型ＭＯＳトランジスタと前記抵抗との回路により、入力端子から入力される信号電圧の正電圧側への変化を増幅し、前記第２ｎチャネル型ＭＯＳトランジスタと前記抵抗との回路により、前記入力端子から入力される信号電圧の負電圧側への変化を増幅することを特徴とする信号検出方法である。
この発明によれば、電圧信号の電圧値が＋側及び－側の各々の変化を検出することが可能であり、回路規模及び消費電流の増加を抑制することができる信号検出回路及び信号検出方法を提供することができる。
本発明の一実施形態による信号検出回路の構成例を示す概略ブロック図である。 信号検出回路１における入力端子１０１の電圧信号電圧変化の検出を説明する波形図である。 焦電型赤外線検出素子の検出した電圧変化を検出する信号検出回路の構成を示す概念図である。 信号検出回路２００における入力端子２０３の電圧変化の検出を説明する波形図である。 焦電型検出素子３００の電圧信号の電圧値における＋側及び－側の各々の変化を検出する回路の構成例を示す図である。
以下、図面を参照して、本発明の一実施形態について説明する。図１は、この本発明の一実施形態による信号検出回路の構成例を示す概略ブロック図である。
この図１において、信号検出回路１は、コンデンサ１０２、抵抗１０３、抵抗１０４、コンデンサ１０５、電流制限回路１０６、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）１０７、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）１０８、抵抗１０９、ｎＭＯＳトランジスタ１１０、電流制限回路１１１、コンデンサ１１２、ｎＭＯＳトランジスタ１１３、ｐＭＯＳトランジスタ１１４、及び電流制限回路１１５を備えている。
抵抗１０３は、一端がＶＤＤ（電源電圧）端子に接続され、他端が抵抗１０４の一端と接続点Ｐ１で接続されている。抵抗１０４は、他端がＧＮＤ（接地）端子に接続されている。コンデンサ１０２は、一端が入力端子１０１へ接続され、他端が接続点Ｐ１に接続されている。これにより、コンデンサ１０２、抵抗１０３及び抵抗１０４は、入力回路の機能を有するバイアス回路１Ａを構成している。このコンデンサ１０２は、直流阻止コンデンサであり、電圧信号の電圧値の変化分をバイアス電圧に反映させる。
ｐＭＯＳトランジスタ１０７は、ソースが接続点Ｐ２に接続され、ゲートが接続点Ｐ１に接続され、ドレインが接続点Ｐ３に接続されている。コンデンサ１０５及び電流制限回路１０６は、ＶＤＤ端子と接続点Ｐ２の間に並列に接続されている。コンデンサ１０５と電流制限回路１０６とは、電流制限部を構成している。ｎＭＯＳトランジスタ１０８は、ドレイン及びゲートが接続点Ｐ３と接続され、ソースがＧＮＤ端子に接続されている。ｎＭＯＳトランジスタ１０８は、ｐＭＯＳトランジスタ１０７のドレイン電流ＩＤを電圧に変換する電流電圧変換部として動作する。これにより、コンデンサ１０５、電流制限回路１０６、ｐＭＯＳトランジスタ１０７及びｎＭＯＳトランジスタ１０８の各々は、入力端子１０１に入力される電圧信号の－側への変化を検出する負側変化検出回路１Ｂを構成している。電流制限回路１０６とｎＭＯＳトランジスタ１０８とは、バイアス回路１Ａの出力するバイアス電圧に対応して、ｐＭＯＳトランジスタ１０７に流れるバイアス電流を制御している。
ｎチャネルＭＯＳトランジスタ１１０は、ドレインが接続点Ｐ４に接続され、ゲートが接続点Ｐ１に接続され、ソースが接続点Ｐ５に接続されている。抵抗１０９は、一端がＶＤＤ端子に接続され、他端が接続点Ｐ４に接続されている。電流制限回路１１１及びコンデンサ１１２は、接続点Ｐ５とＧＮＤ端子の間に並列に接続されている。電流制限回路１１１とコンデンサ１１２とは、電流制限部を構成している。これにより、抵抗１０９、ｎＭＯＳトランジスタ１１０、電流制限回路１１１及びコンデンサ１１２は、入力端子１０１に入力される電圧信号の＋側への変化を検出する正側変化検出回路１Ｃを構成している。抵抗１０９及びｎＭＯＳトランジスタ１１０は、ソース接地増幅回路を構成している。抵抗１０９と電流制限回路１１１とは、バイアス回路１Ａの出力するバイアス電圧に対応して、ｎＭＯＳトランジスタ１１０に流れるバイアス電流を制御している。
また、負側変化検出回路１Ｂにおいて、電流制限回路１０６により、ｐＭＯＳトランジスタ１０７に流れるバイアス電流を調整している。そして、コンデンサ１０５を設けることで、電圧信号の電圧値変化により増加するドレイン電流ＩＤがコンデンサ１０５の充電に用いることにより、コンデンサ１０５の容量に応じた時間の間、ｐＭＯＳトランジスタ１０７のゲート／ソース電圧ＶＧＳを、電圧値変化で上昇した電圧値に維持する。
ｎＭＯＳトランジスタ１１３は、ドレインが接続点Ｐ４に接続され、ゲートが接続点Ｐ３に接続され、ソースがＧＮＤ端子に接続されている。
本実施形態において、ｎＭＯＳトランジスタ１１３は、負側変化検出回路１ＢにおけるｎＭＯＳトランジスタ１０８とカレントミラー回路を構成している。これにより、ｎＭＯＳトランジスタ１１３には、負側変化検出回路１Ｂにおいて電圧信号の－側の変化を検出した際の出力電流が複製されて流れる。
また、ｎＭＯＳトランジスタ１１３は、正側変化検出回路１Ｃにおける抵抗１０９を用いて、ソース接地増幅回路を形成している。すなわち、ｎＭＯＳトランジスタ１１３は、ｎＭＯＳトランジスタ１１０と抵抗１０９を共通に用いて、ノア（ワイア－ドノア）型のソース接地増幅回路１Ｄを構成している。これにより、本実施形態においては、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの特性がばらつき、バイアス電流の違いによる感度のずれがある場合でも、入力端子１０１が供給される電圧信号の＋側及び－側変化を、同一の抵抗を用いたソース接地増幅回路により、精度良く検出することができる。
また、正側変化検出回路１Ｃにおいて、電流制限回路１１１により、ｎＭＯＳトランジスタ１１０に流れるバイアス電流を調整している。そして、コンデンサ１１２を設けることで、電圧信号の電圧値変化により増加するドレイン電流ＩＤがコンデンサ１１２の充電に用いられることにより、コンデンサ１１２の容量に応じた時間の間、ｎＭＯＳトランジスタ１１０のゲート／ソース電圧ＶＧＳを、電圧値変化で上昇した電圧値に維持する。
ｐＭＯＳトランジスタ１１４は、ソースがＶＤＤ端子に接続され、ゲートが接続点Ｐ４に接続され、ドレインが接続点Ｐ６に接続されている。電流制限回路１１５は、一端が接続点Ｐ６に接続され、他端がＧＮＤ端子に接続されている。また、接続点Ｐ６は、出力端子１１６に接続されている。これにより、ｐＭＯＳトランジスタ１１４及び電流制限回路１１５は、波形整形を行う出力回路１Ｅを構成している。
次に、図１に示す本実施形態による信号検出回路１の動作を説明する。図２は、信号検出回路１における入力端子１０１の電圧信号電圧変化の検出を説明する波形図である。図２においては、全てのグラフにおいて縦軸が電圧値で横軸が時間である。上から順に、入力端子に供給されている入力電圧信号、接続点Ｐ４の電圧、接続点Ｐ６の電圧を示す。
時刻ｔ１において、入力端子１０１に供給されている電圧信号が＋側に電圧値ΔＶＳＩＧ＿Ｈ変化する。これにより、バイアス回路１Ａの出力するバイアス電圧が＋側に変化する。
そして、負側変化検出回路１Ｂ及び正側変化検出回路１Ｃの各々に対して供給するバイアス電圧の＋側への変化分が伝達される。
ｐＭＯＳトランジスタ１０７においては、バイアス電圧が上昇することにより、ゲート／ソース間電圧ＶＧＳが低下し、流れるドレイン電流ＩＤが減少する。
一方、ｎＭＯＳトランジスタ１１０においては、バイアス電圧が上昇することにより、ゲート／ソース間電圧ＶＧＳが上昇し、流れるドレイン電流ＩＤが増加する。
これにより、ｎＭＯＳトランジスタ１１０のドレイン電流ＩＤが増加することにより、接続点Ｐ４の電圧が低下する。このとき、増加したドレイン電流ＩＤがコンデンサ１１２が充電される。これにより、コンデンサ１１２の容量に対応した時間、ｎＭＯＳトランジスタ１１０のゲートに対するゲート電圧ＶＧＳは、電圧信号が＋側に変化することで上昇した電圧値に維持される。
そして、接続点Ｐ４の電圧値が低下することにより、ｐＭＯＳトランジスタ１１４のゲート／ソース電圧ＶＧＳが上昇する。このため、ｐＭＯＳトランジスタ１１４に流れるドレイン電流ＩＤが増加し、接続点Ｐ６の電圧値が上昇し、出力端子１１６がＶＤＤ端子の電源電圧（Ｈレベル）となる。
次に、ｎＭＯＳトランジスタ１１０の増加したドレイン電流ＩＤによりコンデンサ１１２の充電が進み、ｎＭＯＳトランジスタ１１０のゲート電圧ＶＧＳが低下することにより、ｎＭＯＳトランジスタ１１０のドレイン電流ＩＤが減少する。これにより、接続点Ｐ４の電圧が上昇し、ｐＭＯＳトランジスタ１１４のゲート／ソース電圧ＶＧＳが低下する。そして、ｐＭＯＳトランジスタ１１４に流れるドレイン電流ＩＤが減少し、接続点Ｐ６の電圧値が低下し、出力端子１１６がＧＮＤ端子の接地電圧（Ｌレベル）となる。
時刻ｔ２において、入力端子１０１に供給されている電圧信号が－側に電圧値ΔＶＳＩＧ＿Ｌ変化する。これにより、入力回路１Ａの出力するバイアス電圧が－側に変化する。そして、負側変化検出回路１Ｂ及び正側変化検出回路１Ｃの各々に対して供給するバイアス電圧の－側への変化分が伝達される。
ｎＭＯＳトランジスタ１１０においては、バイアス電圧が低下することにより、ゲート／ソース間電圧ＶＧＳが低下し、流れるドレイン電流ＩＤが減少する。
一方、ｐＭＯＳトランジスタ１０７においては、バイアス電圧が上昇することにより、ゲート／ソース間電圧ＶＧＳが上昇し、流れるドレイン電流ＩＤが増加する。
これにより、ｐＭＯＳトランジスタ１０７のドレイン電流ＩＤが増加することにより、接続点Ｐ２の電圧が低下する。このとき、増加したドレイン電流ＩＤによりコンデンサ１０５が充電される（コンデンサ１０５の端子間の電圧差が増加する）。これにより、コンデンサ１０５の容量に対応した時間、ｐＭＯＳトランジスタ１０７のゲートに対するゲート電圧ＶＧＳは、電圧信号が－側に変化することで上昇した電圧値に維持される。
そして、ｐＭＯＳトランジスタ１０７に流れるドレイン電流ＩＤが増加することにより、同様にｎＭＯＳトランジスタ１０８に流れるドレイン電流ＩＤが増加する。このとき、ｎＭＯＳトランジスタ１１３は、ｎＭＯＳトランジスタ１０８とカレントミラー回路を構成しているため、ｎＭＯＳトランジスタ１０８のドレイン電流ＩＤが複製されて流れる。
これにより、ｎＭＯＳトランジスタ１１３のドレイン電流ＩＤが増加し、接続点Ｐ４の電圧が低下する。
そして、接続点Ｐ４の電圧値が低下することにより、ｐＭＯＳトランジスタ１１４のゲート／ソース電圧ＶＧＳが上昇する。このため、ｐＭＯＳトランジスタ１１４に流れるドレイン電流ＩＤが増加し、接続点Ｐ６の電圧値が上昇し、出力端子１１６がＶＤＤ端子の電源電圧（Ｈレベル）となる。
次に、ｐＭＯＳトランジスタ１０７の増加したドレイン電流ＩＤによりコンデンサ１０５が充電が進み、ｐＭＯＳトランジスタ１０７のゲート電圧ＶＧＳが低下することにより、ｐＭＯＳトランジスタ１０７のドレイン電流ＩＤが減少する。そして、ｐＭＯＳトランジスタ１０７に流れるドレイン電流ＩＤが減少することにより、同様にｎＭＯＳトランジスタ１０８に流れるドレイン電流ＩＤが減少する。このとき、ｎＭＯＳトランジスタ１０８のドレイン電流ＩＤが複製されて流れるため、ｎＭＯＳトランジスタ１１３のドレイン電流ＩＤも減少し、接続点Ｐ４の電圧が上昇する。
接続点Ｐ４の電圧が上昇することで、ｐＭＯＳトランジスタ１１４のゲート／ソース電圧ＶＧＳが低下する。そして、ｐＭＯＳトランジスタ１１４に流れるドレイン電流ＩＤが減少し、接続点Ｐ６の電圧値が低下し、出力端子１１６がＧＮＤ端子の接地電圧（Ｌレベル）となる。
上述したように、本実施形態によれば、電圧信号の＋側及び－側の各々に対する電圧変化を検出することができる。
また、本実施形態においては、入力回路の機能を有するバイアス回路１Ａを、負側変化検出回路１Ｂと正側変化検出回路１Ｃとで同一の回路を共用しているが、負側変化検出回路１Ｂと正側変化検出回路１Ｃとで個別にバイアス回路を備えても良い。この場合、回路規模は大きくなるが、負側変化検出回路１Ｂと正側変化検出回路１Ｃとで、それぞれに最適のバイアス電圧を設定できる。
また、本実施形態においては、ｐＭＯＳトランジスタ１０７と同様のドレイン電流をｎＭＯＳトランジスタ１１３に対して流し、抵抗１０９、ｎＭＯＳトランジスタ１１０及びｎＭＯＳトランジスタ１１３の各々により、ノア型のソース接地増幅回路を形成し、ｐＭＯＳトランジスタ１０７と同様のドレイン電流をｎＭＯＳトランジスタ１１３に対して流す構成とすることにより、半導体素子の製造プロセスにおいてｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの特性（閾値電圧など）がばらついた場合においても、電圧信号の＋側及び－側の各々の電圧変化の検出に対して、同様の検出精度を得ることができる。
また、本実施形態においては、上述したように、ノア型のソース接地増幅回路を構成し、電圧信号の＋側及び－側の各々の電圧変化の検出を同一回路で行い、検出結果の信号を同一の出力回路１Ｅで波形整形することにより、図５に示すように、従来の信号検出回路を元に、正側変化検出回路及び負側変化検出回路の各々に増幅回路を備え、それぞれの出力を異なるコンペレータにより波形整形する構成の信号検出回路に比較し、回路規模を小さくし、かつ消費電流を減少させることができる。
また、上述した電流制限回路１０６、電流制限回路１１１及び電流制限回路１１５の各々は、電流制限抵抗、あるいはＭＯＳトランジスタ等を用いた電流制限回路のいずれを用いてもよい。
また、本実施形態においては、ｎＭＯＳトランジスタ１１３のゲート／ソース電圧ＶＧＳの制御に、ｎＭＯＳトランジスタ１０８によるカレントミラー回路を用いているが、ｎＭＯＳトランジスタ１０８を電流制限抵抗に換えた構成としても良い。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１…信号検出回路
１Ａ…バイアス回路
１Ｂ…負側変化検出回路
１Ｃ…正側変化検出回路
１Ｄ…ノア型ソース接地増幅回路
１Ｅ…出力回路
１０１…入力端子
１０２，１０５，１１２…コンデンサ
１０３，１０４，１０９…抵抗
１０６，１１１，１１５…電流制限回路
１０７，１１４…ｐＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）
１０８，１１０，１１３…ｎＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）
１１６…出力端子

Claims (6)

  1. ソースが電源端子に第１電流制限部を介して接続され、ゲートに入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ドレインが電流電圧変換部を介して接地された第１ｐチャネル型ＭＯＳトランジスタと、
    ドレインが前記電源端子に抵抗を介して接続され、ゲートに前記入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ソースが第２電流制限部を介して接地された第１ｎチャネル型ＭＯＳトランジスタと、
    ドレインが前記抵抗と前記第１ｎチャネル型ＭＯＳトランジスタのドレインとの第１接続点と接続され、ゲートが前記第１ｐチャネル型ＭＯＳトランジスタのドレインと前記電流電圧変換部との第２接続点に接続され、ソースが接地された第２ｎチャネル型ＭＯＳトランジスタと
    を備えることを特徴とする信号検出回路。
  2. 前記第１電流制限部は並列接続された第１電流制限回路と第１コンデンサを備え、
    前記第２電流制限部は並列接続された第２電流制限回路と第２コンデンサを備える
    ことを特徴とする請求項１に記載の信号検出回路。
  3. 前記電流電圧変換部が第３ｎチャネル型ＭＯＳトランジスタであり、ゲート及びドレインが前記第１ｐチャネル型ＭＯＳトランジスタのドレインと前記第２ｎチャネル型ＭＯＳトランジスタのゲートに接続され、ソースが接地されており、
    前記第３ｎチャネル型ＭＯＳトランジスタと前記第２ｎチャネル型ＭＯＳトランジスタとがカレントミラー回路を構成している
    ことを特徴とする請求項１または請求項２に記載の信号検出回路。
  4. ソースが前記電源端子に接続され、ゲートが前記第１接続点と接続され、ドレインが第３電流制限部を介して接地された第２ｐチャネル型ＭＯＳトランジスタと
    をさらに備える
    ことを特徴とする請求項１から請求項３のいずれか一項に記載の信号検出回路。
  5. ソースが電源端子に第１電流制限部を介して接続され、ゲートに入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ドレインが電流電圧変換部を介して接地された第１ｐチャネル型ＭＯＳトランジスタと、
    ドレインが前記電源端子に抵抗を介して接続され、ゲートに前記入力電圧の電圧レベルの変化に応じて変化する電圧が入力され、ソースが第２電流制限部を介して接地された第１ｎチャネル型ＭＯＳトランジスタと、
    ドレインが前記抵抗と前記第１ｎチャネル型ＭＯＳトランジスタのドレインとの第１接続点と接続され、ゲートが前記第１ｐチャネル型ＭＯＳトランジスタのドレインと前記電流電圧変換部との第２接続点に接続され、ソースが接地された第２ｎチャネル型ＭＯＳトランジスタと
    を備える
    信号検出回路を用いた信号検出方法であり、
    前記抵抗、前記第１ｎチャネル型ＭＯＳトランジスタ、及び前記第２ｎチャネル型ＭＯＳトランジスタから構成されたノア型のソース接地増幅回路により、
    前記第１ｎチャネル型ＭＯＳトランジスタと前記抵抗との回路により、入力端子から入力される信号電圧の正電圧側への変化を増幅し、前記第２ｎチャネル型ＭＯＳトランジスタと前記抵抗との回路により、前記入力端子から入力される信号電圧の負電圧側への変化を増幅する
    ことを特徴とする信号検出方法。
  6. 前記第１電流制限部は並列接続された第１電流制限回路と第１コンデンサを備え、
    前記第２電流制限部は並列接続された第２電流制限回路と第２コンデンサを備える
    ことを特徴とする請求項５に記載の信号検出方法。
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