JPH09264798A - 半導体センサ - Google Patents
半導体センサInfo
- Publication number
- JPH09264798A JPH09264798A JP8077352A JP7735296A JPH09264798A JP H09264798 A JPH09264798 A JP H09264798A JP 8077352 A JP8077352 A JP 8077352A JP 7735296 A JP7735296 A JP 7735296A JP H09264798 A JPH09264798 A JP H09264798A
- Authority
- JP
- Japan
- Prior art keywords
- sensor
- output
- circuit
- cmos
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ＣＭＯＳ技術を用いた簡単な回路構成でセン
サ出力を高精度にディジタル化して取り出すことを可能
とし、特にディジタル化回路をセンサチップに集積して
ノイズの影響を低減した高感度ディジタル出力を得るこ
とを可能とした半導体センサを提供する。 【解決手段】 センサ回路１１の出力をディジタル化し
て取り出すため、センサ出力Ｖｓが入力される第１のＣ
ＭＯＳ回路１２ａと、三角波信号Ｖｔが入力される第２
のＣＭＯＳ回路１２ｂとを同じ素子パラメータをもって
かつ出力端子を共通接続して配置する。その出力ＯＵＴ
１は、２段のＣＭＯＳインバータ１３ａ，１３ｂからな
るコンパレータ２２に入力して、所定の論理しきい値で
パルス化したパルス幅変調出力ＯＵＴ２を得る。更に必
要に応じて出力ＯＵＴ２を基準クロックが入力されるＡ
ＮＤゲートを通して、パルス幅に対応するパルス数のデ
ィジタル出力を得る。
サ出力を高精度にディジタル化して取り出すことを可能
とし、特にディジタル化回路をセンサチップに集積して
ノイズの影響を低減した高感度ディジタル出力を得るこ
とを可能とした半導体センサを提供する。 【解決手段】 センサ回路１１の出力をディジタル化し
て取り出すため、センサ出力Ｖｓが入力される第１のＣ
ＭＯＳ回路１２ａと、三角波信号Ｖｔが入力される第２
のＣＭＯＳ回路１２ｂとを同じ素子パラメータをもって
かつ出力端子を共通接続して配置する。その出力ＯＵＴ
１は、２段のＣＭＯＳインバータ１３ａ，１３ｂからな
るコンパレータ２２に入力して、所定の論理しきい値で
パルス化したパルス幅変調出力ＯＵＴ２を得る。更に必
要に応じて出力ＯＵＴ２を基準クロックが入力されるＡ
ＮＤゲートを通して、パルス幅に対応するパルス数のデ
ィジタル出力を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、直接コンピュー
タ等に入力可能なディジタル化出力を得る半導体センサ
に関する。
タ等に入力可能なディジタル化出力を得る半導体センサ
に関する。
【０００２】
【従来の技術】圧力センサや加速度センサ等の半導体セ
ンサは通常アナログ出力である。この種のセンサ出力を
コンピュータに入力して処理するためには、センサ出力
を増幅した後、Ａ／Ｄコンバータでディジタル信号に変
換することが必要である。微弱なセンサ出力信号をノイ
ズの影響を受けずに処理するには、信号処理回路を極力
センサ回路の近傍に設ける必要があり、好ましくは信号
処理回路をセンサチップ上に集積形成することが望まし
い。
ンサは通常アナログ出力である。この種のセンサ出力を
コンピュータに入力して処理するためには、センサ出力
を増幅した後、Ａ／Ｄコンバータでディジタル信号に変
換することが必要である。微弱なセンサ出力信号をノイ
ズの影響を受けずに処理するには、信号処理回路を極力
センサ回路の近傍に設ける必要があり、好ましくは信号
処理回路をセンサチップ上に集積形成することが望まし
い。
【０００３】この様な観点から、直接ディジタル出力が
得られるＡ／Ｄ変換機能付きの半導体センサが既に開発
されている。この種のセンサに搭載するＡ／Ｄコンバー
タとして、論理しきい値の異なる複数のＣＭＯＳインバ
ータを並列接続した簡易型Ａ／Ｄコンバータも提案され
ている（特願平２−２８４６８１号、特願平４−３７３
１８号等参照）。また、機械的ギャップを利用した静電
容量及びこの静電容量の充放電を利用した発振回路をチ
ップ上に集積形成して、周波数変調したパルス出力を得
るようにした静電容量型圧力センサも提案されている
（例えば、「センサ技術」Vol.12,No.10,pp.52-55（１
９９２年９月号）参照）。
得られるＡ／Ｄ変換機能付きの半導体センサが既に開発
されている。この種のセンサに搭載するＡ／Ｄコンバー
タとして、論理しきい値の異なる複数のＣＭＯＳインバ
ータを並列接続した簡易型Ａ／Ｄコンバータも提案され
ている（特願平２−２８４６８１号、特願平４−３７３
１８号等参照）。また、機械的ギャップを利用した静電
容量及びこの静電容量の充放電を利用した発振回路をチ
ップ上に集積形成して、周波数変調したパルス出力を得
るようにした静電容量型圧力センサも提案されている
（例えば、「センサ技術」Vol.12,No.10,pp.52-55（１
９９２年９月号）参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、前者は
出力ビット数を増やそうとすると集積すべきＣＭＯＳイ
ンバータの数も増さなくてはならず、各ＣＭＯＳインバ
ータのしきい値設定も難しくなるという問題がある。ま
た、後者は静電容量を形成するために素子の構造が複雑
となり、歩留まりの低下やコスト増大を招く。
出力ビット数を増やそうとすると集積すべきＣＭＯＳイ
ンバータの数も増さなくてはならず、各ＣＭＯＳインバ
ータのしきい値設定も難しくなるという問題がある。ま
た、後者は静電容量を形成するために素子の構造が複雑
となり、歩留まりの低下やコスト増大を招く。
【０００５】この発明は、このような点に鑑みなされた
もので、従来とは異なる着想に基づいて、ＣＭＯＳ技術
を用いた簡単な回路構成でセンサ出力を高精度にディジ
タル化して計測することを可能とし、特にディジタル化
回路をセンサチップに集積してノイズの影響を低減した
高感度ディジタル出力を得ることを可能とした半導体セ
ンサを提供することを目的としている。
もので、従来とは異なる着想に基づいて、ＣＭＯＳ技術
を用いた簡単な回路構成でセンサ出力を高精度にディジ
タル化して計測することを可能とし、特にディジタル化
回路をセンサチップに集積してノイズの影響を低減した
高感度ディジタル出力を得ることを可能とした半導体セ
ンサを提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体セ
ンサは、測定すべき物理量を検出してセンサ信号を出力
するセンサ回路と、このセンサ回路から出力されるセン
サ信号が入力される第１のＣＭＯＳ回路と、この第１の
ＣＭＯＳ回路と同じ素子パラメータをもって形成されて
前記第１のＣＭＯＳ回路と出力端子が共通接続されると
共に入力端子に三角波信号が供給される第２のＣＭＯＳ
回路と、これら第１及び第２のＣＭＯＳ回路の出力を所
定のしきい値でパルス化して前記センサ回路のセンサ信
号レベルに応じたパルス幅のパルス幅変調信号を出力す
るコンパレータとを備え、これら各回路を１チップ化し
てなることを特徴としている。
ンサは、測定すべき物理量を検出してセンサ信号を出力
するセンサ回路と、このセンサ回路から出力されるセン
サ信号が入力される第１のＣＭＯＳ回路と、この第１の
ＣＭＯＳ回路と同じ素子パラメータをもって形成されて
前記第１のＣＭＯＳ回路と出力端子が共通接続されると
共に入力端子に三角波信号が供給される第２のＣＭＯＳ
回路と、これら第１及び第２のＣＭＯＳ回路の出力を所
定のしきい値でパルス化して前記センサ回路のセンサ信
号レベルに応じたパルス幅のパルス幅変調信号を出力す
るコンパレータとを備え、これら各回路を１チップ化し
てなることを特徴としている。
【０００７】この発明に係る半導体センサはまた、上記
構成に加え、前記コンパレータから出力されるパルス幅
変調信号と基準クロックとの論理積をとってディジタル
出力を得る論理ゲートを更に備えたことを特徴としてい
る。
構成に加え、前記コンパレータから出力されるパルス幅
変調信号と基準クロックとの論理積をとってディジタル
出力を得る論理ゲートを更に備えたことを特徴としてい
る。
【０００８】この発明において、センサ回路の出力（以
下、センサ出力という）を処理する信号処理回路は、出
力端子が共通接続されたほぼ同じ特性の第１及び第２の
ＣＭＯＳ回路により構成される。これは、特性の等しい
二つのＣＭＯＳ回路の出力端子を共通接続したとき、等
価的に、ひとつのＣＭＯＳ回路に二つの入力電圧の平均
値を与えたときと同じ入出力特性が得られるという性質
を利用したものである。第１のＣＭＯＳ回路にセンサ出
力を入力し、第２のＣＭＯＳ回路に三角波信号を入力す
ると、ＣＭＯＳ回路の入出力伝達特性曲線がセンサ出力
により可変制御されたのと等価の効果が得られる。そし
てこれらのＣＭＯＳ回路の出力を所定の論理しきい値の
コンパレータによりパルス化すると、センサ出力により
パルス幅が変調されたパルス幅変調出力が得られる。更
に、このパルス幅変調出力と基準クロックとの論理積を
とることにより、センサ出力レベルに対応したパルス数
をもつディジタル出力を得ることができる。
下、センサ出力という）を処理する信号処理回路は、出
力端子が共通接続されたほぼ同じ特性の第１及び第２の
ＣＭＯＳ回路により構成される。これは、特性の等しい
二つのＣＭＯＳ回路の出力端子を共通接続したとき、等
価的に、ひとつのＣＭＯＳ回路に二つの入力電圧の平均
値を与えたときと同じ入出力特性が得られるという性質
を利用したものである。第１のＣＭＯＳ回路にセンサ出
力を入力し、第２のＣＭＯＳ回路に三角波信号を入力す
ると、ＣＭＯＳ回路の入出力伝達特性曲線がセンサ出力
により可変制御されたのと等価の効果が得られる。そし
てこれらのＣＭＯＳ回路の出力を所定の論理しきい値の
コンパレータによりパルス化すると、センサ出力により
パルス幅が変調されたパルス幅変調出力が得られる。更
に、このパルス幅変調出力と基準クロックとの論理積を
とることにより、センサ出力レベルに対応したパルス数
をもつディジタル出力を得ることができる。
【０００９】第１及び第２のＣＭＯＳ回路を含む信号処
理回路は構成が簡単であり、しかも第１及び第２のＣＭ
ＯＳ回路を同じ素子パラメータにより構成することによ
り、ノイズの影響や温度変動の影響を受けることなく、
微小なセンサ出力を高精度にディジタル化することがで
きる。特に、第１及び第２のＣＭＯＳ回路、コンパレー
タ及び論理ゲートを、センサ回路と共に同じ半導体基板
に集積形成すれば、優れた高感度特性を得ることが可能
である。この場合、第１及び第２のＣＭＯＳ回路を基板
上の隣接位置に形成してほぼ完全に同じ特性のものとす
ることが容易であり、微小なセンサ出力を速やかにパル
ス幅変調信号に変換することにより、極めて高精度にデ
ィジタル化して取り出してコンピュータに直結すること
が可能になる。更に、この発明によれば、出力ビット数
は、パルス幅変調信号のパルス幅の分解能、即ち外部回
路又はコンピュータの基準クロックの周波数によって決
定される。このため、少ない素子数で高分解能のディジ
タル化出力が得られる。
理回路は構成が簡単であり、しかも第１及び第２のＣＭ
ＯＳ回路を同じ素子パラメータにより構成することによ
り、ノイズの影響や温度変動の影響を受けることなく、
微小なセンサ出力を高精度にディジタル化することがで
きる。特に、第１及び第２のＣＭＯＳ回路、コンパレー
タ及び論理ゲートを、センサ回路と共に同じ半導体基板
に集積形成すれば、優れた高感度特性を得ることが可能
である。この場合、第１及び第２のＣＭＯＳ回路を基板
上の隣接位置に形成してほぼ完全に同じ特性のものとす
ることが容易であり、微小なセンサ出力を速やかにパル
ス幅変調信号に変換することにより、極めて高精度にデ
ィジタル化して取り出してコンピュータに直結すること
が可能になる。更に、この発明によれば、出力ビット数
は、パルス幅変調信号のパルス幅の分解能、即ち外部回
路又はコンピュータの基準クロックの周波数によって決
定される。このため、少ない素子数で高分解能のディジ
タル化出力が得られる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る半導体センサの概略構成を示すブロック図である。セ
ンサチップ１には、センサ回路１１、入力回路１２及び
コンパレータ１３が設けられている。これらの回路は、
同一の半導体基板上に集積化されて１チップ化されてい
る。このセンサチップ１からは、センサ回路１１の出力
レベルに応じたパルス幅のパルス幅変調信号ＯＵＴ２が
出力され、この信号ＯＵＴ２がコンピュータ２に入力さ
れる。
の実施例を説明する。図１は、この発明の一実施例に係
る半導体センサの概略構成を示すブロック図である。セ
ンサチップ１には、センサ回路１１、入力回路１２及び
コンパレータ１３が設けられている。これらの回路は、
同一の半導体基板上に集積化されて１チップ化されてい
る。このセンサチップ１からは、センサ回路１１の出力
レベルに応じたパルス幅のパルス幅変調信号ＯＵＴ２が
出力され、この信号ＯＵＴ２がコンピュータ２に入力さ
れる。
【００１１】図２に、この回路を半導体圧力センサに適
用した場合のセンサチップ１の詳細回路図を、また、図
３に同じくセンサチップ１の平面図及びそのＡ−Ａ′断
面図を示す。センサ回路１１は、一対のピエゾ抵抗Ｒ
１，Ｒ２を電源ＶDDと接地ＶSS間に直列接続して構成さ
れる。これらのピエゾ抵抗Ｒ１，Ｒ２は、具体的には図
３に示すように、主面が（１００）面のｎ型シリコン基
板２１の裏面にエッチング加工によって形成されたダイ
アフラム２２の互いに直交する２つのエッジに形成され
た拡散抵抗である。ダイアフラム２２に圧力が加わる
と、ピエゾ抵抗Ｒ１，Ｒ２は互いに逆方向の抵抗値変化
を示すから、これらピエゾ抵抗Ｒ１，Ｒ２の接続点から
圧力に対応したセンサ出力Ｖｓが得られる。
用した場合のセンサチップ１の詳細回路図を、また、図
３に同じくセンサチップ１の平面図及びそのＡ−Ａ′断
面図を示す。センサ回路１１は、一対のピエゾ抵抗Ｒ
１，Ｒ２を電源ＶDDと接地ＶSS間に直列接続して構成さ
れる。これらのピエゾ抵抗Ｒ１，Ｒ２は、具体的には図
３に示すように、主面が（１００）面のｎ型シリコン基
板２１の裏面にエッチング加工によって形成されたダイ
アフラム２２の互いに直交する２つのエッジに形成され
た拡散抵抗である。ダイアフラム２２に圧力が加わる
と、ピエゾ抵抗Ｒ１，Ｒ２は互いに逆方向の抵抗値変化
を示すから、これらピエゾ抵抗Ｒ１，Ｒ２の接続点から
圧力に対応したセンサ出力Ｖｓが得られる。
【００１２】このセンサ出力Ｖｓは、入力回路１２に入
力される。入力回路１２は、出力端が共通接続された第
１のＣＭＯＳ回路１２ａ及び第２のＣＭＯＳ回路１２ｂ
によって構成されている。これらのＣＭＯＳ回路１２
ａ，１２ｂは、入出力特性がほぼ同一となるように、そ
れぞれ同一素子設計条件、即ちゲート酸化膜厚、しきい
値、チャネル長及びチャネル幅等の素子パラメータが等
しくなるように形成され、例えば可能な限り近接して配
置される。第１のＣＭＯＳ回路１２ａにはセンサ出力Ｖ
ｓが入力され、第２のＣＭＯＳ回路１２ｂには三角波信
号（ランプ信号）Ｖｔが入力される。この入力回路１２
の出力ＯＵＴ１は２段のＣＭＯＳ回路１３ａ，１３ｂか
らなるコンパレータ１３によってパルス幅変調信号ＯＵ
Ｔ２に変換されて出力される。これら入力回路１２及び
コンパレータ１３を構成するＰＭＯＳトランジスタＱP
1，ＱP2，ＱP3，ＱP4及びＮＭＯＳトランジスタＱN1，
ＱN2，ＱN3，ＱN4は、図３に示すように、圧力の影響を
受けない周辺厚肉部２３に信号処理回路２４として形成
される。
力される。入力回路１２は、出力端が共通接続された第
１のＣＭＯＳ回路１２ａ及び第２のＣＭＯＳ回路１２ｂ
によって構成されている。これらのＣＭＯＳ回路１２
ａ，１２ｂは、入出力特性がほぼ同一となるように、そ
れぞれ同一素子設計条件、即ちゲート酸化膜厚、しきい
値、チャネル長及びチャネル幅等の素子パラメータが等
しくなるように形成され、例えば可能な限り近接して配
置される。第１のＣＭＯＳ回路１２ａにはセンサ出力Ｖ
ｓが入力され、第２のＣＭＯＳ回路１２ｂには三角波信
号（ランプ信号）Ｖｔが入力される。この入力回路１２
の出力ＯＵＴ１は２段のＣＭＯＳ回路１３ａ，１３ｂか
らなるコンパレータ１３によってパルス幅変調信号ＯＵ
Ｔ２に変換されて出力される。これら入力回路１２及び
コンパレータ１３を構成するＰＭＯＳトランジスタＱP
1，ＱP2，ＱP3，ＱP4及びＮＭＯＳトランジスタＱN1，
ＱN2，ＱN3，ＱN4は、図３に示すように、圧力の影響を
受けない周辺厚肉部２３に信号処理回路２４として形成
される。
【００１３】図４（ａ）は、入力回路１２とコンパレー
タ１３の部分をより簡単な等価回路で示したものであ
る。第１及び第２のＣＭＯＳ回路１２ａ，１２ｂは前述
のように同じ入出力特性を有し、出力端子を共通接続し
ている。このため、これら二つのＣＭＯＳ回路１２ａ，
１２ｂは、機能的に見れば、図４（ｂ）に示すように、
チャネルコンダクタンスが２倍のひとつのＣＭＯＳ回路
１２ｃを用いて、これに二つの入力電圧（この実施例の
場合、センサ出力電圧Ｖｓと三角波信号電圧Ｖｔ）の平
均値を入力したのと等価になる。いま、例えば三角波信
号Ｖｔとして図５（ａ）に示すような信号が与えられ、
センサ出力Ｖｓとして図５（ｂ）のように、２つのレベ
ルＶs1及びＶs2（但しＶs1＞Ｖs2）が与えられた場合を
考えると、ＣＭＯＳ回路１３ｃには、図５（ｃ）に示す
ように、２つの出力レベルの平均値（Ｖｔ＋Ｖｓ）／２
が入力されたことになり、その入力レベルを増幅した出
力を特定のしきい値レベルＶTHでパルス化すれば、図５
（ｄ）に示すように、センサ出力Ｖｓのレベルに応じた
パルス幅変調信号ＯＵＴ２が得られる。この実施例で
は、ＣＭＯＳ回路１２ｃが入力レベルを反転させるの
で、高いレベルのセンサ出力Ｖs1が入力された場合の出
力パルスの幅は、低いレベルのセンサ出力Ｖs2が入力さ
れた場合の出力パルスの幅よりも狭くなる。即ち、デュ
ーティ比が小さくなる。
タ１３の部分をより簡単な等価回路で示したものであ
る。第１及び第２のＣＭＯＳ回路１２ａ，１２ｂは前述
のように同じ入出力特性を有し、出力端子を共通接続し
ている。このため、これら二つのＣＭＯＳ回路１２ａ，
１２ｂは、機能的に見れば、図４（ｂ）に示すように、
チャネルコンダクタンスが２倍のひとつのＣＭＯＳ回路
１２ｃを用いて、これに二つの入力電圧（この実施例の
場合、センサ出力電圧Ｖｓと三角波信号電圧Ｖｔ）の平
均値を入力したのと等価になる。いま、例えば三角波信
号Ｖｔとして図５（ａ）に示すような信号が与えられ、
センサ出力Ｖｓとして図５（ｂ）のように、２つのレベ
ルＶs1及びＶs2（但しＶs1＞Ｖs2）が与えられた場合を
考えると、ＣＭＯＳ回路１３ｃには、図５（ｃ）に示す
ように、２つの出力レベルの平均値（Ｖｔ＋Ｖｓ）／２
が入力されたことになり、その入力レベルを増幅した出
力を特定のしきい値レベルＶTHでパルス化すれば、図５
（ｄ）に示すように、センサ出力Ｖｓのレベルに応じた
パルス幅変調信号ＯＵＴ２が得られる。この実施例で
は、ＣＭＯＳ回路１２ｃが入力レベルを反転させるの
で、高いレベルのセンサ出力Ｖs1が入力された場合の出
力パルスの幅は、低いレベルのセンサ出力Ｖs2が入力さ
れた場合の出力パルスの幅よりも狭くなる。即ち、デュ
ーティ比が小さくなる。
【００１４】このパルス幅変調の動作を別の観点から図
６を用いて説明すると次のようになる。図に示すよう
に、等価的に一つで表されるＣＭＯＳ回路１２ｃの入出
力伝達特性が一方の入力であるセンサ出力Ｖｓにより変
調される。このように入出力伝達特性が変化するＣＭＯ
Ｓ回路１２ｃに三角波信号Ｖｔが入力されたのと等価に
なるから、あるセンサ出力レベルＶs2に対応する実線の
入出力伝達特性と、他のセンサ出力レベルＶs1に対応す
る破線の入出力伝達特性により、それぞれ実線で示す出
力ＯＵＴ１−２と破線で示す出力ＯＵＴ１−１が得られ
る。これらの出力を論理しきい値ＶTHのＣＭＯＳインバ
ータ１３ａ，１３ｂに入力すると、図６に示したよう
に、パルス幅変調された出力ＯＵＴ２が得られることに
なる。
６を用いて説明すると次のようになる。図に示すよう
に、等価的に一つで表されるＣＭＯＳ回路１２ｃの入出
力伝達特性が一方の入力であるセンサ出力Ｖｓにより変
調される。このように入出力伝達特性が変化するＣＭＯ
Ｓ回路１２ｃに三角波信号Ｖｔが入力されたのと等価に
なるから、あるセンサ出力レベルＶs2に対応する実線の
入出力伝達特性と、他のセンサ出力レベルＶs1に対応す
る破線の入出力伝達特性により、それぞれ実線で示す出
力ＯＵＴ１−２と破線で示す出力ＯＵＴ１−１が得られ
る。これらの出力を論理しきい値ＶTHのＣＭＯＳインバ
ータ１３ａ，１３ｂに入力すると、図６に示したよう
に、パルス幅変調された出力ＯＵＴ２が得られることに
なる。
【００１５】このようにして得られたパルス幅変調出力
ＯＵＴ２は、コンピュータ２に直接取り込まれ、コンピ
ュータ２の内部クロックによってパルス幅を計測するこ
とにより、センサ出力Ｖｓがクロック周波数に応じた精
度のディジタル値として処理することができる。
ＯＵＴ２は、コンピュータ２に直接取り込まれ、コンピ
ュータ２の内部クロックによってパルス幅を計測するこ
とにより、センサ出力Ｖｓがクロック周波数に応じた精
度のディジタル値として処理することができる。
【００１６】図７は、この発明の他の実施例に係る半導
体圧力センサのブロック図である。この実施例では、コ
ンパレータ１３から出力されるパルス幅変調出力ＯＵＴ
２と基準クロックＣＬＫとが入力されるＡＮＤゲート１
４を新たに加えて１チップ化している。図８は、この回
路の各部の動作波形を示している。入力回路１２に入力
されるセンサ出力のレベルＶs1，Ｖs2に応じて、入力回
路１２からの増幅された三角波出力信号ＯＵＴ１のレベ
ルが変化し、これを論理しきい値ＶTHのコンパレータ１
３でパルス化することにより得られたパルス幅変調出力
ＯＵＴ２のパルス幅が変化する。この出力ＯＵＴ２と基
準クロックＣＬＫとの論理積をＡＮＤゲート１４でとる
ことによって、パルス幅に対応したパルス数をもつ出力
ＯＵＴ３が得られる。この出力ＯＵＴ３が圧力センサチ
ップの外部出力となるから、これを直接コンピュータに
取り込んで計数すれば、パルス幅をディジタル的に計測
する事ができる。
体圧力センサのブロック図である。この実施例では、コ
ンパレータ１３から出力されるパルス幅変調出力ＯＵＴ
２と基準クロックＣＬＫとが入力されるＡＮＤゲート１
４を新たに加えて１チップ化している。図８は、この回
路の各部の動作波形を示している。入力回路１２に入力
されるセンサ出力のレベルＶs1，Ｖs2に応じて、入力回
路１２からの増幅された三角波出力信号ＯＵＴ１のレベ
ルが変化し、これを論理しきい値ＶTHのコンパレータ１
３でパルス化することにより得られたパルス幅変調出力
ＯＵＴ２のパルス幅が変化する。この出力ＯＵＴ２と基
準クロックＣＬＫとの論理積をＡＮＤゲート１４でとる
ことによって、パルス幅に対応したパルス数をもつ出力
ＯＵＴ３が得られる。この出力ＯＵＴ３が圧力センサチ
ップの外部出力となるから、これを直接コンピュータに
取り込んで計数すれば、パルス幅をディジタル的に計測
する事ができる。
【００１７】図９は、センサチップ１上に三角波発生回
路１５を更に加えた実施例を示すブロック図である。三
角波発生回路１５は、例えば演算増幅器によりアナログ
回路として構成しても良いし、基準クロックＣＬＫを計
数するカウンタによってディジタル的に構成してもよ
い。この実施例によれば、三角波信号を外部から供給す
る必要がないので、センサチップ１の外部端子数を減ら
すことができる。
路１５を更に加えた実施例を示すブロック図である。三
角波発生回路１５は、例えば演算増幅器によりアナログ
回路として構成しても良いし、基準クロックＣＬＫを計
数するカウンタによってディジタル的に構成してもよ
い。この実施例によれば、三角波信号を外部から供給す
る必要がないので、センサチップ１の外部端子数を減ら
すことができる。
【００１８】なお、以上の実施例では、半導体圧力セン
サのセンサ回路としてピエゾ抵抗Ｒ１，Ｒ２を使用した
例について説明したが、ＣＭＯＳ回路をセンサ回路とし
て用いた半導体圧力センサにも本発明を適用することが
できる。図１０は、ＣＭＯＳ回路を使用したセンサ回路
３１の一例を示す図である。このセンサ回路３１は、Ｐ
ＭＯＳトランジスタＱP11 及びＮＭＯＳトランジスタＱ
N11 で構成されたＣＭＯＳインバータの入出力を短絡し
たＣＭＯＳセンサ回路３１ａと、このＣＭＯＳセンサ回
路３１ａの出力を増幅するＰＭＯＳトランジスタＱP12
及びＮＭＯＳトランジスタＱN12 並びに直列抵抗ＲS と
帰還抵抗ＲFで構成されたＣＭＯＳ増幅回路３１ｂとに
より構成されている。ＣＭＯＳセンサ回路３１ａを構成
するＰＭＯＳトランジスタＱP11 とＮＭＯＳトランジス
タＱN11 は、圧力に感応するように、図３に示したダイ
アフラム２２の周辺厚肉部２３との境界（図中点線で示
す）の近傍にチャネル方向が境界と垂直になるように形
成され、ＣＭＯＳ増幅回路３１ｂは、圧力に感応しない
ように、これに隣接する周辺厚肉部２３に形成される。
サのセンサ回路としてピエゾ抵抗Ｒ１，Ｒ２を使用した
例について説明したが、ＣＭＯＳ回路をセンサ回路とし
て用いた半導体圧力センサにも本発明を適用することが
できる。図１０は、ＣＭＯＳ回路を使用したセンサ回路
３１の一例を示す図である。このセンサ回路３１は、Ｐ
ＭＯＳトランジスタＱP11 及びＮＭＯＳトランジスタＱ
N11 で構成されたＣＭＯＳインバータの入出力を短絡し
たＣＭＯＳセンサ回路３１ａと、このＣＭＯＳセンサ回
路３１ａの出力を増幅するＰＭＯＳトランジスタＱP12
及びＮＭＯＳトランジスタＱN12 並びに直列抵抗ＲS と
帰還抵抗ＲFで構成されたＣＭＯＳ増幅回路３１ｂとに
より構成されている。ＣＭＯＳセンサ回路３１ａを構成
するＰＭＯＳトランジスタＱP11 とＮＭＯＳトランジス
タＱN11 は、圧力に感応するように、図３に示したダイ
アフラム２２の周辺厚肉部２３との境界（図中点線で示
す）の近傍にチャネル方向が境界と垂直になるように形
成され、ＣＭＯＳ増幅回路３１ｂは、圧力に感応しない
ように、これに隣接する周辺厚肉部２３に形成される。
【００１９】この実施例のＣＭＯＳセンサ回路３１ａ
は、ダイアフラム２２に応力が加わったときの、ＰＭＯ
ＳトランジスタＱP11 とＮＭＯＳトランジスタＱN11 の
チャネルコンダクタンス変化が互いに逆方向になる。具
体的に、図３（ｂ）の断面においてダイヤフラム２２に
下方から圧力がかかったとき、ＮＭＯＳトランジスタＱ
N11 ではチャネルコンダクタンスが減少し、ＰＭＯＳト
ランジスタＱP11 ではチャネルコンダクタンスが増大す
る。この結果、ＣＭＯＳセンサ回路３１ａの動作点が変
動し、この動作点変動をセンサ出力として取り出すこと
ができる。
は、ダイアフラム２２に応力が加わったときの、ＰＭＯ
ＳトランジスタＱP11 とＮＭＯＳトランジスタＱN11 の
チャネルコンダクタンス変化が互いに逆方向になる。具
体的に、図３（ｂ）の断面においてダイヤフラム２２に
下方から圧力がかかったとき、ＮＭＯＳトランジスタＱ
N11 ではチャネルコンダクタンスが減少し、ＰＭＯＳト
ランジスタＱP11 ではチャネルコンダクタンスが増大す
る。この結果、ＣＭＯＳセンサ回路３１ａの動作点が変
動し、この動作点変動をセンサ出力として取り出すこと
ができる。
【００２０】図１０の回路は、アナログ出力を取り出す
までの回路であるが、その動作を具体的に図１１を用い
て説明すると次の通りである。図１１（ａ）は、ＣＭＯ
Ｓセンサ回路３１ａの特性であり、同図（ｂ）はＣＭＯ
Ｓ増幅回路３１ｂの特性である。ＣＭＯＳセンサ回路３
１ａの無応力時の直流動作点Ｐ１は、この回路をＣＭＯ
Ｓインバータとしてみたときの入出力伝達特性と、ＶIN
＝ＶOUT なる直線の交点、即ち、ＣＭＯＳインバータの
論理しきい値に相当する電圧Ｖｓとなる。ＣＭＯＳ増幅
回路３１ｂはＣＭＯＳセンサ回路３１ａと素子条件を同
じにしており、無応力時の動作点Ｐ２は、図１１（ｂ）
に示すように、ＣＭＯＳセンサ回路３１ａの動作点Ｐ１
と等しく、Ｖｓである。なお図１１（ｂ）は、直列抵抗
ＲS と帰還抵抗ＲF がない場合の特性を示しているが、
直列抵抗ＲS と帰還抵抗ＲF が接続された場合には、入
出力伝達特性の遷移領域の傾斜が緩くなる。
までの回路であるが、その動作を具体的に図１１を用い
て説明すると次の通りである。図１１（ａ）は、ＣＭＯ
Ｓセンサ回路３１ａの特性であり、同図（ｂ）はＣＭＯ
Ｓ増幅回路３１ｂの特性である。ＣＭＯＳセンサ回路３
１ａの無応力時の直流動作点Ｐ１は、この回路をＣＭＯ
Ｓインバータとしてみたときの入出力伝達特性と、ＶIN
＝ＶOUT なる直線の交点、即ち、ＣＭＯＳインバータの
論理しきい値に相当する電圧Ｖｓとなる。ＣＭＯＳ増幅
回路３１ｂはＣＭＯＳセンサ回路３１ａと素子条件を同
じにしており、無応力時の動作点Ｐ２は、図１１（ｂ）
に示すように、ＣＭＯＳセンサ回路３１ａの動作点Ｐ１
と等しく、Ｖｓである。なお図１１（ｂ）は、直列抵抗
ＲS と帰還抵抗ＲF がない場合の特性を示しているが、
直列抵抗ＲS と帰還抵抗ＲF が接続された場合には、入
出力伝達特性の遷移領域の傾斜が緩くなる。
【００２１】ダイアフラム２２に圧力が印加されると、
ＣＭＯＳセンサ回路３１ａを構成するＰＭＯＳトランジ
スタＱP11 及びＮＭＯＳトランジスタＱN11 ともに、キ
ャリア移動度が変調されてチャネルコンダクタンスが変
化し、応力が引張応力か圧縮応力かに応じて、入出力伝
達特性が、破線イあるいはロで示すように変化する。こ
のときのＣＭＯＳセンサ回路３１ａの動作点変化により
生じるセンサ出力ＶｓがＣＭＯＳ増幅回路３１ｂの入力
信号となり、図１１（ｂ）に示すように、入出力伝達特
性の遷移領域の傾斜で決まる増幅度で増幅されて、出力
端子ＯＵＴに大きなセンサ出力電圧が得られることにな
る。なお以上の動作原理は、特開平７−３２６７７１号
公報において既に開示されている。
ＣＭＯＳセンサ回路３１ａを構成するＰＭＯＳトランジ
スタＱP11 及びＮＭＯＳトランジスタＱN11 ともに、キ
ャリア移動度が変調されてチャネルコンダクタンスが変
化し、応力が引張応力か圧縮応力かに応じて、入出力伝
達特性が、破線イあるいはロで示すように変化する。こ
のときのＣＭＯＳセンサ回路３１ａの動作点変化により
生じるセンサ出力ＶｓがＣＭＯＳ増幅回路３１ｂの入力
信号となり、図１１（ｂ）に示すように、入出力伝達特
性の遷移領域の傾斜で決まる増幅度で増幅されて、出力
端子ＯＵＴに大きなセンサ出力電圧が得られることにな
る。なお以上の動作原理は、特開平７−３２６７７１号
公報において既に開示されている。
【００２２】このセンサ回路３１を使用したセンサチッ
プの回路構成を図１２に示す。この実施例においては、
センサ回路３１のＣＭＯＳ増幅回路３１ｂと、入力回路
１２の第１のＣＭＯＳ回路１２ａとを１つのＣＭＯＳ回
路で構成することにより、素子数を削減している。この
実施例によれば、センサ回路３１、入力回路１２及びコ
ンパレータ１３をすべてＣＭＯＳ回路で構成することが
できるので、これらのＣＭＯＳ回路を近接配置するとと
もに、同一の素子パラメータをもって構成することによ
り、全てのＣＭＯＳ回路の特性を製造上のばらつきの影
響を受けることなくほぼ等しくすることができる。従っ
て、論理しきい値の絶対値を正確に制御することなく、
微小な検出出力信号を高いＳ／Ｎ比をもって増幅するこ
とができ、高感度特性を得ることができる。また同様の
理由で、温度変動の影響やノイズの影響が互いに相殺さ
れるため、高いＳ／Ｎが得られ、センサ感度の温度特性
も優れたものとなる。
プの回路構成を図１２に示す。この実施例においては、
センサ回路３１のＣＭＯＳ増幅回路３１ｂと、入力回路
１２の第１のＣＭＯＳ回路１２ａとを１つのＣＭＯＳ回
路で構成することにより、素子数を削減している。この
実施例によれば、センサ回路３１、入力回路１２及びコ
ンパレータ１３をすべてＣＭＯＳ回路で構成することが
できるので、これらのＣＭＯＳ回路を近接配置するとと
もに、同一の素子パラメータをもって構成することによ
り、全てのＣＭＯＳ回路の特性を製造上のばらつきの影
響を受けることなくほぼ等しくすることができる。従っ
て、論理しきい値の絶対値を正確に制御することなく、
微小な検出出力信号を高いＳ／Ｎ比をもって増幅するこ
とができ、高感度特性を得ることができる。また同様の
理由で、温度変動の影響やノイズの影響が互いに相殺さ
れるため、高いＳ／Ｎが得られ、センサ感度の温度特性
も優れたものとなる。
【００２３】ここまでは圧力センサの実施例を説明した
が、この発明はこれに限られない。例えば、ダイアフラ
ムに重錘体を設けた加速度センサに対しても、この発明
を同様に適用することが可能である。圧力や加速度以外
の他のセンサ回路構成例を図１３に示す。図１３（ａ）
は、フォトコンダクタＰＣと負荷抵抗Ｒ０による光セン
サ回路であり、同図（ｂ）はサーミスタＴＨと負荷抵抗
Ｒ０による温度センサ回路である。これらのセンサ回路
に先の実施例と同様のＣＭＯＳ構成による信号処理回路
を組み合わせて、ディジタル出力センサを得ることがで
きる。
が、この発明はこれに限られない。例えば、ダイアフラ
ムに重錘体を設けた加速度センサに対しても、この発明
を同様に適用することが可能である。圧力や加速度以外
の他のセンサ回路構成例を図１３に示す。図１３（ａ）
は、フォトコンダクタＰＣと負荷抵抗Ｒ０による光セン
サ回路であり、同図（ｂ）はサーミスタＴＨと負荷抵抗
Ｒ０による温度センサ回路である。これらのセンサ回路
に先の実施例と同様のＣＭＯＳ構成による信号処理回路
を組み合わせて、ディジタル出力センサを得ることがで
きる。
【００２４】図１３（ｃ）は、センサ回路として先の実
施例と同様にＰＭＯＳトランジスタＱP11 とＮＭＯＳト
ランジスタＱN11 を用いているが、いずれのトランジス
タも圧力等に感応しないものとし、これにフォトダイオ
ード（又はフォトトランジスタ）ＰＤを接続して、光セ
ンサ回路を構成したものである。このセンサ回路にやは
り先の実施例と同様の信号処理回路を接続することによ
り、ディジタル出力センサを得ることができる。この場
合、センサ回路を構成するＣＭＯＳトランジスタＱP11
，ＱN11 を、先の実施例と同様に、後続の第１，第２
のＣＭＯＳ回路と同じ素子設計条件として同じ基板上に
集積することにより、高感度特性を得ることができる。
施例と同様にＰＭＯＳトランジスタＱP11 とＮＭＯＳト
ランジスタＱN11 を用いているが、いずれのトランジス
タも圧力等に感応しないものとし、これにフォトダイオ
ード（又はフォトトランジスタ）ＰＤを接続して、光セ
ンサ回路を構成したものである。このセンサ回路にやは
り先の実施例と同様の信号処理回路を接続することによ
り、ディジタル出力センサを得ることができる。この場
合、センサ回路を構成するＣＭＯＳトランジスタＱP11
，ＱN11 を、先の実施例と同様に、後続の第１，第２
のＣＭＯＳ回路と同じ素子設計条件として同じ基板上に
集積することにより、高感度特性を得ることができる。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、Ｃ
ＭＯＳ技術を用いた簡単な回路構成でセンサ出力を高精
度にディジタル化して取り出すことを可能とし、特にデ
ィジタル化回路をセンサチップに集積してノイズの影響
を低減した高感度ディジタル出力を得ることを可能とし
た半導体センサを提供することができる。
ＭＯＳ技術を用いた簡単な回路構成でセンサ出力を高精
度にディジタル化して取り出すことを可能とし、特にデ
ィジタル化回路をセンサチップに集積してノイズの影響
を低減した高感度ディジタル出力を得ることを可能とし
た半導体センサを提供することができる。
【図１】 この発明の一実施例に係るセンサチップのブ
ロック図である。
ロック図である。
【図２】 同実施例の詳細回路図である。
【図３】 同実施例の構造を示す平面図及び断面図であ
る。
る。
【図４】 同実施例のセンサチップの等価回路図であ
る。
る。
【図５】 同実施例のパルス幅変調の原理を説明するた
めの図である。
めの図である。
【図６】 同じくパルス幅変調の原理を説明するための
図である。
図である。
【図７】 この発明の他の実施例に係るセンサチップの
ブロック図である。
ブロック図である。
【図８】 図７の各部動作波形を示す図である。
【図９】 この発明の更に他の実施例に係るセンサチッ
プのブロック図である。
プのブロック図である。
【図１０】 この発明の更に他の実施例に係るセンサ回
路の回路図である。
路の回路図である。
【図１１】 同センサ回路の動作原理を説明するための
図である。
図である。
【図１２】 同センサ回路を使用したセンサチップのブ
ロック図である。
ロック図である。
【図１３】 この発明の更に他の実施例のセンサ回路構
成例を示す。
成例を示す。
１…センサチップ、２…コンピュータ、１１，３１…セ
ンサ回路、１２…入力回路、１３ａ…第１のＣＭＯＳ回
路、１３ｂ…第２のＣＭＯＳ回路、１３…コンパレー
タ、１４…ＡＮＤゲート、１５…三角波発生回路、２１
…シリコン基板、２２…肉薄ダイアフラム、２３…周辺
厚肉部、ＱP1，ＱP2，ＱP3，ＱP4，ＱP11 ，ＱP12 …Ｐ
ＭＯＳトランジスタ、ＱN1，ＱN2，ＱN3，ＱN4，ＱN11
，ＱN12 …ＮＭＯＳトランジスタ。
ンサ回路、１２…入力回路、１３ａ…第１のＣＭＯＳ回
路、１３ｂ…第２のＣＭＯＳ回路、１３…コンパレー
タ、１４…ＡＮＤゲート、１５…三角波発生回路、２１
…シリコン基板、２２…肉薄ダイアフラム、２３…周辺
厚肉部、ＱP1，ＱP2，ＱP3，ＱP4，ＱP11 ，ＱP12 …Ｐ
ＭＯＳトランジスタ、ＱN1，ＱN2，ＱN3，ＱN4，ＱN11
，ＱN12 …ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/56
Claims (2)
- 【請求項１】 測定すべき物理量を検出してセンサ信号
を出力するセンサ回路と、 このセンサ回路から出力されるセンサ信号が入力される
第１のＣＭＯＳ回路と、 この第１のＣＭＯＳ回路と同じ素子パラメータをもって
形成されて前記第１のＣＭＯＳ回路と出力端子が共通接
続されると共に入力端子に三角波信号が供給される第２
のＣＭＯＳ回路と、 これら第１及び第２のＣＭＯＳ回路の出力を所定のしき
い値でパルス化して前記センサ回路のセンサ信号レベル
に応じたパルス幅のパルス幅変調信号を出力するコンパ
レータとを備え、 これら各回路を１チップ化してなることを特徴とする半
導体センサ。 - 【請求項２】 前記コンパレータから出力されるパルス
幅変調信号と基準クロックとの論理積をとってディジタ
ル出力を得る論理ゲートを更に備えたことを特徴とする
請求項１記載の半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077352A JPH09264798A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8077352A JPH09264798A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09264798A true JPH09264798A (ja) | 1997-10-07 |
Family
ID=13631527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8077352A Pending JPH09264798A (ja) | 1996-03-29 | 1996-03-29 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09264798A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255976B1 (en) | 1999-01-28 | 2001-07-03 | Denso Corporation | Low-frequency noise removing method and a related CMOS sensing circuit |
| US6456954B1 (en) | 1999-02-24 | 2002-09-24 | Denso Corporation | Sensing apparatus for detecting a physical quantity, including memory circuits storing characteristics adjusting data |
| JP2006003182A (ja) * | 2004-06-17 | 2006-01-05 | Hitachi Ltd | 力学量測定装置 |
| US7430920B2 (en) | 2005-12-16 | 2008-10-07 | Hitachi, Ltd. | Apparatus for measuring a mechanical quantity |
-
1996
- 1996-03-29 JP JP8077352A patent/JPH09264798A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255976B1 (en) | 1999-01-28 | 2001-07-03 | Denso Corporation | Low-frequency noise removing method and a related CMOS sensing circuit |
| US6456954B1 (en) | 1999-02-24 | 2002-09-24 | Denso Corporation | Sensing apparatus for detecting a physical quantity, including memory circuits storing characteristics adjusting data |
| JP2006003182A (ja) * | 2004-06-17 | 2006-01-05 | Hitachi Ltd | 力学量測定装置 |
| US7707894B2 (en) | 2004-06-17 | 2010-05-04 | Hitachi, Ltd. | Apparatus for measuring a mechanical quantity |
| JP4617732B2 (ja) * | 2004-06-17 | 2011-01-26 | 株式会社日立製作所 | 力学量測定装置 |
| US8056421B2 (en) | 2004-06-17 | 2011-11-15 | Hitachi, Ltd. | Apparatus for measuring a mechanical quantity |
| US7430920B2 (en) | 2005-12-16 | 2008-10-07 | Hitachi, Ltd. | Apparatus for measuring a mechanical quantity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3146502B2 (ja) | フォトセンサ回路 | |
| US4165642A (en) | Monolithic CMOS digital temperature measurement circuit | |
| US7990305B2 (en) | Current mode double-integration conversion apparatus | |
| EP3012971B1 (en) | Amplifier circuit and amplifier circuit ic chip | |
| US20110248783A1 (en) | Circuit for amplifying a signal representing a variation in resistance of a variable resistance and corresponding sensor | |
| EP1963870B1 (en) | Current measurement circuit and method | |
| US10816613B2 (en) | Magnetic sensor circuit | |
| US6255976B1 (en) | Low-frequency noise removing method and a related CMOS sensing circuit | |
| JPH09264798A (ja) | 半導体センサ | |
| CN113125920A (zh) | 工艺传感器 | |
| JPH0241184B2 (ja) | ||
| US10254177B2 (en) | Temperature-to-digital converter | |
| US6525586B1 (en) | Programmable delay element using differential technique | |
| US6559786B2 (en) | Circuit arrangement for conversion of an input current signal to a corresponding digital output signal | |
| US20070145244A1 (en) | Image sensor | |
| JPH09264799A (ja) | 半導体センサ | |
| JPWO2006057054A1 (ja) | 湿度計測装置 | |
| JPH0792482B2 (ja) | 半導体センサ | |
| KR20190100039A (ko) | 신호 검출 회로 및 신호 검출 방법 | |
| JPH082587Y2 (ja) | 温度検出回路 | |
| EP4073935B1 (en) | An amplifier circuit to enable accurate measurement of small electrical signals | |
| Habekotte et al. | A smart digital-readout circuit for a capacitive microtransducer | |
| JPH05203682A (ja) | 半導体センサ | |
| JPH07239241A (ja) | ディジタル出力をもつｃｍｏｓセンサ | |
| Kuo et al. | Magnetic-field-to-digital converter using PWM and TDC techniques |