KR20190100039A - 신호 검출 회로 및 신호 검출 방법 - Google Patents

신호 검출 회로 및 신호 검출 방법 Download PDF

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KR20190100039A
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후미야스 우쓰노미야
다카쿠니 도우세키
아미 다나카
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에이블릭 가부시키가이샤
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Abstract

신호 검출 회로는, 소스가 전원 단자에 제1 전류 제한부를 통해 접속되고, 게이트가 입력 단자에 접속되고, 드레인이 전류 전압 변환부를 통해 접지된 제1 p채널형 MOS 트랜지스터와, 드레인이 전원 단자에 저항을 통해 접속되고, 게이트가 입력 단자에 접속되고, 소스가 제2 전류 제한부를 통해 접지된 제1 n채널형 MOS 트랜지스터와, 드레인이 저항과 제1 n채널형 MOS 트랜지스터의 드레인의 제1 접속점과 접속되고, 게이트가 제1 p채널형 MOS 트랜지스터의 드레인과 제3 전류 제한부의 제2 접속점에 접속되고, 소스가 접지된 제2 n채널형 MOS 트랜지스터를 구비한다.

Description

신호 검출 회로 및 신호 검출 방법{SIGNAL DETECTION CIRCUIT AND SIGNAL DETECTION METHOD}
본 발명은, 신호 검출 회로 및 신호 검출 방법에 관한 것이다.
종래부터, 물리량을 측정하는 센서 소자가 측정 결과로서 출력하는 미소한 전압 변화를 검출하는 신호 검출 회로가 이용되고 있다.
도 3은, 센서 소자로서 초전형 적외선 검출 소자(이하, 초전형 검출 소자로 나타낸다)가 검출한 전압 변화를 검출하는 신호 검출 회로(200)의 구성을 나타내고 있다(예를 들면, 특허문헌 1 참조).
신호 검출 회로(200)는, 초전 소자(301)가 발생하는 전하에 의해, 초전형 검출 소자(300)의 양단의 미소한 변화를 검출하여, 검출 신호를 출력한다.
초전형 검출 소자(300)는, 초전 소자(301)와 저항(302)이 병렬로 접속되어 형성되어 있다.
또한, 신호 검출 회로(200)는, n채널형 MOS 트랜지스터(204), 저항(205), 저항(206) 및 콘덴서(207)를 구비하고 있다. 또한, 신호 검출 회로(200)는, 출력 단자(208)가 컴퍼레이터(400)의 입력에 접속되어 있다. 컴퍼레이터(400)는, 저항(205)의 일단과 n채널형 MOS 트랜지스터(204)의 드레인의 접속점(P)(출력 단자(208))에 입력이 접속되어 있다.
초전형 검출 소자(300)는, 적외선을 검출함으로써, 신호 검출 회로(200)의 입력 단자(203)에 대하여 공급하는 전압 신호의 전압치가 변화한다. 여기서, 초전형 검출 소자(300)는, 적외선 방사원이 가까워진 경우, 전압 신호의 전압치가 ＋(플러스)측으로 변화하고, 한편, 적외선 방사원이 멀어지는 경우, 전압 신호의 전압치가 -(마이너스)측으로 변화한다.
도 4는, 신호 검출 회로(200)에 있어서의 입력 단자(203)의 전압 신호 및 전압 변화의 검출을 설명하는 파형도이다. 도 4에서는, 모든 그래프에 있어서 종축이 전압치이고 횡축이 시간이다.
여기서, n채널형 MOS 트랜지스터(204)에는, 저항(206)을 통해 소정의 바이어스 전류가 흐르고 있다. 이 때문에, 접속점(P)의 전압은, 소정의 바이어스 전류에 의한 저항(205)의 전압 강하에 의해, 전원 단자(VDD)의 전압인 전원 전압보다 전압 ΔV 저하된 전압 VH가 된다. 초전형 검출 소자(300)의 전압 신호의 전압치가 ＋측으로 ΔVSIG_H 상승한 경우, n채널형 MOS 트랜지스터(204)에 흐르는 전류가 증가하고, 이 증가한 전류가 콘덴서(207)의 충전에 이용된다.
이 때문에, n채널형 MOS 트랜지스터(204)는, 게이트 소스간 전압(VGS)이, 드레인 전류(ID)와 콘덴서(207)의 용량으로 정해지는 소정의 시간 유지된다. 그리고, n채널형 MOS 트랜지스터(204)에는, 소정의 시간에 있어서 증가한 드레인 전류가 흐른다. 이에 의해, 접속점(P)의 전압치는, 증가한 전류가 저항(205)에 흐르기 때문에, 저항(205)에 있어서의 전압 강하의 전압이 상승함으로써 저하된다. 그리고, 접속점(P)으로부터는, 이 유지되고 있는 시간에 대응한 시간 폭(T)의 「L」레벨의 펄스가 출력된다. 그리고, 컴퍼레이터(400)는, 접속점(P)으로부터 출력되는 펄스의 파형을 성형하여 출력 신호로서 출력한다.
한편, 초전형 검출 소자(300)의 전압 신호의 전압치가 -측으로 ΔVSIG_L 저하된 경우, n채널형 MOS 트랜지스터(204)가 오프 상태가 되어, 전류가 흐르지 않게 된다. 이 때문에, 접속점(P)의 전압치는, 저항(205)의 전압 강하가 없어져, 전원 전압이 된다. 그러나, 신호 검출 회로(200)는, 초전형 검출 소자(300)의 전압 신호의 전압치가 상승했을 때를 검지하는 구성이다. 신호 검출 회로(200)와 접속되어 있는 컴퍼레이터(400)는, 접속점(P)으로부터 입력하는 펄스의 전압이 기준 전압치와 비교하여 낮은 경우에 파형을 성형하여 출력 신호를 출력하지만, 컴퍼레이터(400)는, 접속점(P)으로부터 입력하는 펄스의 전압이 기준 전압치와 동일하거나 또는 기준 전압치와 비교하여 높은 경우, 예를 들면 전압 VH, 혹은 전원 전압의 펄스가 입력되어도, 출력 신호를 출력하지 않는다.
이 때문에, 초전형 검출 소자(300)의 전압 신호의 전압치가 ＋측 및 -측의 각각의 변화를 검출하고 싶은 경우, 도 3에 나타내는 신호 검출 회로(200)와, 이 신호 검출 회로(200)와 동일한 구성의 -측의 변화를 검출하는 신호 검출 회로를 갖는 회로를 구성한다.
도 5는, 초전형 검출 소자(300)의 전압 신호의 전압치에 있어서의 ＋측 및 -측의 각각의 변화를 검출하는 회로의 구성예를 나타내는 도면이다.
도 5에 나타내는 회로는, 도 3에 예시한 신호 검출 회로(200)에 대응하는 양측 변화 검출 회로(200), 음측 변화 검출 회로(250), 컴퍼레이터(400), 컴퍼레이터(450) 및 오어 회로(550)를 구비하고 있다.
단자(560)에 초전형 검출 소자(300)가 접속되어 있고, 초전형 검출 소자(300)로부터 전압 신호가 양측 변화 검출 회로(200) 및 음측 변화 검출 회로(250)의 각각에 공급된다.
그리고, 양측 변화 검출 회로(200)는, 상술한 바와 같이, 초전형 검출 소자(300)의 전압 신호의 전압치가 ＋측으로 변화하면 검출 결과로서, 음펄스(H레벨→L레벨→H레벨로 천이하는 펄스)를 출력한다. 컴퍼레이터(400)는, 양측 변화 검출 회로(200)로부터의 상기 음펄스를 정형하여, 양펄스(L레벨→H레벨→L레벨로 천이하는 펄스)의 출력 신호를 출력한다.
또한, 음측 변화 검출 회로(250)는, 상술한 바와 같이, 초전형 검출 소자(300)의 전압 신호의 전압치가 -측으로 변화하면 검출 결과로서 양펄스를 출력한다. 컴퍼레이터(400)는, 양측 변화 검출 회로(200)로부터의 상기 양펄스를 정형하여, 양펄스의 출력 신호를 출력한다.
오어 회로(550)는, 초전형 검출 소자(300)의 전압 신호의 전압치가 ＋측 및 -측의 각각의 변화한 경우, 어느 쪽에 있어서도 양펄스를 출력한다.
일본국 특허공개 2015-49043호 공보
그러나, 도 5에 나타내는 회로의 경우, 전압 신호의 전압치가 ＋측으로 변화한 것을 검출하는 구성으로서, 양측 변화 검출 회로(200) 및 컴퍼레이터(400)가 필요하게 되고, 초전형 검출 소자(300)의 전압 신호의 전압치가 -측으로 변화한 것을 검출하는 구성으로서, 음측 변화 검출 회로(250) 및 컴퍼레이터(450)가 필요하게 된다.
또한, 컴퍼레이터(400) 및 컴퍼레이터(450)의 각각의 출력 신호를 합성하기 위해서, 오어 회로(550)가 필요하게 된다.
이 결과, 전압 신호의 전압치의 ＋측으로의 변화 및 -측으로의 변화의 쌍방을 검출하는 구성으로 하는 경우, 도 5에 나타내는 바와 같이 회로 규모가 커지고, 소비 전류도 증가한다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 전압 신호의 전압치가 ＋측 및 -측의 각각의 변화를 검출하는 것이 가능하고, 회로 규모 및 소비 전류의 증가를 억제한 구성의 신호 검출 회로 및 신호 검출 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태는, 소스가 전원 단자에 제1 전류 제한부를 통해 접속되고, 게이트에 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 드레인이 전류 전압 변환부를 통해 접지된 제1 p채널형 MOS 트랜지스터와, 드레인이 상기 전원 단자에 저항을 통해 접속되고, 게이트에 상기 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 소스가 제2 전류 제한부를 통해 접지된 제1 n채널형 MOS 트랜지스터와, 드레인이 상기 저항과 상기 제1 n채널형 MOS 트랜지스터의 드레인의 제1 접속점과 접속되고, 게이트가 상기 제1 p채널형 MOS 트랜지스터의 드레인과 상기 전류 전압 변환부의 제2 접속점에 접속되고, 소스가 접지된 제2 n채널형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 신호 검출 회로이다.
본 발명의 일 양태는, 소스가 전원 단자에 제1 전류 제한부를 통해 접속되고, 게이트에 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 드레인이 전류 전압 변환부를 통해 접지된 제1 p채널형 MOS 트랜지스터와, 드레인이 상기 전원 단자에 저항을 통해 접속되고, 게이트에 상기 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 소스가 제2 전류 제한부를 통해 접지된 제1 n채널형 MOS 트랜지스터와, 드레인이 상기 저항과 상기 제1 n채널형 MOS 트랜지스터의 드레인의 제1 접속점과 접속되고, 게이트가 상기 제1 p채널형 MOS 트랜지스터의 드레인과 상기 전류 전압 변환부의 제2 접속점에 접속되고, 소스가 접지된 제2 n채널형 MOS 트랜지스터를 구비하는 신호 검출 회로를 이용한 신호 검출 방법이며, 상기 저항, 상기 제1 n채널형 MOS 트랜지스터, 및 상기 제2 n채널형 MOS 트랜지스터로 구성된 노어형 소스 접지 증폭 회로에 의해, 상기 제1 n채널형 MOS 트랜지스터와 상기 저항의 회로에 의해, 입력 단자로부터 입력되는 신호 전압의 양전압측으로의 변화를 증폭하고, 상기 제2 n채널형 MOS 트랜지스터와 상기 저항의 회로에 의해, 상기 입력 단자로부터 입력되는 신호 전압의 음전압측으로의 변화를 증폭하는 것을 특징으로 하는 신호 검출 방법이다.
이 발명에 따르면, 전압 신호의 전압치가 ＋측 및 -측의 각각의 변화를 검출하는 것이 가능하고, 회로 규모 및 소비 전류의 증가를 억제할 수 있는 신호 검출 회로 및 신호 검출 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 의한 신호 검출 회로의 구성예를 나타내는 개략 블럭도이다.
도 2는 신호 검출 회로(1)에 있어서의 입력 단자(101)의 전압 신호 및 전압 변화의 검출을 설명하는 파형도이다.
도 3은 초전형 적외선 검출 소자가 검출한 전압 변화를 검출하는 신호 검출 회로의 구성을 나타내는 개념도이다.
도 4는 신호 검출 회로(200)에 있어서의 입력 단자(203)의 전압 신호 및 전압 변화의 검출을 설명하는 파형도이다.
도 5는 초전형 검출 소자(300)의 전압 신호의 전압치에 있어서의 ＋측 및 -측의 각각의 변화를 검출하는 회로의 구성예를 나타내는 도면이다.
이하, 도면을 참조하여, 본 발명의 일 실시 형태에 대해서 설명한다. 도 1은, 본 발명의 일 실시 형태에 의한 신호 검출 회로의 구성예인 신호 검출 회로(1)를 나타내는 개략 블럭도이다.
신호 검출 회로(1)는, 콘덴서(102), 저항(103), 저항(104), 콘덴서(105), 전류 제한 회로(106), p채널형 MOS 트랜지스터(이하, pMOS 트랜지스터)(107), n채널형 MOS 트랜지스터(이하, nMOS 트랜지스터)(108), 저항(109), nMOS 트랜지스터(110), 전류 제한 회로(111), 콘덴서(112), nMOS 트랜지스터(113), pMOS 트랜지스터(114), 및 전류 제한 회로(115)를 구비하고 있다.
저항(103)은, 일단이 VDD 단자(전원 단자)에 접속되고, 타단이 저항(104)의 일단과 접속점(P1)에서 접속되어 있다. 저항(104)은, 타단이 GND(접지) 단자에 접속되어 있다. 콘덴서(102)는, 일단이 입력 단자(101)에 접속되고, 타단이 접속점(P1)에 접속되어 있다. 이에 의해, 콘덴서(102), 저항(103) 및 저항(104)은, 입력 회로의 기능을 갖는 바이어스 회로(1A)를 구성하고 있다. 이 콘덴서(102)는, 직류 저지 콘덴서이며, 전압 신호의 전압치의 변화분을 바이어스 전압에 반영시킨다.
pMOS 트랜지스터(107)는, 소스가 접속점(P2)에 접속되고, 게이트가 접속점(P1)에 접속되고, 드레인이 접속점(P3)에 접속되어 있다. 콘덴서(105) 및 전류 제한 회로(106)는, VDD 단자와 접속점(P2)의 사이에 병렬로 접속되어 있다. 콘덴서(105)와 전류 제한 회로(106)는 전류 제한부를 구성하고 있다. nMOS 트랜지스터(108)는, 드레인 및 게이트가 접속점(P3)과 접속되고, 소스가 GND 단자에 접속되어 있다. nMOS 트랜지스터(108)는, pMOS 트랜지스터(107)의 드레인 전류(ID)를 전압으로 변환하는 전류 전압 변환부로서 동작한다. 이에 의해, 콘덴서(105), 전류 제한 회로(106), pMOS 트랜지스터(107) 및 nMOS 트랜지스터(108)의 각각은, 입력 단자(101)에 입력되는 전압 신호의 -측으로의 변화를 검출하는 음측 변화 검출 회로(1B)를 구성하고 있다. 전류 제한 회로(106)와 nMOS 트랜지스터(108)는, 바이어스 회로(1A)가 출력하는 바이어스 전압에 대응하여, pMOS 트랜지스터(107)에 흐르는 바이어스 전류를 제어하고 있다.
nMOS 트랜지스터(110)는, 드레인이 접속점(P4)에 접속되고, 게이트가 접속점(P1)에 접속되고, 소스가 접속점(P5)에 접속되어 있다. 저항(109)은, 일단이 VDD 단자에 접속되고, 타단이 접속점(P4)에 접속되어 있다. 전류 제한 회로(111) 및 콘덴서(112)는, 접속점(P5)과 GND 단자의 사이에 병렬로 접속되어 있다. 전류 제한 회로(111)와 콘덴서(112)는 전류 제한부를 구성하고 있다. 이에 의해, 저항(109), nMOS 트랜지스터(110), 전류 제한 회로(111) 및 콘덴서(112)는, 입력 단자(101)에 입력되는 전압 신호의 ＋측으로의 변화를 검출하는 양측 변화 검출 회로(1C)를 구성하고 있다. 저항(109) 및 nMOS 트랜지스터(110)는 소스 접지 증폭 회로를 구성하고 있다. 저항(109)과 전류 제한 회로(111)는, 바이어스 회로(1A)가 출력하는 바이어스 전압에 대응하여, nMOS 트랜지스터(110)에 흐르는 바이어스 전류를 제어하고 있다.
또한, 음측 변화 검출 회로(1B)에 있어서, 전류 제한 회로(106)에 의해, pMOS 트랜지스터(107)에 흐르는 바이어스 전류를 조정하고 있다. 그리고, 콘덴서(105)를 설치함으로써, 전압 신호의 전압치 변화에 의해 증가하는 드레인 전류가 콘덴서(105)의 충전에 이용됨으로써, 콘덴서(105)의 용량에 따른 시간 동안, pMOS 트랜지스터(107)의 게이트 소스간 전압을, 전압치 변화로 상승한 전압치로 유지한다.
nMOS 트랜지스터(113)는, 드레인이 접속점(P4)에 접속되고, 게이트가 접속점(P3)에 접속되고, 소스가 GND 단자에 접속되어 있다.
본 실시 형태에 있어서, nMOS 트랜지스터(113)는, 음측 변화 검출 회로(1B)에 있어서의 nMOS 트랜지스터(108)와 커런트 미러 회로를 구성하고 있다. 이에 의해, nMOS 트랜지스터(113)에는, 음측 변화 검출 회로(1B)에서 전압 신호의 -측의 변화를 검출했을 때의 출력 전류가 복제되어 흐른다.
또한, nMOS 트랜지스터(113)는, 양측 변화 검출 회로(1C)에 있어서의 저항(109)을 이용하여, 소스 접지 증폭 회로를 형성하고 있다. 즉, nMOS 트랜지스터(113)는, nMOS 트랜지스터(110)와 저항(109)을 공통으로 이용하여, 노어(와이어드 노어)형 소스 접지 증폭 회로(1D)를 구성하고 있다. 이에 의해, 본 실시 형태에 있어서는, nMOS 트랜지스터와 pMOS 트랜지스터의 특성이 불균일하고, 바이어스 전류의 차이에 의한 감도의 어긋남이 있는 경우에도, 입력 단자(101)에 공급되는 전압 신호의 ＋측 및 -측 변화를, 동일한 저항을 이용한 소스 접지 증폭 회로에 의해, 정밀도 좋게 검출할 수 있다.
또한, 양측 변화 검출 회로(1C)에 있어서, 전류 제한 회로(111)에 의해, nMOS 트랜지스터(110)에 흐르는 바이어스 전류를 조정하고 있다. 그리고, 콘덴서(112)를 설치함으로써, 전압 신호의 전압치 변화에 의해 증가하는 드레인 전류가 콘덴서(112)의 충전에 이용됨으로써, 콘덴서(112)의 용량에 따른 시간 동안, nMOS 트랜지스터(110)의 게이트 소스간 전압을, 전압치 변화로 상승한 전압치로 유지한다.
pMOS 트랜지스터(114)는, 소스가 VDD 단자에 접속되고, 게이트가 접속점(P4)에 접속되고, 드레인이 접속점(P6)에 접속되어 있다. 전류 제한 회로(115)는, 일단이 접속점(P6)에 접속되고, 타단이 GND 단자에 접속되어 있다. 또한, 접속점(P6)은 출력 단자(116)에 접속되어 있다. 이에 의해, pMOS 트랜지스터(114) 및 전류 제한 회로(115)는, 파형 정형을 행하는 출력 회로(1E)를 구성하고 있다.
다음에, 도 1에 나타내는 본 실시 형태에 의한 신호 검출 회로(1)의 동작을 설명한다. 도 2는, 신호 검출 회로(1)에 있어서의 입력 단자(101)의 전압 신호 전압 변화의 검출을 설명하는 파형도이다. 도 2에서는, 모든 그래프에 있어서 종축이 전압치이고 횡축이 시간이다. 위에서부터 순서대로, 입력 단자에 공급되고 있는 입력 전압 신호, 접속점(P4)의 전압, 접속점(P6)의 전압을 나타낸다.
시각(t1)에 있어서, 입력 단자(101)에 공급되고 있는 전압 신호가 ＋측으로 전압치 ΔVSIG_H 변화한다. 이에 의해, 바이어스 회로(1A)가 출력하는 바이어스 전압이 ＋측으로 변화한다.
그리고, 음측 변화 검출 회로(1B) 및 양측 변화 검출 회로(1C)의 각각에 대하여 공급하는 바이어스 전압의 ＋측으로의 변화분이 전달된다.
pMOS 트랜지스터(107)에 있어서는, 바이어스 전압이 상승함으로써, 게이트 소스간 전압이 저하되고, 흐르는 드레인 전류가 감소한다.
한편, nMOS 트랜지스터(110)에 있어서는, 바이어스 전압이 상승함으로써, 게이트 소스간 전압이 상승하고, 흐르는 드레인 전류가 증가한다.
이에 의해, nMOS 트랜지스터(110)의 드레인 전류가 증가함으로써, 접속점(P4)의 전압이 저하된다. 이때, 증가한 드레인 전류에 의해 콘덴서(112)가 충전된다. 이에 의해, 콘덴서(112)의 용량에 대응한 시간, nMOS 트랜지스터(110)의 게이트에 대한 게이트 소스 전압은, 전압 신호가 ＋측으로 변화함으로써 상승한 전압치로 유지된다.
그리고, 접속점(P4)의 전압치가 저하됨으로써, pMOS 트랜지스터(114)의 게이트 소스간 전압이 상승한다. 이 때문에, pMOS 트랜지스터(114)에 흐르는 드레인 전류가 증가하고, 접속점(P6)의 전압치가 상승하여, 출력 단자(116)가 VDD 단자의 전원 전압(H레벨)이 된다.
다음에, nMOS 트랜지스터(110)의 증가한 드레인 전류에 의해 콘덴서(112)의 충전이 진행되고, nMOS 트랜지스터(110)의 게이트 소스간 전압이 저하됨으로써, nMOS 트랜지스터(110)의 드레인 전류가 감소한다. 이에 의해, 접속점(P4)의 전압이 상승하고, pMOS 트랜지스터(114)의 게이트 소스간 전압이 저하된다. 그리고, pMOS 트랜지스터(114)에 흐르는 드레인 전류가 감소하고, 접속점(P6)의 전압치가 저하되어, 출력 단자(116)가 GND 단자의 접지 전압(L레벨)이 된다.
시각(t2)에 있어서, 입력 단자(101)에 공급되고 있는 전압 신호가 -측으로 전압치 ΔVSIG_L 변화한다. 이에 의해, 바이어스 회로(1A)가 출력하는 바이어스 전압이 -측으로 변화한다. 그리고, 음측 변화 검출 회로(1B) 및 양측 변화 검출 회로(1C)의 각각에 대하여 공급하는 바이어스 전압의 -측으로의 변화분이 전달된다.
nMOS 트랜지스터(110)에 있어서는, 바이어스 전압이 저하됨으로써, 게이트 소스간 전압이 저하되고, 흐르는 드레인 전류가 감소한다.
한편, pMOS 트랜지스터(107)에 있어서는, 바이어스 전압이 상승함으로써, 게이트 소스간 전압이 상승하고, 흐르는 드레인 전류가 증가한다.
이에 의해, pMOS 트랜지스터(107)의 드레인 전류가 증가함으로써, 접속점(P2)의 전압이 저하된다. 이때, 증가한 드레인 전류에 의해 콘덴서(105)가 충전된다(콘덴서(105)의 단자간의 전압차가 증가한다). 이에 의해, 콘덴서(105)의 용량에 대응한 시간, pMOS 트랜지스터(107)의 게이트에 대한 게이트 소스간 전압은, 전압 신호가 -측으로 변화함으로써 상승한 전압치로 유지된다.
그리고, pMOS 트랜지스터(107)에 흐르는 드레인 전류가 증가함으로써, 동일하게 nMOS 트랜지스터(108)에 흐르는 드레인 전류가 증가한다. 이때, nMOS 트랜지스터(113)는, nMOS 트랜지스터(108)와 커런트 미러 회로를 구성하고 있기 때문에, nMOS 트랜지스터(108)의 드레인 전류가 복제되어 흐른다.
이에 의해, nMOS 트랜지스터(113)의 드레인 전류가 증가하고, 접속점(P4)의 전압이 저하된다.
그리고, 접속점(P4)의 전압치가 저하됨으로써, pMOS 트랜지스터(114)의 게이트 소스간 전압이 상승한다. 이 때문에, pMOS 트랜지스터(114)에 흐르는 드레인 전류가 증가하고, 접속점(P6)의 전압치가 상승하여, 출력 단자(116)가 VDD 단자의 전원 전압(H레벨)이 된다.
다음에, pMOS 트랜지스터(107)의 증가한 드레인 전류에 의해 콘덴서(105)는 충전이 진행되고, pMOS 트랜지스터(107)의 게이트 소스간 전압이 저하됨으로써, pMOS 트랜지스터(107)의 드레인 전류가 감소한다. 그리고, pMOS 트랜지스터(107)에 흐르는 드레인 전류가 감소함으로써, 동일하게 nMOS 트랜지스터(108)에 흐르는 드레인 전류가 감소한다. 이때, nMOS 트랜지스터(108)의 드레인 전류가 복제되어 흐르기 때문에, nMOS 트랜지스터(113)의 드레인 전류도 감소하고, 접속점(P4)의 전압이 상승한다.
접속점(P4)의 전압이 상승함으로써, pMOS 트랜지스터(114)의 게이트 소스간 전압이 저하된다. 그리고, pMOS 트랜지스터(114)에 흐르는 드레인 전류가 감소하고, 접속점(P6)의 전압치가 저하되어, 출력 단자(116)가 GND 단자의 접지 전압(L레벨)이 된다.
상술한 바와 같이, 본 실시 형태에 따르면, 전압 신호의 ＋측 및 -측의 각각에 대한 전압 변화를 검출할 수 있다.
또한, 본 실시 형태에 있어서는, 입력 회로의 기능을 갖는 바이어스 회로(1A)를, 음측 변화 검출 회로(1B)와 양측 변화 검출 회로(1C)에서 동일한 회로를 공용하고 있지만, 음측 변화 검출 회로(1B)와 양측 변화 검출 회로(1C)에서 개별적으로 바이어스 회로를 구비해도 된다. 이 경우, 회로 규모는 커지지만, 음측 변화 검출 회로(1B)와 양측 변화 검출 회로(1C)에서, 각각에 최적의 바이어스 전압을 설정할 수 있다.
또한, 본 실시 형태에 있어서는, pMOS 트랜지스터(107)와 동일한 드레인 전류를 nMOS 트랜지스터(113)에 대하여 흐르게 하여, 저항(109), nMOS 트랜지스터(110) 및 nMOS 트랜지스터(113)의 각각에 의해, 노어형 소스 접지 증폭 회로를 형성하고, pMOS 트랜지스터(107)와 동일한 드레인 전류를 nMOS 트랜지스터(113)에 대하여 흐르게 하는 구성으로 함으로써, 반도체 소자의 제조 프로세스에 있어서 nMOS 트랜지스터 및 pMOS 트랜지스터의 특성(역치 전압 등)이 불균일한 경우에 있어서도, 전압 신호의 ＋측 및 -측의 각각의 전압 변화의 검출에 대하여, 동일한 검출 정밀도를 얻을 수 있다.
또한, 본 실시 형태에 있어서는, 상술한 바와 같이, 노어형 소스 접지 증폭 회로를 구성하여, 전압 신호의 ＋측 및 -측의 각각의 전압 변화의 검출을 동일 회로에서 행하고, 검출 결과의 신호를 동일한 출력 회로(1E)에서 파형 정형함으로써, 도 5에 나타내는 바와 같이, 종래의 신호 검출 회로를 토대로, 양측 변화 검출 회로 및 음측 변화 검출 회로의 각각에 증폭 회로를 구비하고, 각각의 출력을 상이한 컴퍼레이터에 의해 파형 정형하는 구성의 신호 검출 회로와 비교하여, 회로 규모를 작게 하고, 또한 소비 전류를 감소시킬 수 있다.
또한, 상술한 전류 제한 회로(106), 전류 제한 회로(111) 및 전류 제한 회로(115)의 각각은, 전류 제한 저항, 혹은 MOS 트랜지스터 등을 이용한 전류 제한 회로 중 어느 것을 이용해도 된다.
또한, 본 실시 형태에 있어서는, nMOS 트랜지스터(113)의 게이트 소스간 전압의 제어에, nMOS 트랜지스터(108 및 113)에 의한 커런트 미러 회로를 이용하고 있지만, nMOS 트랜지스터(108)를 전류 제한 다이오드 또는 전류 제한 저항으로 바꾼 구성으로 해도 된다.
이상, 이 발명의 실시 형태를 도면을 참조하여 상술해 왔는데, 구체적인 구성은 이 실시 형태에 한정되는 것은 아니며, 이 발명의 요지를 일탈하지 않는 범위의 설계 등도 포함된다.
1: 신호 검출 회로 1A: 바이어스 회로
1B: 음측 변화 검출 회로 1C: 양측 변화 검출 회로
1D: 노어형 소스 접지 증폭 회로
1E: 출력 회로 101: 입력 단자
102, 105, 112: 콘덴서 103, 104, 109: 저항
106, 111, 115: 전류 제한 회로
107, 114: pMOS 트랜지스터(p채널형 MOS 트랜지스터)
108, 110, 113: nMOS 트랜지스터(n채널형 MOS 트랜지스터)
116: 출력 단자

Claims (6)

  1. 소스가 전원 단자에 제1 전류 제한부를 통해 접속되고, 게이트에 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 드레인이 전류 전압 변환부를 통해 접지된 제1 p채널형 MOS 트랜지스터와,
    드레인이 상기 전원 단자에 저항을 통해 접속되고, 게이트에 상기 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 소스가 제2 전류 제한부를 통해 접지된 제1 n채널형 MOS 트랜지스터와,
    드레인이 상기 저항과 상기 제1 n채널형 MOS 트랜지스터의 드레인의 제1 접속점과 접속되고, 게이트가 상기 제1 p채널형 MOS 트랜지스터의 드레인과 상기 전류 전압 변환부의 제2 접속점에 접속되고, 소스가 접지된 제2 n채널형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 신호 검출 회로.
  2. 청구항 1에 있어서,
    상기 제1 전류 제한부는 병렬 접속된 제1 전류 제한 회로와 제1 콘덴서를 구비하고,
    상기 제2 전류 제한부는 병렬 접속된 제2 전류 제한 회로와 제2 콘덴서를 구비하는 것을 특징으로 하는 신호 검출 회로.
  3. 청구항 1에 있어서,
    상기 전류 전압 변환부가 제3 n채널형 MOS 트랜지스터이고, 게이트 및 드레인이 상기 제1 p채널형 MOS 트랜지스터의 드레인과 상기 제2 n채널형 MOS 트랜지스터의 게이트에 접속되고, 소스가 접지되어 있는 것을 특징으로 하는 신호 검출 회로.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    소스가 상기 전원 단자에 접속되고, 게이트가 상기 제1 접속점과 접속되고, 드레인이 제3 전류 제한부를 통해 접지된 제2 p채널형 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 신호 검출 회로.
  5. 소스가 전원 단자에 제1 전류 제한부를 통해 접속되고, 게이트에 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 드레인이 전류 전압 변환부를 통해 접지된 제1 p채널형 MOS 트랜지스터와,
    드레인이 상기 전원 단자에 저항을 통해 접속되고, 게이트에 상기 입력 전압의 전압 레벨의 변화에 따라 변화하는 전압이 입력되고, 소스가 제2 전류 제한부를 통해 접지된 제1 n채널형 MOS 트랜지스터와,
    드레인이 상기 저항과 상기 제1 n채널형 MOS 트랜지스터의 드레인의 제1 접속점과 접속되고, 게이트가 상기 제1 p채널형 MOS 트랜지스터의 드레인과 상기 전류 전압 변환부의 제2 접속점에 접속되고, 소스가 접지된 제2 n채널형 MOS 트랜지스터를 구비하는 신호 검출 회로를 이용한 신호 검출 방법이며,
    상기 제1 n채널형 MOS 트랜지스터와 상기 저항의 회로에 의해, 입력 단자로부터 입력되는 신호 전압의 양전압측으로의 변화를 증폭하고, 상기 제2 n채널형 MOS 트랜지스터와 상기 저항의 회로에 의해, 상기 입력 단자로부터 입력되는 신호 전압의 음전압측으로의 변화를 증폭하는 것을 특징으로 하는 신호 검출 방법.
  6. 청구항 5에 있어서,
    상기 제1 전류 제한부는 병렬 접속된 제1 전류 제한 회로와 제1 콘덴서를 구비하고,
    상기 제2 전류 제한부는 병렬 접속된 제2 전류 제한 회로와 제2 콘덴서를 구비하는 것을 특징으로 하는 신호 검출 방법.
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