JP5278144B2 - 増幅回路、集積回路装置及び電子機器 - Google Patents

Description

本発明は、増幅回路、集積回路装置及び電子機器等に関する。

増幅回路においては、高電位側電源と低電位側電源の間の広い入力範囲で入力信号を増幅できることが望ましい。このような増幅回路としては、いわゆるレール・ツー・レール型の増幅回路が知られている。このレール・ツー・レール型の増幅回路としては、例えば特許文献１の図１３に開示される従来技術がある。

レール・ツー・レール型の増幅回路は、Ｐ型トランジスターで構成されるＰ型差動部と、Ｎ型トランジスターで構成されるＮ型差動部を備える。そして例えば入力信号の電圧レベルが低い場合には、Ｐ型差動部を動作させ、入力信号の電圧レベルが高い場合には、Ｎ型差動部を動作させることが望ましい。

一方、増幅回路においては、トランジスター特性のずれや回路の非対称性が原因でオフセット電圧が生じる。このため、オフセット電圧をキャンセルするオフセット調整が必要になる。

ところが、Ｐ型差動部を動作させるモードでの増幅回路（オペアンプ）のオフセット電圧と、Ｎ型差動部を動作させるモードでの増幅回路のオフセット電圧が異なる場合があることが判明した。このため、このような動作モード間の切り替えを行った場合に、適正なオフセット調整を実現できないという問題が生じる。

特開２００８−３０６６９８号公報

本発明の幾つかの態様によれば、レール・ツー・レール型の増幅回路において適正なオフセット調整等を実現できる増幅回路、これを含む集積回路装置及び電子機器等を提供できる。

本発明の一態様は、Ｐ型トランジスターにより構成されるＰ型差動部と、Ｎ型トランジスターにより構成されるＮ型差動部と、前記Ｐ型差動部の出力及び前記Ｎ型差動部の出力に基づいて出力信号を出力する出力部を有する増幅部と、前記増幅部のオフセット調整を行うオフセット調整部と、前記Ｐ型差動部用の第１のオフセット調整値を記憶する第１のオフセット調整レジスターと、前記Ｎ型差動部用の第２のオフセット調整値を記憶する第２のオフセット調整レジスターと、前記Ｐ型差動部を動作させる第１の動作モードでは、第１のオフセット調整レジスターの前記第１のオフセット調整値を前記オフセット調整部に設定し、前記Ｎ型差動部を動作させる第２の動作モードでは、第２のオフセット調整レジスターの前記第２のオフセット調整値を前記オフセット調整部に設定するオフセット設定処理を行う制御部とを含む増幅回路に関係する。

本発明の一態様によれば、差動部にはＰ型差動部とＮ型差動部と出力部が設けられ、例えばレール・ツー・レール型の増幅回路が実現される。また第１のオフセット調整レジスターには、Ｐ型差動部用の第１のオフセット調整値が設定され、第２のオフセット調整レジスターには、Ｎ型差動部用の第２のオフセット調整値が設定される。そして増幅部のＰ型差動部を動作させる第１の動作モードでは、第１のオフセット調整レジスターの第１のオフセット調整値がオフセット調整部に設定されてオフセット調整が行われる。一方、Ｎ型差動部を動作させる第２の動作モードでは、第２のオフセット調整レジスターの第２のオフセット調整値がオフセット調整部に設定されてオフセット調整が行われる。従って、レール・ツー・レール型の増幅回路において各動作モードに応じた適正なオフセット調整を実現できるようになる。

また本発明の一態様では、動作モードを前記第１の動作モードから前記第２の動作モードに切り替える第１のタイミングと、動作モードを前記第２の動作モードから前記第１の動作モードに切り替える第２のタイミングを検出する検出部を含み、前記制御部は、前記検出部の検出結果に基づいて、前記オフセット設定処理を行ってもよい。

このようにすれば、第１のタイミングが検出された場合には、Ｐ型差動部を動作させる第１の動作モードからＮ型差動部を動作させる第２の動作モードに切り替えて、Ｎ型差動部用の第２のオフセット調整値を用いたオフセット調整が行われるようになる。一方、第２のタイミングが検出された場合には、第２の動作モードから第１の動作モードに切り替えて、Ｐ型差動部用の第１のオフセット調整値を用いたオフセット調整が行われるようになる。

また本発明の一態様では、前記検出部は、前記第１のタイミング及び前記第２のタイミングをヒステリシス特性の電圧判定で検出してもよい。

このようなヒステリシス特性の電圧判定（ヒステリシス幅の電圧範囲での電圧判定）を行えば、第１、第２の動作モードの切り替えが頻繁に行われて回路動作が不安定になってしまう事態を防止できる。

また本発明の一態様では、前記検出部は、前記第１のタイミングについては、第１の基準電圧を用いて検出し、前記第２のタイミングについては、前記第１の基準電圧よりも低電位の第２の基準電圧を用いて検出してもよい。

このようにすれば、高電位の第１の基準電圧と低電位の第２の基準電圧により規定されるヒステリシス幅で、第１、第２のタイミングを検出するための電圧判定を実現できるようになる。

また本発明の一態様では、前記検出部は、前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードの電圧と前記第１の基準電圧を比較して、前記第１のタイミングを検出し、前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードの電圧と前記第２の基準電圧を比較して、前記第２のタイミングを検出してもよい。

このようにすれば、入力信号の電圧レベルとＰ型差動部のＰ型トランジスターのソースノードの電圧との間の電圧差や、入力信号の電圧レベルとＮ型差動部のＮ型トランジスターのソースノードの電圧との間の電圧差を有効活用して、ヒステリシス特性のヒステリシス幅を設定できるようになる。

また本発明の一態様では、前記検出部は、前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードの電圧と、前記第１の基準電圧を比較する第１のコンパレーターと、前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードの電圧と、前記第２の基準電圧を比較する第２のコンパレーターと、前記第１のコンパレーターからの比較結果信号と前記第２のコンパレーターからの比較結果信号を受け、前記増幅部の動作モードを前記第１の動作モードに設定する第１の制御信号と、前記増幅部の動作モードを前記第２の動作モードに設定する第２の制御信号を前記増幅部に出力する信号出力部を含んでもよい。

このようにすれば、第１のコンパレーターにより、Ｐ型差動部のＰ型トランジスターのソースノードの電圧と高電位の第１の基準電圧を比較し、第２のコンパレーターにより、Ｎ型差動部のＮ型トランジスターのソースノードの電圧と低電位の第２の基準電圧を比較することで、ヒステリシス特性の電圧判定を実現できる。

また本発明の一態様では、前記増幅部は、前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードと低電位側電源ノードとの間に設けられ、前記第１の動作モードではオフになり、前記第２の動作モードではオンになる第１のトランジスターと、前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードと高電位側電源ノードとの間に設けられ、前記第１の動作モードではオンになり、前記第２の動作モードではオフになる第２のトランジスターを含んでもよい。

このようにすれば、第１の動作モードでは、第１のトランジスターがオフになることでＰ型差動部を動作させ、第２の動作モードでは、第２のトランジスターがオフになることでＮ型差動部を動作させることが可能になる。

また本発明の他の態様は、Ｐ型トランジスターにより構成されるＰ型差動部と、Ｎ型トランジスターにより構成されるＮ型差動部と、前記Ｐ型差動部の出力及び前記Ｎ型差動部の出力に基づいて出力信号を出力する出力部を有する増幅部と、動作モードを前記Ｐ型差動部を動作させる第１の動作モードから前記Ｎ型差動部を動作させる第２の動作モードに切り替える第１のタイミングと、動作モードを前記第２の動作モードから前記第１の動作モードに切り替える第２のタイミングを検出する検出部を含み、前記検出部は、前記第１のタイミング及び前記第２のタイミングをヒステリシス特性の電圧判定で検出する増幅回路に関係する。

本発明の他の態様によれば、差動部にはＰ型差動部とＮ型差動部と出力部が設けられ、例えばレール・ツー・レール型の増幅回路が実現される。またＰ型差動部を動作させる第１の動作モードからＮ型差動部を動作させる第２の動作モードに切り替える第１のタイミングや、第２の動作モードから第１の動作モードに切り替える第２のタイミングが検出される。また第１、第２のタイミングがヒステリシス特性の電圧判定で検出される。従って、第１、第２の動作モードの切り替えが頻繁に行われて回路動作が不安定になってしまう事態を防止できる。

また本発明の他の態様では、前記検出部は、前記第１のタイミングについては、第１の基準電圧を用いて検出し、前記第２のタイミングについては、前記第１の基準電圧よりも低電位の第２の基準電圧を用いて検出してもよい。

また本発明の他の態様では、前記検出部は、前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードの電圧と前記第１の基準電圧を比較して、前記第１のタイミングを検出し、前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードの電圧と前記第２の基準電圧を比較して、前記第２のタイミングを検出してもよい。

また本発明の他の態様は、上記のいずれかに記載の増幅回路を含む集積回路装置に関係する。

また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。

入力信号のＤＣオフセット等を説明するための図。 図２（Ａ）、図２（Ｂ）、図２（Ｃ）は、Ｐ型差動部を動作させるモード、Ｎ型差動部を動作させるモード、Ｐ型差動部及びＮ型差動部の両方を動作させるモードの説明図。 本実施形態の増幅回路の構成例。 図４（Ａ）〜図４（Ｃ）はオフセット調整部の構成例。 本実施形態の増幅回路の具体的な構成例。 図６（Ａ）、図６（Ｂ）は検出部の動作説明図。 図７（Ａ）、図７（Ｂ）はＰ型差動部、Ｎ型差動部、出力部の詳細な構成例。 検出部の詳細な構成例。 図９（Ａ）〜図９（Ｃ）は電圧生成回路の詳細な構成例。 本実施形態の詳細な構成例の動作説明図。 図１１（Ａ）〜図１１（Ｃ）は本実施形態の集積回路装置、電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．Ｐ型差動部、Ｎ型差動部の動作モード
増幅回路には、図１のＡ１、Ａ２、Ａ３、Ａ４に示すようにＤＣオフセットや振幅が異なる様々なタイプの入力信号が入力される場合がある。例えばセンサーからの検出信号を増幅回路で増幅する場合には、センサーの種類に応じて検出信号のＤＣオフセットや振幅が異なる。従って、ＤＣオフセットや振幅が異なる様々な入力信号を増幅回路で増幅するためには、不感帯の幅が狭く、高電位側電源と低電位側電源の間の広い入力範囲において、入力信号を増幅できるレール・ツー・レール型の増幅回路を採用することが望ましい。

このようなレール・ツー・レール型の増幅回路は、図２（Ａ）に示すＰ型差動部ＰＤＦと、図２（Ｂ）に示すＮ型差動部ＮＤＦを備える。ここでＰ型差動部ＰＤＦは、Ｐ型トランジスターＴＡ１、ＴＡ２（Ｐ型差動トランジスタと呼ぶ）により構成され、Ｎ型差動部ＮＤＦは、Ｎ型トランジスターＴＡ３、ＴＡ４（Ｎ型差動トランジスタ）により構成される。

そして例えば図２（Ａ）のＰ型差動部ＰＤＦが動作（オン、イネーブル）するモードを第１の動作モードＭ１とし、図２（Ｂ）のＮ型差動部ＮＤＦが動作するモードを第２の動作モードＭ２とした場合に、入力信号の電圧レベルが低い場合には、増幅回路の動作モードを図２（Ａ）の動作モードＭ１にして、Ｐ型差動部ＰＤＦを動作（ＮＤＦを非動作）させる。一方、入力信号の電圧レベルが高い場合には、動作モードを図２（Ｂ）の動作モードＭ２にして、Ｎ型差動部ＮＤＦを動作（ＰＤＦを非動作）させる。こうすることで、図２（Ａ）の動作モードＭ１では、Ｐ型差動部ＰＤＦを構成するＰ型トランジスターＴＡ１、ＴＡ２のゲート・ソース間電圧を大きく取ることができる。また図２（Ｂ）の動作モードＭ２では、Ｎ型差動部ＮＤＦを構成するＮ型トランジスターＴＡ３、ＴＡ４のゲート・ソース間電圧を大きく取ることができる。

しかしながら、この第１の手法によると、例えば入力信号の電圧レベルが中間レベルである場合に、動作モードＭ１と動作モードＭ２が頻繁に切り替わってしまい、回路動作が不安定になってしまうという問題がある。

一方、図２（Ｃ）に示すように、Ｐ型差動部ＰＤＦとＮ型差動部ＮＤＦを共に動作（オン）させる第３の動作モードＭ３を設ける第２の手法も考えられる。この第２の手法によれば、例えば入力信号の電圧レベルが中間レベルである場合に、動作モードＭ３に設定することで、第１の手法の問題をある程度解決できる。

しかしながら、この第２の手法では、図２（Ａ）、図２（Ｂ）の動作モードＭ１、Ｍ２での増幅回路のゲインと、図２（Ｃ）の動作モードＭ３での増幅回路のゲインを同じにするためには、動作モードＭ１、Ｍ２において電流源に流れる電流を、動作モードＭ３において電流源に流れる電流の４倍にする必要がある。このため、回路の工夫が必要になり、回路構成が煩雑になってしまうなどの課題がある。

一方、増幅回路では、差動トランジスター等のトランジスター特性のずれや、回路レイアウト等の非対称性が原因でオフセット電圧が生じる。このため、オフセット電圧をキャンセルするオフセット調整が必要になる。

ところが、図１（Ａ）の動作モードＭ１によりＰ型差動部ＰＤＦのみを動作させたときの増幅回路のオフセット電圧と、図１（Ｂ）の動作モードＭ２によりＮ型差動部ＮＤＦのみを動作させたときの増幅回路のオフセット電圧とが、異なる場合があることが判明した。このように動作モードＭ１と動作モードＭ２でオフセット電圧が異なると、正確なオフセット調整を実現できないという課題がある。

２．構成例
図３に、以上のような課題を解決できる本実施形態の増幅回路の構成例を示す。この増幅回路は、増幅部１０、オフセット調整部３０、制御部５０を含む。また第１のオフセット調整レジスターＲＧＰ、第２のオフセット調整レジスターＲＧＮ、選択部ＳＥＬを含む。なお、本実施形態の増幅回路は図３に示す構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

増幅部１０は、入力信号ＶＩ（ＶＩＰ、ＶＩＮ）が入力され、入力信号ＶＩを増幅した出力信号ＶＱを出力する。この増幅部１０は、Ｐ型差動部ＰＤＦ、Ｎ型差動部ＮＤＦ、出力部ＱＰを含む。

Ｐ型差動部ＰＤＦはＰ型差動トランジスター（トランジスターペア）により構成される。具体的には、Ｐ型差動トランジスターの一方のトランジスターのゲートには、差動の入力信号ＶＩを構成する非反転側（正側）の第１の信号ＶＩＰが入力され、他方のトランジスターのゲートには、差動の入力信号ＶＩを構成する反転側（負側）の第２の信号ＶＩＮが入力される。

Ｎ型差動部ＮＤＦはＮ型差動トランジスター（トランジスターペア）により構成される。具体的には、Ｎ型差動トランジスターの一方のトランジスターのゲートには、差動の入力信号ＶＩを構成する第１の信号ＶＩＰが入力され、他方のトランジスターのゲートには、差動の入力信号ＶＩを構成する第２の信号ＶＩＮが入力される。

出力部ＱＰは、Ｐ型差動部ＰＤＦの出力及びＮ型差動部ＮＤＦの出力に基づいて、増幅部１０の出力信号ＶＱを出力する。この出力部ＱＰは、例えば高電位側電源ＶＤＤのノードと、出力信号ＶＱの出力ノードとの間に設けられた駆動用のＰ型のトランジスターや、低電位側電源ＶＳＳのノードと、出力信号ＶＱの出力ノードとの間に設けられた駆動用のＮ型のトランジスターなどを含むことができる。

オフセット調整部３０は、増幅部１０のオフセット調整を行う回路である。このオフセット調整部３０は、例えばオフセット調整値をＤ／Ａ変換するＤＡＣ等により構成できる。

第１のオフセット調整レジスターＲＧＰは、Ｐ型差動部用の第１のオフセット調整値（オフセット調整データ）を記憶するレジスターである。第２のオフセット調整レジスターＲＧＮは、Ｎ型差動部用の第２のオフセット調整値を記憶するレジスターである。

具体的には、オフセット調整レジスターＲＧＰに記憶される第１のオフセット調整値は、Ｐ型差動部ＰＤＦを動作させる第１の動作モードＭ１において、増幅部１０のオフセット電圧をキャンセルするために使用されるオフセット調整値である。オフセット調整レジスターＲＧＮに記憶される第２のオフセット調整値は、Ｎ型差動部ＮＤＦを動作させる第２の動作モードＭ２において、増幅部１０のオフセット電圧をキャンセルするために使用されるオフセット調整値である。

制御部５０は、オフセット調整部３０へのオフセット調整値の設定処理を行う。例えばＰ型差動部ＰＤＦを動作させる第１の動作モードＭ１では、オフセット調整レジスターＲＧＰのオフセット調整値をオフセット調整部３０に設定する処理を行う。一方、Ｎ型差動部ＮＤＦを動作させる第２の動作モードＭ２では、オフセット調整レジスターＲＧＮのオフセット調整値をオフセット調整部３０に設定する処理を行う。

具体的には図３では、オフセット調整レジスターＲＧＰのオフセット調整値とオフセット調整レジスターＲＧＮのオフセット調整値のいずれかを選択して、オフセット調整部３０に出力する選択部ＳＥＬが設けられている。そして制御部５０は、動作モードＭ１ではオフセット調整レジスターＲＧＰの出力を選択させ、動作モードＭ２ではオフセット調整レジスターＲＧＮの出力を選択させる選択信号ＳＬを、選択部ＳＥＬに出力する。これにより各動作モードに対応するオフセット調整値がオフセット調整部３０に設定されるようになる。

なおＰ型差動部ＰＤＦが動作（オン、イネーブル）する動作モードＭ１では、例えばＮ型差動部ＮＤＦは非動作（オフ、ディスイネーブル）になる。一方、Ｎ型差動部ＮＤＦが動作する動作モードＭ２では、例えばＰ型差動部ＰＤＦは非動作になる。

図４（Ａ）〜図４（Ｃ）は、オフセット調整部３０の様々な構成例を説明するための図である。

図４（Ａ）の構成では、オフセット調整部３０を構成するＤＡＣと、増幅部１０と、抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ２が設けられている。図４（Ａ）では抵抗Ｒ２が可変抵抗になっている。そして抵抗Ｒ１ａ、Ｒ１ｂの抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２とすると、そのゲインは−Ｒ２／Ｒ１になる。またＤＡＣの出力電圧をＶＤとすると、ＶＱ＝−（Ｒ２／Ｒ１）×（ＶＩ＋ＶＤ）と表される。従って、ＤＡＣの出力電圧ＶＤをオフセット調整値に基づいて調整することで、増幅部１０のオフセット電圧ＶＯＳをキャンセルできる。

図４（Ｂ）の構成では、抵抗Ｒ２ａ、Ｒ２ｂが可変抵抗になっている。そして図４（Ｂ）の構成の場合のゲインは、抵抗Ｒ１ａ、Ｒ１ｂの抵抗値をＲ１とし、抵抗Ｒ２ａ、Ｒ２ｂの抵抗値をＲ２とすると、Ｒ２／Ｒ１になる。また、ＶＱ＝（Ｒ２／Ｒ１）×（ＶＤ−ＶＩ）と表される。従って、ＤＡＣの出力電圧ＶＤにより増幅部１０のオフセット電圧ＶＯＳをキャンセルできる。

図４（Ｃ）の構成では、抵抗Ｒ２が可変抵抗になっている。そして図４（Ｃ）の構成の場合のゲインは−Ｒ２／Ｒ１となり、ＶＱ＝−（Ｒ２／Ｒ１）×ＶＩ＋（１＋Ｒ２／Ｒ１）×ＶＤと表される。従って、ＤＡＣの出力電圧ＶＤにより増幅部１０のオフセット電圧ＶＯＳをキャンセルできる。

図３の本実施形態の構成によれば、入力信号ＶＩの電圧レベルが例えば低電位側の電圧レベル（低電位側の第１の電圧範囲の電圧レベル）である場合には、動作モードＭ１に設定されて、Ｐ型差動部ＰＤＦが動作する。一方、入力信号ＶＩの電圧レベルが例えば高電位側の電圧レベル（高電位側の第２の電圧範囲の電圧レベル）である場合には、動作モードＭ２に設定されて、Ｎ型差動部ＮＤＦが動作する。これにより、Ｐ型差動部ＰＤＦを構成するＰ型トランジスターのゲート・ソース間電圧やＮ型差動部ＮＤＦを構成するＮ型トランジスターのゲート・ソース間電圧を大きくとることができ、増幅回路の適正な増幅動作を実現できる。

また本実施形態によれば、Ｐ型差動部ＰＤＦが動作する動作モードＭ１では、オフセット調整レジスターＲＧＰに記憶されるＰ型差動部用のオフセット調整値が選択されて、オフセット調整部３０に入力され、増幅部１０のオフセット調整が行われる。一方、Ｎ型差動部ＮＤＦが動作する動作モードＭ２では、オフセット調整レジスターＲＧＮに記憶されるＮ型差動部用のオフセット調整値が選択されて、オフセット調整部３０に入力され、増幅部１０のオフセット調整が行われる。

従って、入力信号ＶＩの電圧レベルに応じて動作モードが切り替わった場合にも、各動作モード毎に用意された適切なオフセット調整値がオフセット調整部３０に設定されて、オフセット調整が行われるようになる。従って、動作モードＭ１と動作モードＭ２とで増幅部１０のオフセット電圧が異なる電圧になる場合にも、これに対応してオフセット調整レジスターＲＧＰ、ＲＧＮのオフセット調整値を異なる値に設定することで、各動作モードＭ１、Ｍ２において適正なオフセット調整を実現できる。従って、入力信号ＶＩに応じた動作モードＭ１、Ｍ２の切り替えと、適正なオフセット調整とを両立して実現することが可能になる。

３．詳細な構成例
図５に本実施形態の増幅回路の更に詳細な構成例を示す。図５では、図３の構成要素に加えて、検出部６０が設けられている。なおその他の構成要素は図３とほぼ同様であるため説明を省略する。

検出部６０は、Ｐ型差動部ＰＤＦを動作させるかＮ型差動部ＮＤＦを動作させるかを検出する。例えば、動作モードを、Ｐ型差動部ＰＤＦを動作させる第１の動作モードＭ１から、Ｎ型差動部ＮＤＦを動作させる第２の動作モードＭ２に切り替える第１のタイミングＴ１と、動作モードを第２の動作モードＭ２から第１の動作モードＭ１に切り替える第２のタイミングＴ２を検出する。そして制御部５０は、検出部６０の検出結果に基づいてオフセット設定処理を行う。

例えばＰ型差動部ＰＤＦを動作させる動作モードＭ１から、Ｎ型差動部ＮＤＦを動作させる動作モードＭ２に切り替わる第１のタイミングＴ１が、検出部６０により検出されたとする。この場合に制御部５０は、Ｎ型差動部用のオフセット調整値を選択するように、信号ＳＬを用いて選択部ＳＥＬに指示する。するとオフセット調整レジスターＲＧＮのオフセット値が選択されて、オフセット調整部３０に設定される。これにより、Ｎ型差動部用のオフセット調整値を用いて増幅部１０のオフセット調整が行われ、Ｎ型差動部ＮＤＦが動作したときの増幅部１０のオフセット電圧をキャンセルできる。従って、動作モードＭ１から動作モードＭ２に切り替わった場合にも、適正なオフセット調整が可能になる。

また動作モードＭ２から動作モードＭ１に切り替わる第２のタイミングＴ２が、検出部６０により検出されたとする。この場合に制御部５０は、Ｐ型差動部用のオフセット調整値を選択するように、信号ＳＬを用いて選択部ＳＥＬに指示する。するとオフセット調整レジスターＲＧＰのオフセット値が選択されて、オフセット調整部３０に設定される。これにより、Ｐ型差動部用のオフセット調整値を用いて、増幅部１０のオフセット調整が行われ、Ｐ型差動部ＰＤＦが動作したときの増幅部１０のオフセット電圧をキャンセルできる。従って、動作モードＭ２から動作モードＭ１に切り替わった場合にも、適正なオフセット調整が可能になる。

ここで検出部６０は、第１のタイミングＴ１及び第２のタイミングＴ２をヒステリシス特性の電圧判定で検出することが望ましい。即ち第１、第２のタイミングＴ１、Ｔ２を判定するしきい値電圧（基準電圧）にヒステリシス特性を持たせる。この場合の信号波形の例を図６（Ａ）に示す。

例えば図６（Ａ）では、第１、第２のタイミングＴ１、Ｔ２を判定するためのしきい値電圧として、第１、第２の基準電圧ＶＲＦＰ、ＶＲＦＮが用意される。そして検出部６０は、第１のタイミングＴ１については、基準電圧ＶＲＦＰを用いて検出し、第２のタイミングＴ２については、基準電圧ＶＲＦＰよりも低電位の基準電圧ＶＲＦＮを用いて検出する。

具体的には、入力信号ＶＩの電圧レベルが低電位側から高電位側に上昇する場合には、低電位側の基準電圧ＶＲＦＮではなく、高電位側の基準電圧ＶＲＦＰを上回ったタイミングＴ１で、動作モードＭ１から動作モードＭ２に切り替えて、Ｎ型差動部ＮＤＦを動作させる。

一方、入力信号ＶＩの電圧レベルが高電位側から低電位側に下降する場合には、高電位側の基準電圧ＶＲＦＰではなく、低電位側の基準電圧ＶＲＦＮを下回ったタイミングＴ２で、動作モードＭ２から動作モードＭ１に切り替えて、Ｐ型差動部ＰＤＦを動作させる。

即ち図６（Ｂ）に示すように、入力信号ＶＩの電圧レベルが増加する際には、入力信号ＶＩの電圧レベルが、第１の電圧範囲ＡＲ１＝ＶＲＦＰ〜ＶＳＳであるときにＰ型差動部ＰＤＦを動作させ、第２の電圧範囲ＡＲ２＝ＶＤＤ〜ＶＲＦＰであるときにＮ型差動部ＮＤＦを動作させる。

一方、入力信号ＶＩの電圧レベルが減少する場合には、入力信号ＶＩの電圧レベルが、第３の電圧範囲ＡＲ３＝ＶＤＤ〜ＶＲＦＮであるときにＮ型差動部ＮＤＦを動作させ、第４の電圧範囲ＡＲ４＝ＶＲＦＮ〜ＶＳＳであるときにＰ型差動部ＰＤＦを動作させる。

このようにすれば、ヒステリシス幅に相当する電圧範囲ＡＲＭ＝ＶＦＲＰ〜ＶＦＲＮにおいて、Ｐ型差動部ＰＤＦの動作オンとＮ型差動部ＮＤＦの動作オンが頻繁に切り替わってしまう事態を防止できる。即ち、図６（Ｂ）のような電圧範囲ＡＲ１とＡＲ３がオーバーラップした電圧範囲ＡＲＭを設けることで、電圧範囲ＡＲＭにおいて動作モードＭ１、Ｍ２の変動的遷移が生じる事態を防止でき、回路動作を安定化できる。

例えば図２（Ａ）、図２（Ｂ）のようにＰ型差動部ＰＤＦの動作モードＭ１とＮ型差動部ＮＤＦの動作モードＭ２を切り替える手法では、入力信号が中間電圧レベルである場合に、動作モードＭ１とＭ２が頻繁に切り替わってしまい、回路動作が安定しなくなるという課題がある。

このような課題を解決するために、図２（Ｃ）のようにＰ型差動部ＰＤＦとＮ型差動部ＮＤＦの両方を動作させる動作モードＭ３を更に設ける手法も考えられるが、この手法では、回路が煩雑になってしまったり、電力消費が大きくなったりするなどの課題がある。

この点、図６（Ｂ）のように入力信号の電圧判定レベルにヒステリシス特性を持たせれば、中間の電圧範囲ＡＲＭにおいて、動作モードＭ１とＭ２が頻繁に切り替わることが防止される。

例えば入力信号ＶＩの電圧レベルが上昇した後、入力信号ＶＩの電圧レベルが電圧範囲ＡＲＭ内で変化した場合にも、動作モードＭ１からＭ２には切り替わらず、Ｐ型差動部ＰＤＦだけが動作オンになった状態で、増幅回路による安定した増幅動作が行われるようになる。

また入力信号ＶＩの電圧レベルが下降した後、入力信号ＶＩの電圧レベルが電圧範囲ＡＲＭ内で変化した場合にも、動作モードＭ２からＭ１には切り替わらず、Ｎ型差動部ＮＤＦだけが動作オンになった状態で、増幅回路による安定した増幅動作が行われるようになる。従って、入力信号ＶＩの電圧レベルが中間の電圧範囲ＡＲＭ内にある場合でも、安定した回路動作を実現できる。

また本実施形態では、図２（Ｃ）のようなＰ型差動部ＰＤＦとＮ型差動部ＮＤＦの両方を動作させる動作モードＭ３を新たに用意しなくても済み、図６（Ａ）、図６（Ｂ）のようなヒステリシス特性は、検出部６０等の構成要素を付加するだけで実現できる。従って、回路が煩雑になってしまう事態も防止できる。

４．増幅部、検出部の詳細な構成例
図７（Ａ）、図７（Ｂ）に増幅部１０の詳細な構成例を示す。図７（Ａ）はＰ型差動部ＰＤＦ、Ｎ型差動部ＮＤＦ等の詳細な構成例であり、図７（Ｂ）は出力部ＱＰの詳細な構成例である。

図７（Ａ）に示すように、Ｐ型差動部ＰＤＦは、一対のＰ型トランジスターＴＢ１、ＴＢ２により構成される。そしてＰ型トランジスターＴＢ１のゲートには、差動の入力信号ＶＩを構成する非反転側（正極側）の信号ＶＩＰが入力され、Ｐ型トランジスターＴＢ２のゲートには、差動の入力信号ＶＩを構成する反転側（負極側）の信号ＶＩＮが入力される。また高電位側電源ＶＤＤのノードと、Ｐ型トランジスターＴＢ１、ＴＢ２のソースノードＮＢ１との間には、電流源ＩＳＢ１が設けられている。

Ｎ型差動部ＮＤＦは、一対のＮ型トランジスターＴＢ３、ＴＢ４により構成される。そしてＮ型トランジスターＴＢ３のゲートには非反転側の信号ＶＩＰが入力され、Ｎ型トランジスターＴＢ４のゲートには反転側の信号ＶＩＮが入力される。また低電位側電源ＶＳＳのノードと、Ｎ型トランジスターＴＢ３、ＴＢ４のソースノードＮＢ２との間には、電流源ＩＳＢ２が設けられている。

また図７（Ａ）に示すように、増幅部１０は第１、第２のトランジスターＴＳ１、ＴＳ２（第１、第２のスイッチ素子）を含む。Ｐ型のトランジスターＴＳ１は、Ｐ型トランジスターＴＢ１、ＴＢ２のソースノードＮＢ１と低電位側電源ＶＳＳのノードとの間に設けられる。そしてトランジスターＴＳ１は動作モードＭ１ではオフになり、動作モードＭ２ではオンになる。

具体的には、Ｐ型のトランジスターＴＳ１のゲートには、図５に示すように検出部６０からの第１の制御信号ＣＴＬ１が入力される。そして動作モードＭ１に設定する場合には、第１の制御信号ＣＴＬ１がＨレベルになり、Ｐ型のトランジスターＴＳ１はオフになる。従って、Ｐ型差動部ＰＤＦの動作がオン（イネーブル）になり、動作モードＭ１に設定される。一方、動作モードＭ２では、第１の制御信号ＣＴＬ１がＬレベルになり、Ｐ型のトランジスターＴＳ１はオンになる。従って、ノードＮＢ１がＶＳＳの電圧レベルに設定されるため、Ｐ型差動部ＰＤＦの動作がオフ（ディスエーブル）になる。

Ｎ型のトランジスターＴＳ２は、Ｎ型のトランジスターＴＢ３、ＴＢ４のソースノードＮＢ２と高電位側電源ＶＤＤのノードとの間に設けられる。そしてトランジスターＴＳ２は動作モードＭ１ではオンになり、動作モードＭ２ではオフになる。

具体的には、Ｎ型のトランジスターＴＳ２のゲートには、図５に示すように検出部６０からの制御信号ＣＴＬ２が入力される。そして動作モードＭ１では、制御信号ＣＴＬ２がＨレベルになり、Ｎ型のトランジスターＴＳ２はオンになる。従って、ノードＮＢ２がＶＤＤの電圧レベルに設定されるため、Ｎ型差動部ＮＤＦの動作がオフになる。一方、動作モードＭ２に設定する場合には、制御信号ＣＴＬ２がＬレベルになり、Ｎ型のトランジスターＴＳ２はオフになる。従って、Ｎ型差動部ＮＤＦの動作がオンになり、動作モードＭ２に設定される。

図７（Ｂ）の出力部ＱＰは、トランジスターＴＣ１〜ＴＣ１４を含む。Ｐ型のトランジスターＴＣ１、ＴＣ２は、ＶＤＤのノードとノードＮＣ１との間に直列に設けられる。そしてトランジスターＴＣ１、ＴＣ２のゲートには、各々、バイアス電圧ＢＰ１、ＢＰ２が入力される。またトランジスターＴＣ１のドレイン及びトランジスターＴＣ２のソースは、図７（Ａ）のＮ型トランジスターＴＢ３のドレインノードＮＢ５に接続される。

Ｐ型のトランジスターＴＣ３、ＴＣ４は、ＶＤＤのノードとノードＮＣ２との間に直列に設けられる。そしてトランジスターＴＣ３、ＴＣ４のゲートには、各々、バイアス電圧ＢＰ１、ＢＰ２が入力される。またトランジスターＴＣ３のドレイン及びトランジスターＴＣ４のソースは、図７（Ａ）のＮ型トランジスターＴＢ４のドレインノードＮＢ６に接続される。

Ｎ型のトランジスターＴＣ５及びＰ型のトランジスターＴＣ６は、ノードＮＣ１とＮＣ３の間に並列に設けられる。そしてトランジスターＴＣ５、ＴＣ６のゲートには、各々、バイアス電圧ＢＭ、ＢＮが入力される。

Ｎ型のトランジスターＴＣ７及びＰ型のトランジスターＴＣ８は、ノードＮＣ２とＮＣ４の間に並列に設けられる。そしてトランジスターＴＣ７、ＴＣ８のゲートには、各々、バイアス電圧ＢＭ、ＢＮが入力される。

Ｎ型のトランジスターＴＣ９、ＴＣ１０は、ノードＮＣ３とＶＳＳのノードとの間に直列に設けられる。そしてトランジスターＴＣ９、ＴＣ１０のゲートには、各々、バイアス電圧ＢＮ２、ＢＮ１が入力される。またトランジスターＴＣ９のソース及びトランジスターＴＣ１０のドレインは、図７（Ａ）のＰ型トランジスターＴＢ１のドレインノードＮＢ３に接続される。

Ｎ型のトランジスターＴＣ１１、ＴＣ１２は、ノードＮＣ４とＶＳＳのノードとの間に直列に設けられる。そしてトランジスターＴＣ１１、ＴＣ１２のゲートには、各々、バイアス電圧ＢＮ２、ＢＮ１が入力される。またトランジスターＴＣ１１のソース及びトランジスターＴＣ１２のドレインは、図７（Ａ）のＰ型トランジスターＴＢ２のドレインノードＮＢ４に接続される。

出力部ＱＰの出力段のＰ型のトランジスターＴＣ１３、Ｎ型のトランジスターＴＣ１４はＶＤＤとＶＳＳの間に直列に設けられる。そしてトランジスターＴＣ１３のゲートには、ノードＮＣ２が接続され、トランジスターＴＣ１４のゲートには、ノードＮＣ４が接続される。そしてトランジスターＴＣ１３、ＴＣ１４のドレインノードから、増幅部１０の出力信号ＶＱが出力される。

図８に検出部６０の構成例を示す。この検出部６０は、図７（Ａ）のＰ型トランジスターＴＢ１、ＴＢ２のソースノードＮＢ１の電圧ＶＮＢ１と、高電位側の基準電圧ＶＲＦＰを比較して、第１のタイミングＴ１を検出する。またＮ型トランジスターＴＢ３、ＴＢ４のソースノードＮＢ２の電圧ＶＮＢ２と、低電位側の基準電圧ＶＲＦＮを比較して、第２のタイミングＴ２を検出する。

具体的には図８に示すように検出部６０は、第１、第２のコンパレーターＣＰ１、ＣＰ２と信号出力部ＳＱＰを含む。

コンパレーターＣＰ１は、図７（Ａ）のＰ型トランジスターＴＢ１、ＴＢ２のソースノードＮＢ１の電圧ＶＮＢ１と、高電位側の基準電圧ＶＲＦＰを比較して、比較結果信号ＰＪＤを出力する。ここでは、ＣＰ１の非反転入力端子（広義には第１の入力端子）に基準電圧ＶＲＦＰが入力され、ＣＰ１の反転入力端子（広義には第２の入力端子）に電圧ＶＮＢ１が入力される。従って、電圧ＶＮＢ１が基準電圧ＶＲＦＰを上回った場合に、比較結果信号ＰＪＤはＬレベルになる。

コンパレーターＣＰ２は、図７（Ａ）のＮ型トランジスターＴＢ３、ＴＢ４のソースノードＮＢ２の電圧ＶＮＢ２と、低電位側の基準電圧ＶＲＦＮを比較して、比較結果信号ＮＪＤを出力する。ここでは、ＣＰ２の非反転入力端子（第１の入力端子）に電圧ＶＮＢ２が入力され、ＣＰ２の反転入力端子（第２の入力端子）に基準電圧ＶＲＦＮが入力される。従って、電圧ＶＮＢ２が基準電圧ＶＲＦＮを下回った場合に、比較結果信号ＮＪＤはＬレベルになる。

信号出力部ＳＱＰは、コンパレーターＣＰ１からの比較結果信号ＰＪＤと、コンパレーターＣＰ２からの比較結果信号ＮＪＤを受ける。そして図５に示すように、増幅部１０を動作モードＭ１に設定する第１の制御信号ＣＴＬ１と、増幅部１０を動作モードＭ２に設定する第２の制御信号ＣＴＬ２を増幅部１０に出力する。

例えば信号出力部ＳＱＰは、第２のタイミングＴ２が検出されて、動作モードＭ２からＭ１に切り替える場合には、制御信号ＣＴＬ１をＬレベルからＨレベルに変化させる。これにより図７（Ａ）のＰ型のトランジスターＴＳ１がオフになり、Ｐ型差動部ＰＤＦの動作がオフからオンになる。この際に制御信号ＣＴＬ２についてはＨレベルに設定されるため、Ｎ型のトランジスターＴＳ２はオンになり、Ｎ型差動部ＮＤＦの動作はオフになる。

また信号出力部ＳＱＰは、第１のタイミングＴ１が検出されて、動作モードＭ１からＭ２に切り替える場合には、制御信号ＣＴＬ２をＨレベルからＬレベルに変化させる。これにより図７（Ａ）のＮ型のトランジスターＴＳ２がオフになり、Ｎ型差動部ＮＤＦの動作がオフからオンになる。この際に制御信号ＣＴＬ１についてはＬレベルに設定されるため、Ｐ型のトランジスターＴＳ１はオンになり、Ｐ型差動部ＰＤＦの動作はオフになる。なお、信号出力部ＳＱＰの機能は、例えば比較結果信号ＰＪＤ、ＮＪＤによりＲＳラッチ動作を行うＲＳラッチ回路などにより実現できる。

図９（Ａ）〜図９（Ｃ）に本実施形態で使用される電圧生成回路（バイアス電圧生成回路、基準電圧生成回路）の構成例を示す。これらの電圧生成回路は、図７（Ｂ）の出力部ＱＰに供給されるバイアス電圧ＢＰ１、ＢＰ２、ＢＮ、ＢＭ、ＢＮ２、ＢＮ１や、図８の検出部６０に供給される基準電圧ＶＲＦＰ、ＶＲＦＮを生成する。

図９（Ａ）の電圧生成回路は、ＶＤＤとＶＳＳの間に直列に設けられたＰ型トランジスターＴＤ１及び電流源ＩＳＤ１と、ＶＤＤとＶＳＳの間に直列に設けられたＰ型トランジスターＴＤ２、ＴＤ３及び電流源ＩＳＤ２を含む。そしてトランジスターＴＤ１及びＴＤ３のゲートと、トランジスターＴＤ１のドレインが接続される。またトランジスターＴＤ２のゲートとトランジスターＴＤ３のドレインが接続される。そしてトランジスターＴＤ２のドレインノードから基準電圧ＶＲＦＰが出力される。またトランジスターＴＤ３のドレインノードからバイアス電圧ＢＰ１が出力され、トランジスターＴＤ１のドレインノードからバイアス電圧ＢＰ２が出力される。

そして図９（Ａ）では、トランジスターのしきい値電圧をＶＴＨとし、飽和ドレイン電圧をΔＶとすると、ＶＤＤを基準とした場合に、ＶＲＦＰ＝ΔＶ、ＢＰ１＝ΔＶ＋ＶＴＨ、ＢＰ２＝２ΔＶ＋ＶＴＨの関係式が成り立つ。例えばＶＤＤ＝３．０Ｖ、ＶＴＨ＝０．６Ｖ、ΔＶ＝０．２Ｖとすると、ＶＲＦＰ＝ＶＤＤ−ΔＶ＝３．０−０．２＝２．８Ｖ、ＢＰ１＝３．０−０．２−０．６＝２．２Ｖ、ＢＰ２＝３．０−０．２×２−０．６＝２．０Ｖになる。

図９（Ｂ）の電圧生成回路は、ＶＤＤとＶＳＳの間に直列に設けられた電流源ＩＳＥ１及びＮ型トランジスターＴＥ１と、ＶＤＤとＶＳＳの間に直列に設けられた電流源ＩＳＥ２及びＮ型トランジスターＴＥ２、ＴＥ３を含む。そしてトランジスターＴＥ１及びＴＥ２のゲートと、トランジスターＴＥ１のドレインが接続される。またトランジスターＴＥ３のゲートとトランジスターＴＥ２のドレインが接続される。そしてトランジスターＴＥ３のドレインノードから基準電圧ＶＲＦＮが出力される。またトランジスターＴＥ２のドレインノードからバイアス電圧ＢＮ１が出力され、トランジスターＴＥ１のドレインノードからバイアス電圧ＢＮ２が出力される。

そして図９（Ｂ）では、トランジスターのしきい値電圧をＶＴＨとし、飽和ドレイン電圧をΔＶとすると、ＶＳＳを基準とした場合に、ＶＲＦＮ＝ΔＶ、ＢＮ１＝ΔＶ＋ＶＴＨ、ＢＮ２＝２ΔＶ＋ＶＴＨの関係式が成り立つ。例えばＶＴＨ＝０．６Ｖ、ΔＶ＝０．２Ｖとすると、ＶＲＦＮ＝ΔＶ＝０．２Ｖ、ＢＮ１＝０．２＋０．６＝０．８Ｖ、ＢＮ２＝２×０．２＋０．６＝１．０Ｖになる。

図９（Ｃ）の電圧生成回路は、ＶＤＤとＶＳＳの間に直列に設けられた電流源ＩＳＦ１及びＮ型トランジスターＴＦ１、ＴＦ２と、ＶＤＤとＶＳＳの間に直列に設けられたＰ型トランジスターＴＦ３、ＴＦ４及び電流源ＩＳＦ２を含む。そしてトランジスターＴＦ１、ＴＦ２、ＴＦ３、ＴＦ４は、そのドレインとゲートが接続される。そしてトランジスターＴＦ１のドレインノードからバイアス電圧ＢＮが出力され、トランジスターＴＦ４のドレインノードからバイアス電圧ＢＭが出力される。

そして図９（Ｃ）では、ＶＳＳを基準としてＢＮ＝２ΔＶ＋２ＶＴＨの関係式が成り立つ。またＶＤＤを基準としてＢＭ＝２ΔＶ＋２ＶＴＨの関係式が成り立つ。例えばＶＤＤ＝３．０Ｖ、ＶＴＨ＝０．６Ｖ、ΔＶ＝０．２Ｖとすると、ＢＮ＝２×０．２＋２×０．６＝１．６Ｖ、ＢＭ＝３．０−２×０．２−２×０．６＝１．４Ｖになる。

次に、図１０の信号波形を用いて本実施形態の詳細な動作について説明する。図１０において、図７（Ａ）のノードＮＢ１の電圧ＶＮＢ１は、信号ＶＩに対して所定電圧（例えばしきい値電圧）だけ高い電圧になる。一方、ノードＮＢ２の電圧ＶＮＢ２は、信号ＶＩに対して所定電圧だけ低い電圧になる。本実施形態では、これらの電圧ＶＮＢ１、ＶＮＢ２間の電圧差を利用してヒステリシス特性を実現している。

具体的には図１０のＢ１のタイミングでは、電圧ＶＮＢ２が基準電圧ＶＲＦＮを超えたことが検出される。従って図８のコンパレーターＣＰ２の比較結果信号ＮＪＤがＬレベルからＨレベルに変化する。このとき動作モードＭ１であり、Ｐ型差動部ＰＤＦが動作しているが、Ｂ１のタイミングでの比較結果信号ＮＪＤの変化によっては、動作モードＭ１からＭ２への切り替えは行われない。

図１０のＢ２のタイミングＴ１では、電圧ＶＮＢ１が基準電圧ＶＲＦＰを超えたことが検出される。従って図８のコンパレーターＣＰ１の比較結果信号ＰＪＤがＨレベルからＬレベルに変化する。

すると信号出力部ＳＱＰから出力される制御信号ＣＴＬ２がＨレベルからＬレベルに変化する。これにより図７（Ａ）のＮ型のトランジスターＴＳ２がオフになり、Ｎ型差動部ＮＤＦの動作がオフからオンになって、動作モードＭ１から動作モードＭ２に切り替わる。

その後、信号出力部ＳＱＰでの回路遅延時間分だけ遅れて、制御信号ＣＴＬ１がＨレベルからＬレベルに変化する。これにより、図７（Ａ）のＰ型のトランジスターＴＳ１がオンになり、Ｐ型差動部ＰＤＦの動作がオンからオフになる。

このように本実施形態では、Ｎ型差動部ＮＤＦの動作がオフからオンになった後に、Ｐ型差動部ＰＤＦの動作がオンからオフになるようにしている。これにより、Ｎ型差動部ＮＤＦ及びＰ型差動部ＰＤＦの両方がオフになってしまう事態を防止できる。

図１０のＢ３のタイミングでは、電圧ＶＮＢ１が基準電圧ＶＲＦＰを下回ったことが検出される。従って図８のコンパレーターＣＰ１の比較結果信号ＰＪＤがＬレベルからＨレベルに変化する。このとき動作モードＭ２であり、Ｎ型差動部ＮＤＦが動作しているが、比較結果信号ＰＪＤの変化によっては、動作モードＭ２からＭ１への切り替えは行われない。

図１０のＢ４のタイミングＴ２では、電圧ＶＮＢ２が基準電圧ＶＲＦＮを下回ったことが検出される。従って図８のコンパレーターＣＰ２の比較結果信号ＮＪＤがＨレベルからＬレベルに変化する。

すると信号出力部ＳＱＰから出力される制御信号ＣＴＬ１がＬレベルからＨレベルに変化する。これにより図７（Ａ）のＰ型のトランジスターＴＳ１がオフになり、Ｐ型差動部ＰＤＦの動作がオフからオンになって、動作モードＭ２から動作モードＭ１に切り替わる。

その後、信号出力部ＳＱＰでの回路遅延時間分だけ遅れて、制御信号ＣＴＬ２がＬレベルからＨレベルに変化する。これにより、図７（Ａ）のＮ型のトランジスターＴＳ２がオンになり、Ｎ型差動部ＮＤＦの動作がオンからオフになる。

このように本実施形態では、Ｐ型差動部ＰＤＦの動作がオフからオンになった後に、Ｎ型差動部ＮＤＦの動作がオンからオフになるようにしている。これにより、Ｐ型差動部ＰＤＦ及びＮ型差動部ＮＤＦの両方がオフになってしまう事態を防止できる。

以上の本実施形態によれば、図６（Ｂ）で説明したように動作モードの切り替えのための検出がヒストリス特性で行われる。従って、入力信号ＶＩが中間電圧レベルである場合に、動作モードの切り替えが頻繁に行われて回路動作が安定しなくなってしまう事態を効果的に防止できる。

５．集積回路装置、電子機器
次に本実施形態の増幅回路を含む集積回路装置、電子機器の構成例について図１１（Ａ）〜図１１（Ｃ）を用いて説明する。なお本実施形態の集積回路装置、電子機器は図１１（Ａ）〜図１１（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１１（Ａ）は本実施形態の増幅回路を含む集積回路装置５１０の構成例である。この集積回路装置５１０は、増幅回路１００、Ａ／Ｄ変換器１１０、制御回路１２０を含む。増幅回路１００は、例えばセンサーデバイス等からの入力信号を増幅する。Ａ／Ｄ変換器１１０は、増幅回路１００からの増幅後の出力信号のＡ／Ｄ変換を行って、得られたデジタルデータを制御回路１２０に出力する。制御回路１２０は、Ａ／Ｄ変換器１１０からのデジタルデータに基づいて、各種のデジタル演算処理や、増幅回路１００、Ａ／Ｄ変換器１１０を制御するための処理を行う。

図１１（Ｂ）は、本実施形態の集積回路装置（増幅回路）を含む電子機器の第１の構成例である。この第１の構成例の電子機器は、センサーデバイス５００と、本実施形態の集積回路装置５１０（アナログフロントエンド回路）を含む。図１１（Ｂ）の電子機器では、センサーデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。

集積回路装置５１０は、センサーデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。

この第１の構成例によれば、煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどを内蔵した様々な電子機器を実現できる。

また図１１（Ｂ）の第１の構成例では、通信回路（無線回路）５２０とアンテナ５２２が更に設けられている。通信回路５２０は、集積回路装置５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサーデバイス５００の制御等を行ってもよい。

この第１の構成例によれば、無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。

図１１（Ｃ）は本実施形態の電子機器の第２の構成例である。図１１（Ｃ）の電子機器では、センサーデバイス５００、集積回路装置５１０の他に、処理部５３０、インターフェース（Ｉ／Ｆ）５３２が設けられている。処理部５３０は、集積回路装置５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピューター）等の外部機器との間で行う。

図１１（Ｃ）の第２の構成例によれば、センサーデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また増幅回路、集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

ＰＤＦ Ｐ型差動部、ＮＤＦ Ｎ型差動部、ＱＰ 出力部、
ＲＧＰ 第１のオフセット調整レジスター、ＲＧＮ 第２のオフセット調整レジスター、
ＳＥＬ 選択部、ＣＰ１、ＣＰ２ 第１、第２のコンパレーター、ＱＳＰ 信号出力部、
１０ 増幅部、３０ オフセット調整部、５０ 制御部、６０ 検出部、
１００ 増幅回路、１１０ Ａ／Ｄ変換器、１２０ 制御回路、
５００ センサーデバイス、５１０ 集積回路装置、５２０ 通信回路、
５２２ アンテナ、５３０ 処理部、５３２ インターフェース（Ｉ／Ｆ）

Claims (7)

1. Ｐ型トランジスターにより構成されるＰ型差動部と、Ｎ型トランジスターにより構成されるＮ型差動部と、前記Ｐ型差動部の出力及び前記Ｎ型差動部の出力に基づいて出力信号を出力する出力部を有する増幅部と、
   前記増幅部のオフセット調整を行うオフセット調整部と、
   前記Ｐ型差動部用の第１のオフセット調整値を記憶する第１のオフセット調整レジスターと、
   前記Ｎ型差動部用の第２のオフセット調整値を記憶する第２のオフセット調整レジスターと、
   前記Ｐ型差動部を動作させる第１の動作モードでは、第１のオフセット調整レジスターの前記第１のオフセット調整値を前記オフセット調整部に設定し、前記Ｎ型差動部を動作させる第２の動作モードでは、第２のオフセット調整レジスターの前記第２のオフセット調整値を前記オフセット調整部に設定するオフセット設定処理を行う制御部と、
   動作モードを前記第１の動作モードから前記第２の動作モードに切り替える第１のタイミングと、動作モードを前記第２の動作モードから前記第１の動作モードに切り替える第２のタイミングを検出する検出部とを含み、
   前記検出部は、
   前記第１のタイミング及び前記第２のタイミングをヒステリシス特性の電圧判定で検出し、
   前記制御部は、
   前記検出部の検出結果に基づいて、前記オフセット設定処理を行うことを特徴とする増幅回路。
2. 請求項１において、
   前記検出部は、
   前記第１のタイミングについては、第１の基準電圧を用いて検出し、前記第２のタイミングについては、前記第１の基準電圧よりも低電位の第２の基準電圧を用いて検出することを特徴とする増幅回路。
3. 請求項２において、
   前記検出部は、
   前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードの電圧と前記第１の基準電圧を比較して、前記第１のタイミングを検出し、前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードの電圧と前記第２の基準電圧を比較して、前記第２のタイミングを検出することを特徴とする増幅回路。
4. 請求項２又は３において、
   前記検出部は、
   前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードの電圧と、前記第１の基準電圧を比較する第１のコンパレーターと、
   前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードの電圧と、前記第２の基準電圧を比較する第２のコンパレーターと、
   前記第１のコンパレーターからの比較結果信号と前記第２のコンパレーターからの比較結果信号を受け、前記増幅部の動作モードを前記第１の動作モードに設定する第１の制御
   信号と、前記増幅部の動作モードを前記第２の動作モードに設定する第２の制御信号を前記増幅部に出力する信号出力部を含むことを特徴とする増幅回路。
5. 請求項１乃至４のいずれかにおいて、
   前記増幅部は、
   前記Ｐ型差動部の前記Ｐ型トランジスターのソースノードと低電位側電源ノードとの間に設けられ、前記第１の動作モードではオフになり、前記第２の動作モードではオンになる第１のトランジスターと、
   前記Ｎ型差動部の前記Ｎ型トランジスターのソースノードと高電位側電源ノードとの間に設けられ、前記第１の動作モードではオンになり、前記第２の動作モードではオフになる第２のトランジスターを含むことを特徴とする増幅回路。
6. 請求項１乃至５のいずれかに記載の増幅回路を含むことを特徴とする集積回路装置。
7. 請求項６に記載の集積回路装置を含むことを特徴とする電子機器。

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