JP5891811B2 - 全差動増幅回路、コンパレーター回路、ａ／ｄ変換回路、及び電子機器 - Google Patents

Description

本発明は、全差動増幅回路、コンパレーター回路、Ａ／Ｄ変換回路、及び電子機器等に関する。

近年、センサーを用いたセンシング技術を応用した様々なアプリケーションが登場し、より高精度のセンシング技術が求められている。そのため、センサーにより検出される物理量をディジタル値に変換するＡ／Ｄ変換回路は、より一層の高分解能化が求められる。Ａ／Ｄ変換回路で行うＡ／Ｄ変換方式は、種々提案されている。その中で、低消費電力化を図り、且つ、より一層の高分解能化が可能なＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路等が知られている。

この種のＡ／Ｄ変換回路は、コンパレーター回路を備えており、全差動型の演算増幅器を用いて構成されるプリアンプ回路を有することにより、ノイズ耐性を持たせながら、応答を高速化することができる。このコンパレーター回路の高精度な比較動作を高速化するためには、比較動作が終了して次の比較動作に移るたびに、各ノードに残る直前の比較動作の履歴を高速にリセットすることが望ましい。

コンパレーター回路をリセットするためには、プリアンプ回路の差動出力を所定の中間電位に短絡する必要がある。例えば特許文献１には、差動演算増幅器の差動出力を短時間だけ短絡することで、次段サンプリング容量の履歴による初期電位の変動を０にリセットするようにした技術が開示されている。

特開２０１０−７４６３６号公報

しかしながら、プリアンプ回路の差動出力を所定の中間電位に短絡させる場合、レプリカ回路を別途用意する必要があり、面積の増大を招く。更に、レプリカ回路を別途用意する場合、バイアス電流の増加による消費電力の増加も招く。

一方、特許文献１に開示された技術を用いたとしても、差動演算増幅器の差動出力を短絡するだけでは、十分に高速化を図ることができず、所定の中間電圧に固定することが望ましい。このとき、できるだけ追加回路を設けることなく、中間電圧に固定することができることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、追加回路を設けることなく、低消費電力で高速に応答が可能な全差動増幅回路、コンパレーター回路、Ａ／Ｄ変換回路、及び電子機器等を提供することができる。

（１）本発明の第１の態様は、全差動増幅回路が、一対の差動入力信号に対応した一対の差動出力信号を一対の出力ノードに出力する差動演算増幅回路と、前記一対の差動出力信号に基づいて生成される電圧を、前記差動演算増幅回路のコモン・モード・フィードバック入力ノードに供給するコモン・モード・フィードバック回路と、前記一対の出力ノードと前記コモン・モード・フィードバック入力ノードとを短絡するリセット回路とを含む。

本態様においては、リセット回路により、差動演算増幅回路の一対の出力ノードと、該差動演算増幅回路のコモン・モード・フィードバック入力ノードとを短絡することができるようにした。こうすることで、リセット時には、フィードバックがかかった状態で差動演算増幅回路の動作点を大きく変更することなく、差動演算増幅回路のコモン・モード・フィードバック入力ノードを所定の電圧に固定することができる。この際、例えばコモン・モード・フィードバック回路を構成する抵抗素子を介することなく、差動演算増幅回路のコモン・モード・フィードバック入力ノードを所定の電圧に固定することができる。これにより、全差動増幅回路において必要なコモン・モード・フィードバック回路の他に新規な構成を大幅に追加する必要がなくなる。従って、例えばレプリカ回路を別途用意する必要がなくなり、面積の増大や消費電力の増加を招くことなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

（２）本発明の第２の態様に係る全差動増幅回路では、第１の態様において、前記コモン・モード・フィードバック回路は、前記一対の出力ノード間の電圧を抵抗分割する抵抗分割回路を含み、前記抵抗分割回路によって前記一対の出力ノード間の電圧を抵抗分割することにより得られる電圧を、前記コモン・モード・フィードバック入力ノードに出力する。

本態様においては、コモン・モード・フィードバック回路が、差動演算増幅回路の一対の出力ノード間の電圧を抵抗分割することにより得られる電圧をコモン・モード・フィードバック入力ノードに出力する。これにより、上記の効果に加えて、次のような効果を得る事ができるようになる。第１に、コモン・モード・フィードバック回路をスイッチトキャパシター回路で実現する場合に比べて、構成が簡素化される上に、特別な起動シーケンスが不要となり、全差動増幅回路において間欠動作を行い易くなる。第２に、コモン・モード・フィードバック回路は、差動演算増幅回路の出力に接続される。そのため、負荷抵抗となり、全差動増幅回路のゲインを落としてしまうが、ゲインを低く抑えたい用途では有効に働く上、開ループで用いられる場合に出力ノイズを抑えることができる。

（３）本発明の第３の態様は、全差動増幅回路が、一対の差動入力信号に対応した一対の差動出力信号を一対の出力ノードに出力する差動演算増幅回路と、前記一対の差動出力信号に基づいて生成される電圧を、前記差動演算増幅回路のコモン・モード・フィードバック入力ノードに供給するコモン・モード・フィードバック回路とを含み、前記コモン・モード・フィードバック回路は、前記一対の出力ノード間を抵抗分割する抵抗分割回路と、前記抵抗分割回路により得られる電圧と所与の基準電圧との差に対応した電圧を増幅した電圧を、前記コモン・モード・フィードバック入力ノードに出力する増幅回路と、前記一対の出力ノードと前記増幅回路の入力ノードとを短絡するリセット回路とを含む。

本態様においては、コモン・モード・フィードバック回路により、差動演算増幅回路の一対の出力ノード間の電圧に基づいて、所与の電圧が生成される。そして、増幅回路により、この電圧と基準電圧との差分に対応した電圧を増幅して、差動演算増幅回路のコモン・モード・フィードバック入力ノードにフィードバックをかけることができる。そして、リセット回路により、一対の出力ノードと増幅回路の入力ノードとを短絡することができるようにした。こうすることで、リセット時には、フィードバックがかかった状態で差動演算増幅回路の動作点を大きく変更することなく、差動演算増幅回路のコモン・モード・フィードバック入力ノードを所定の電圧に固定することができる。この際、例えばコモン・モード・フィードバック回路を構成する抵抗素子を介することなく、差動演算増幅回路のコモン・モード・フィードバック入力ノードを所定の電圧に固定することができる。これにより、全差動増幅回路において必要なコモン・モード・フィードバック回路の他に新規な構成を大幅に追加する必要がなくなる。従って、例えばレプリカ回路を別途用意する必要がなくなり、面積の増大や消費電力の増加を招くことなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

（４）本発明の第４の態様に係る全差動増幅回路では、第１の態様乃至第３の態様のいずれかにおいて、前記リセット回路は、前記一対の出力ノードと、前記コモン・モード・フィードバック入力ノード又は前記増幅回路の入力ノードとを、所与のリセット期間中に短絡する。

本態様においては、リセット回路は、リセット期間のみ、差動演算増幅回路の一対の出力ノードとコモン・モード・フィードバック入力ノードとの間、又は差動演算増幅回路の一対の出力ノードと増幅回路の入力ノードとの間を短絡する。従って、非リセット期間である増幅動作期間では、従来の全差動増幅回路として動作させることができる。従って、新規な構成を大幅に追加することなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

（５）本発明の第５の態様は、コンパレーター回路が、第１の態様乃至第４の態様のいずれか記載の全差動増幅回路と、前記全差動増幅回路の前記一対の差動出力信号が入力されるダイナミックラッチコンパレーター回路とを含む。

本態様によれば、上記の全差動増幅回路を適用するようにしたので、低消費電力で高速に応答が可能なコンパレーター回路を提供することができるようになる。

（６）本発明の第６の態様は、コンパレーター回路が、第１の全差動増幅回路と、前記第１の全差動増幅回路の出力に接続された第２の全差動増幅回路と、前記第２の全差動増幅回路の出力に接続されたダイナミックラッチコンパレーター回路とを含み、前記第１の全差動増幅回路及び前記第２の全差動増幅回路の少なくとも一方は、第１の態様乃至第４の態様のいずれか記載の全差動増幅回路である。

本態様によれば、複数の全差動増幅回路により、ダイナミックラッチコンパレーター回路に入力される信号を増幅するようにしたので、各全差動増幅回路のゲインを大幅に上げる必要がなくなる。これにより、各全差動増幅回路はノイズの増幅を抑制することができ、高精度で高速に動作可能なコンパレーター回路を提供することができるようになる。

（７）本発明の第７の態様は、Ａ／Ｄ変換回路が、第５の態様又は第６の態様のコンパレーター回路と、前記コンパレーター回路の比較結果に応じてレジスター値が更新される比較近似レジスターと、前記レジスター値に対応したアナログ信号を出力するＤ／Ａ変換回路と、入力信号をサンプリングしてホールドするサンプルホールド回路とを含み、前記コンパレーター回路は、前記サンプルホールド回路によってホールドされた信号と前記アナログ信号とを比較する。

本態様によれば、追加回路を設けることなく、低消費電力で高速に応答が可能なＡ／Ｄ変換回路を提供することができるようになる。

（８）本発明の第８の態様は、電子機器が、第１の態様乃至第４の態様のいずれか記載の全差動増幅回路を含む。

本態様によれば、追加回路を設けることなく、低消費電力で高速に応答が可能な全差動増幅回路が適用された電子機器を提供することができるようになる。

（９）本発明の第９の態様は、電子機器が、第７の態様のＡ／Ｄ変換回路を含む。

本態様によれば、追加回路を設けることなく、低消費電力で高速に応答が可能なＡ／Ｄ変換回路が適用された電子機器を提供することができるようになる。

本発明に係る第１の実施形態における全差動増幅回路の構成例を示す図。 第１の実施形態における全差動増幅回路の構成例の回路図。 第１の実施形態の比較例における全差動増幅回路の構成例を示す図。 第１の実施形態の比較例における全差動増幅回路のシミュレーション結果の一例を示す図。 第１の実施形態における全差動増幅回路のシミュレーション結果の一例を示す図。 第１の実施形態の変形例における全差動増幅回路の構成例の回路図。 本発明に係る第２の実施形態における全差動増幅回路の構成例を示す図。 本発明に係る一実施形態におけるコンパレーター回路の構成例を示す図。 本発明に係る一実施形態におけるＡ／Ｄ変換回路の構成例を示す図。 Ａ／Ｄ変換回路の動作説明図。 図１１（Ａ）は、基準クロックＣＬＫ、変換クロックＳＣ、スイッチ制御信号ＲＥＳ、及びラッチ信号ＬＡＴＣＨのタイミングの一例を示す図。図１１（Ｂ）は、図１１（Ａ）の範囲ＷＤの部分を拡大した図。 本発明に係る一実施形態における電子機器のハードウェア構成例のブロック図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔全差動増幅回路〕
［第１の実施形態］
図１に、本発明に係る第１の実施形態における全差動増幅回路の構成例を示す。

第１の実施形態における全差動増幅回路１０は、差動演算増幅回路１２と、コモン・モード・フィードバック（Common Mode FeedBack：以下、ＣＭＦＢ）回路１４と、リセット回路１６とを備えている。差動演算増幅回路１２は、一対の差動入力信号ＰＩＮ，ＮＩＮの差分を増幅し、差動入力信号ＰＩＮ，ＮＩＮに対応した一対の差動出力信号ＮＯＵＴ，ＰＯＵＴを一対の出力ノードＮｄ１，Ｎｄ２に出力する。ＣＭＦＢ回路１４は、一対の差動出力信号ＮＯＵＴ，ＰＯＵＴに基づいて生成される電圧ＶＣを、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃに供給する。差動演算増幅回路１２では、コモン・モード・フィードバック入力ノードＮｃの電圧に応じて、差動演算増幅回路１２の動作点が決定される。リセット回路１６は、増幅動作期間の前に設けられるリセット期間中に、一対の出力ノードＮｄ１，Ｎｄ２とコモン・モード・フィードバック入力ノードＮｃとを短絡する。

ＣＭＦＢ回路１４は、一対の出力ノードＮｄ１，Ｎｄ２間を抵抗分割する抵抗分割回路１５を備えている。抵抗分割回路１５は、抵抗素子Ｒ１，Ｒ２を有する。抵抗素子Ｒ１の一端は、出力ノードＮｄ１に接続され、他端はコモン・モード・フィードバック入力ノードＮｃに接続される。抵抗素子Ｒ２の一端は、コモン・モード・フィードバック入力ノードＮｃに接続され、他端は出力ノードＮｄ２に接続される。このような構成を有するＣＭＦＢ回路１４は、抵抗分割回路１５によって一対の出力ノードＮｄ１，Ｎｄ２間の電圧を抵抗分割することにより得られる電圧ＶＣを、コモン・モード・フィードバック入力ノードＮｃに出力する。

ＣＭＦＢ回路１４を抵抗分割回路１５により実現するようにしたので、スイッチトキャパシター回路で実現する場合に比べて、構成が簡素化される上に、特別な起動シーケンスが不要となり、全差動増幅回路１０において間欠動作を行い易くなる。また、ＣＭＦＢ回路１４は、差動演算増幅回路１２の出力に接続されるため、負荷抵抗となり、全差動増幅回路１０のゲインを落としてしまうが、ゲインを低く抑えたい用途では有効に働く上、開ループで用いられる場合に出力ノイズを抑えることができる。

リセット回路１６は、スイッチ素子ＳＷ１，ＳＷ２を備えている。スイッチ素子ＳＷ１の一端は、出力ノードＮｄ１に接続され、他端はコモン・モード・フィードバック入力ノードＮｃに接続される。スイッチ素子ＳＷ２の一端は、コモン・モード・フィードバック入力ノードＮｃに接続され、他端は出力ノードＮｄ２に接続される。スイッチ素子ＳＷ１，ＳＷ２は、上記のリセット期間中に同時にオンとなるようにスイッチ制御され、上記の増幅動作期間中に同時にオフとなるようにスイッチ制御される。スイッチ素子ＳＷ１，ＳＷ２は、スイッチ制御信号ＲＥＳによりスイッチ制御される。

図２に、第１の実施形態における全差動増幅回路１０の構成例の回路図を示す。図２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

全差動増幅回路１０は、Ｐ型の金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳ）トランジスターＱＰ１，ＱＰ２，ＱＰ３と、Ｎ型のＭＯＳトランジスターＱＮ１，ＱＮ２とを備えている。ＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２により、図１の差動演算増幅回路１２が構成される。

ＭＯＳトランジスターＱＰ１は、ソースに高電位側電源が接続され、ドレインにＭＯＳトランジスターＱＰ２，ＱＰ３のソースが接続され、ゲートにゲート信号Ｖｂが供給される。高電位側電源の電圧は、電圧ＶＤＤＡである。ＭＯＳトランジスターＱＰ２は、ドレインに出力ノードＮｄ１が接続され、ゲートに差動入力信号ＰＩＮが供給される。ＭＯＳトランジスターＱＰ３は、ドレインに出力ノードＮｄ２が接続され、ゲートに差動入力信号ＮＩＮが供給される。

ＭＯＳトランジスターＱＮ１は、ソースに低電位側電源が接続され、ドレインに出力ノードＮｄ１が接続され、ゲートにコモン・モード・フィードバック入力ノードＮｃが接続される。低電位側電源の電圧は、電圧ＧＮＤであるものとする。ＭＯＳトランジスターＱＮ２は、ソースに低電位側電源が接続され、ドレインに出力ノードＮｄ２が接続され、ゲートにコモン・モード・フィードバック入力ノードＮｃが接続される。

図１のＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２と、リセット回路１６を構成するスイッチ素子ＳＷ１，ＳＷ２とは、図２に示すように接続される。

以上のような構成を有する全差動増幅回路１０において、ＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２により構成される差動演算増幅回路１２は、公知の差動演算増幅回路である。そのため、差動演算増幅回路１２の動作については、説明を省略する。このような差動演算増幅回路１２は、増幅動作期間では、ＣＭＦＢ回路１４により一対の差動出力信号ＮＯＵＴ，ＰＯＵＴの中間電圧付近の信号となるようにフィードバックがかかる。その状態で、差動演算増幅回路１２は、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。

第１の実施形態では、高速で増幅動作を繰り返し行うために、各増幅動作期間の開始タイミングにおいて前回の増幅動作の状態（各ノードに残った履歴）がリセットされるように、リセット期間が設けられる。このリセット期間において、リセット回路１６では、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷ１，ＳＷ２がオンとなる。これにより、出力ノードＮｄ１，Ｎｄ２は短絡され、出力ノードＮｄ１，Ｎｄ２が差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃに接続される。従って、フィードバックがかかった状態で差動演算増幅回路１２の動作点を大きく変更することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを所定の電圧に固定することができる。この際、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを所定の電圧に固定することができる。

リセット期間後に増幅動作期間が開始されると、リセット回路１６では、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷ１，ＳＷ２がオフとなり、出力ノードＮｄ１，Ｎｄ２は電気的に遮断される。従って、増幅動作期間では、ＣＭＦＢ回路１４により生成された電圧ＶＣがコモン・モード・フィードバック入力ノードＮｃに供給された状態で、差動演算増幅回路１２が、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。

［比較例］
ここで、第１の実施形態の比較例における全差動増幅回路について説明する。

図３に、第１の実施形態の比較例における全差動増幅回路の構成例を示す。図３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

第１の実施形態の比較例における全差動増幅回路１０ａは、差動演算増幅回路１２と、ＣＭＦＢ回路１４と、リセット回路１８ａとを備えている。差動演算増幅回路１２は、例えば図２のＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２により構成される。リセット回路１８ａは、一対の出力ノードＮｄ１，Ｎｄ２の間に挿入されたスイッチ素子ＳＷａを含む。スイッチ素子ＳＷａは、例えばリセット期間中にオンとなるようスイッチ制御され、増幅動作期間中にオフとなるようにスイッチ制御される。スイッチ素子ＳＷａは、スイッチ制御信号ＲＥＳによりスイッチ制御される。

全差動増幅回路１０ａの構成が全差動増幅回路１０の構成と異なる点は、リセット回路１６がリセット回路１８ａに置換された点である。そのため、全差動増幅回路１０ａは、リセット期間中であっても増幅動作期間中であっても差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃには、ＣＭＦＢ回路１４によって生成された電圧ＶＣが供給される。

即ち、本比較例では、リセット期間が開始されると、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷａがオンとなり、抵抗素子Ｒ１，Ｒ２を介して出力ノードＮｄ１，Ｎｄ２の電圧を抵抗分割することにより得られる電圧によりフィードバックがかかる。このとき、コモン・モード・フィードバック入力ノードＮｃの電圧変化は、所定の時間だけ遅延する。この時間は、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１又は抵抗素子Ｒ２と、コモン・モード・フィードバック入力ノードＮｃに接続されるＭＯＳトランジスターのゲート容量とで決まる時定数に対応した時間である。

リセット期間後の増幅動作期間になると、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷａがオフとなり、出力ノードＮｄ１，Ｎｄ２は電気的に遮断される。このとき、コモン・モード・フィードバック入力ノードＮｃには、出力ノードＮｄ１，Ｎｄ２の電圧を抵抗分割した電圧ＶＣが供給された状態で、差動演算増幅回路１２が、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。

図４に、第１の実施形態の比較例における全差動増幅回路１０ａのシミュレーション結果の一例を示す。図４は、縦軸に電圧、横軸に時間をとり、電圧ＶＣ、及び差動出力信号ＮＯＵＴ，ＰＯＵＴの変化の一例を表す。なお、図４は、高電位側電源電圧と低電位側電源電圧との間の電圧が３．０Ｖであるときのシミュレーション結果を表している。

スイッチ制御信号ＲＥＳがＨレベルのとき、リセット回路１８ａのスイッチ素子ＳＷａがオンになるものとする。増幅動作期間では、スイッチ制御信号ＲＥＳがＬレベルになり、差動演算増幅回路１２は、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。例えば、図４に示すように、差動出力信号ＮＯＵＴの電位が上がり、差動出力信号ＰＯＵＴの電位が下がり、増幅動作期間が終了すると、次の増幅動作期間の前に、リセット期間が開始される。

このリセット期間では、スイッチ制御信号ＲＥＳがＨレベルとなり、スイッチ素子ＳＷａがオンになる。すると、出力ノードＮｄ１，Ｎｄ２が短絡され、差動出力信号ＮＯＵＴ，ＰＯＵＴが同電位の信号となる。このとき、ＣＭＦＢ回路１４は、差動出力信号ＮＯＵＴ，ＰＯＵＴの電圧を抵抗分割した電圧ＶＣをコモン・モード・フィードバック入力ノードＮｃに供給する。ところが、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介してコモン・モード・フィードバック入力ノードＮｃに電圧を供給する。そのため、コモン・モード・フィードバック入力ノードＮｃの電圧変化が落ち着くまでに例えば図４の時間Ｔ１だけ時間を要する。

これに対して、第１の実施形態では、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを所定の電圧に固定することができる。

図５に、第１の実施形態における全差動増幅回路１０のシミュレーション結果の一例を示す。図５は、縦軸に電圧、横軸に時間をとり、電圧ＶＣ、及び差動出力信号ＮＯＵＴ，ＰＯＵＴの変化の一例を表す。なお、図５は、高電位側電源電圧と低電位側電源電圧との間の電圧が３．０Ｖであるときのシミュレーション結果を表している。

スイッチ制御信号ＲＥＳがＨレベルのとき、リセット回路１６のスイッチ素子ＳＷ１，ＳＷ２がオンになるものとする。増幅動作期間では、スイッチ制御信号ＲＥＳがＬレベルになり、差動演算増幅回路１２は、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。例えば、図５に示すように、差動出力信号ＮＯＵＴの電位が上がり、差動出力信号ＰＯＵＴの電位が下がり、増幅動作期間が終了すると、次の増幅動作期間の前に、リセット期間が開始される。

このリセット期間では、スイッチ制御信号ＲＥＳがＨレベルとなり、スイッチ素子ＳＷ１，ＳＷ２がオンになる。すると、出力ノードＮｄ１，Ｎｄ２が短絡され、差動出力信号ＮＯＵＴ，ＰＯＵＴが同電位の信号となる上に、出力ノードＮｄ１，Ｎｄ２が、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃに接続される。従って、第１の実施形態では、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介することなく、所与の中間電圧に固定される。この中間電位は、コモン・モード・フィードバック入力ノードＮｃが出力ノードＮｄ１，Ｎｄ２を短絡することにより得られる差動出力信号ＮＯＵＴ，ＰＯＵＴの中間電位である。これにより、コモン・モード・フィードバック入力ノードＮｃは、例えば図５の時間Ｔ２で電位がほぼ固定され、本比較例と比較した場合に、リセット期間を短縮することができるようになる。

以上説明したように、第１の実施形態によれば、全差動型の増幅回路において必要なＣＭＦＢ回路の他に新規な構成を大幅に追加することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを高速に所定の電圧に固定することができる。これにより、例えばレプリカ回路を別途用意する必要がなくなり、面積の増大や消費電力の増加を招くことなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

［変形例］
第１の実施形態では、差動演算増幅回路１２が、Ｐ型のＭＯＳトランジスターのゲートに差動入力信号ＰＩＮ，ＮＩＮが供給される例を説明したが、第１の実施形態は、これに限定されるものではない。

図６に、第１の実施形態の変形例における全差動増幅回路の構成例の回路図を示す。図６において、図２と同様の部分には同一符号を付し、適宜説明を省略する。

第１の実施形態の変形例における全差動増幅回路２０は、Ｎ型のＭＯＳトランジスターＱＮ１０，ＱＮ１１，ＱＮ１２と、Ｐ型のＭＯＳトランジスターＱＰ１０，ＱＰ１１とを備えている。ＭＯＳトランジスターＱＮ１０，ＱＮ１１，ＱＮ１２、ＱＰ１０，ＱＰ１１により、図１の差動演算増幅回路１２が構成される。

ＭＯＳトランジスターＱＮ１０は、ソースに低電位側電源が接続され、ドレインにＭＯＳトランジスターＱＮ１１，ＱＮ１２のソースが接続され、ゲートにゲート信号Ｖｂ´が供給される。ＭＯＳトランジスターＱＮ１１は、ドレインに出力ノードＮｄ１が接続され、ゲートに差動入力信号ＰＩＮが供給される。ＭＯＳトランジスターＱＮ１２は、ドレインに出力ノードＮｄ２が接続され、ゲートに差動入力信号ＮＩＮが供給される。

ＭＯＳトランジスターＱＰ１０は、ソースに高電位側電源が接続され、ドレインに出力ノードＮｄ１が接続され、ゲートにコモン・モード・フィードバック入力ノードＮｃが接続される。ＭＯＳトランジスターＱＰ１１は、ソースに高電位側電源が接続され、ドレインに出力ノードＮｄ２が接続され、ゲートにコモン・モード・フィードバック入力ノードＮｃが接続される。

図１のＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２と、リセット回路１６を構成するスイッチ素子ＳＷ１，ＳＷ２とは、図６に示すように接続される。

以上のような構成を有する全差動増幅回路２０において、ＭＯＳトランジスターＱＮ１０，ＱＮ１１，ＱＮ１２，ＱＰ１０，ＱＰ１１により構成される差動演算増幅回路１２は、公知の差動演算増幅回路である。従って、増幅動作期間では、差動演算増幅回路１２は、ＣＭＦＢ回路１４により一対の差動出力信号ＮＯＵＴ，ＰＯＵＴの中間電圧付近の信号となるようにフィードバックがかかる。この状態で、差動演算増幅回路１２は、差動入力信号ＰＩＮ，ＮＩＮの差分に対応した差動出力信号ＮＯＵＴ，ＰＯＵＴを出力する。

そのため、本変形例では、第１の実施形態と同様に、リセット期間では、スイッチ制御信号ＲＥＳがＨレベルとなり、スイッチ素子ＳＷ１，ＳＷ２がオンになる。すると、出力ノードＮｄ１，Ｎｄ２が短絡され、差動出力信号ＮＯＵＴ，ＰＯＵＴが同電位の信号となる上に、出力ノードＮｄ１，Ｎｄ２が、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃに接続される。従って、本変形例では、第１の実施形態と同様に、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介することなく、コモン・モード・フィードバック入力ノードＮｃが、差動出力信号ＮＯＵＴ，ＰＯＵＴの中間電圧に固定される。これにより、コモン・モード・フィードバック入力ノードＮｃは、高速に所定の電圧に固定され、第１の実施形態と同様にリセット期間を短縮することができるようになる。

以上説明したように、本変形例によれば、全差動型の増幅回路において必要なＣＭＦＢ回路の他に新規な構成を大幅に追加することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを高速に所定の電圧に固定することができる。これにより、例えばレプリカ回路を別途用意する必要がなくなり、面積の増大や消費電力の増加を招くことなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

［第２の実施形態］
第１の実施形態又はその変形例では、ＣＭＦＢ回路１２が抵抗分割回路により構成される例を説明したが、ＣＭＦＢ回路の構成は、これに限定されるものではない。

図７に、本発明に係る第２の実施形態における全差動増幅回路の構成例を示す。図７において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

第２の実施形態における全差動増幅回路３０は、差動演算増幅回路１２と、ＣＭＦＢ回路４０とを備えている。差動演算増幅回路１２は、第１の実施形態と同様にＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２により構成される。また、差動演算増幅回路１２は、第１の実施形態の変形例と同様にＭＯＳトランジスターＱＮ１０，ＱＮ１１，ＱＮ１２，ＱＰ１０，ＱＰ１１により構成されてもよい。ＣＭＦＢ回路４０は、一対の差動出力信号ＮＯＵＴ，ＰＯＵＴに基づいて生成される電圧ＶＣを、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃに供給する。

ＣＭＦＢ回路４０は、抵抗分割回路１５と、増幅回路４２と、リセット回路４４とを備えている。抵抗分割回路１５は、第１の実施形態（又はその変形例）と同様に抵抗素子Ｒ１，Ｒ２を備え、各抵抗素子は、第１の実施形態（又はその変形例）と同様に接続される。増幅回路４２は、抵抗分割回路１５により得られる電圧と所与の基準電圧Ｖｃｍとの差に対応した電圧を増幅した電圧を、コモン・モード・フィードバック入力ノードＮｃに出力する。

リセット回路４４は、スイッチ素子ＳＷ１，ＳＷ２を備え、一対の出力ノードＮｄ１，ＮＤ２と増幅回路４２の反転入力端子の入力ノードＮｅとを短絡する。スイッチ素子ＳＷ１は、出力ノードＮｄ１と入力ノードＮｅとの間に設けられる。スイッチ素子ＳＷ２は、出力ノードＮｄ２と入力ノードＮｅとの間に設けられる。スイッチ素子ＳＷ１，ＳＷ２は、上記のリセット期間中に同時にオンとなるようにスイッチ制御され、上記の増幅動作期間中に同時にオフとなるようにスイッチ制御される。スイッチ素子ＳＷ１，ＳＷ２は、スイッチ制御信号ＲＥＳによりスイッチ制御される。

なお、ＣＭＦＢ回路４０は、図７に示すように、抵抗分割回路１５及びリセット回路４４を含んで構成されていなくてもよい。例えば、ＣＭＦＢ回路４０の外部に、リセット回路４４が設けられていてもよい。

第２の実施形態では、リセット期間中に、リセット回路４４では、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷ１，ＳＷ２がオンとなる。これにより、出力ノードＮｄ１，Ｎｄ２は短絡される。増幅回路４２は、差動出力信号ＮＯＵＴ，ＰＯＵＴの中間電圧と基準電圧Ｖｃｍとの差分に対応した電圧を増幅して、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃにフィードバックをかけることができる。従って、フィードバックがかかった状態で差動演算増幅回路１２の動作点を大きく変更することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを所定の電圧に固定することができる。この際、ＣＭＦＢ回路１４を構成する抵抗素子Ｒ１，Ｒ２を介することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを所定の電圧に固定することができる。

このリセット期間後に増幅動作期間が開始されると、リセット回路４４では、スイッチ制御信号ＲＥＳによりスイッチ素子ＳＷ１，ＳＷ２がオフとなり、出力ノードＮｄ１，Ｎｄ２は電気的に遮断される。従って、増幅動作期間では、ＣＭＦＢ回路４０は、差動出力信号ＮＯＵＴ，ＰＯＵＴを抵抗分割した電圧と、基準電圧Ｖｃｍとの差分に応じてコモン・モード・フィードバック入力ノードＮｃにフィードバックをかけることができる。これにより、差動出力信号ＮＯＵＴ，ＰＯＵＴの平均電圧を、基準電圧Ｖｃｍ付近にすることができる。

従って、第２の実施形態によれば、ＣＭＦＢ回路に加えて増幅回路４２を設ける他は新規な構成を大幅に追加することなく、差動演算増幅回路１２のコモン・モード・フィードバック入力ノードＮｃを高速に所定の電圧に固定することができる。これにより、例えばレプリカ回路を別途用意する必要がなくなり、面積の増大や消費電力の増加を招くことなく、低消費電力で高速に応答が可能な全差動増幅回路を提供することができるようになる。

〔コンパレーター回路〕
第１の実施形態又はその変形例、第２の実施形態における全差動増幅回路は、低消費電力で、高速に動作可能なコンパレーター回路に適用することができる。

図８に、本発明に係る一実施形態におけるコンパレーター回路の構成例を示す。図８において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

コンパレーター回路５０は、第１の全差動増幅回路５２と、第２の全差動増幅回路５４と、ダイナミックラッチコンパレーター回路６０と、オフセットキャンセル容量Ｃ１，Ｃ２と、スイッチ素子ＳＷ１０，ＳＷ１１とを備えている。第１の全差動増幅回路５２及び第２の全差動増幅回路５４は、プリアンプ回路として動作する。

第１の全差動増幅回路５２は、上記の全差動増幅回路１０，２０，３０のいずれかと同様の構成を有する。同様に、第２の全差動増幅回路５４は、上記の全差動増幅回路１０，２０，３０のいずれかと同様の構成を有する。以下では、第１の全差動増幅回路５２及び第２の全差動増幅回路５４の各々が、全差動増幅回路１０と同様の構成を有しているものとする。

第１の全差動増幅回路５２には、一対の差動入力信号ＰＩＮ，ＮＩＮが入力される。第２の全差動増幅回路５４は、第１の全差動増幅回路５２の出力に縦続して接続される。具体的には、第１の全差動増幅回路５２の一対の出力ノード（Ｎｄ１，Ｎｄ２）には、それぞれオフセットキャンセル容量Ｃ１，Ｃ２を介して、極性が反転するように第２の全差動増幅回路５４の一対の入力ノードが接続される。スイッチ素子ＳＷ１０，ＳＷ１１の各々は、第２の全差動増幅回路５４の入力ノードとこれに対応する出力ノードとの間に設けられる。

オフセットキャンセル容量Ｃ１，Ｃ２は、第１の全差動増幅回路５２及び第２の全差動増幅回路５４のオフセットの差をキャンセルするものである。具体的には、スイッチ素子ＳＷ１０，ＳＷ１１をそれぞれオンにして第１の全差動増幅回路５２及び第２の全差動増幅回路５４のオフセットの差に対応した電荷を各オフセットキャンセル容量に予め充電させておく。そして、スイッチ素子ＳＷ１０，ＳＷ１１をオフした状態で、オフセットキャンセル容量Ｃ１，Ｃ２を介して第１の全差動増幅回路５２の差動出力信号を第２の全差動増幅回路５４に伝達する。こうすることで、第１の全差動増幅回路５２及び第２の全差動増幅回路５４のオフセットの差をキャンセルして、第２の全差動増幅回路５４から、より正確な差動出力信号を得ることができる。

ダイナミックラッチコンパレーター回路６０は、第２の全差動増幅回路５４の一対の差動出力信号の電位差を比較するコンパレーター回路と、コンパレーター回路の比較結果を保持するラッチ回路とを備えている。このコンパレーター回路は２つのインバーター回路を有し一方の入力と他方の出力とを接続したラッチ構造を成し、これらのインバーター回路を駆動する電流をコンパレーターの正入力端子と負入力端子の印加電圧で制御する構成をとっている。ラッチ信号ＬＡＴＣＨがＬレベルのときは、各々のインバーター回路の出力はＨレベルでリセット状態になる。ラッチ信号ＬＡＴＣＨがＨレベルになった瞬間、２つのインバーター回路のうち駆動能力の高い方のインバーター回路の出力が先にＬレベルに変化し、他方のインバーター回路はＬレベル入力となるため出力がＨレベルから変化せずこの状態でラッチされる。コンパレーター回路のインバーター回路の出力はラッチ回路に入力され、ラッチ信号ＬＡＴＣＨの１サイクルの期間、状態を保持する役目を担っている。

なお、図８では、第１の全差動増幅回路５２及び第２の全差動増幅回路５４の両方に、第１の実施形態における全差動増幅回路１０、その変形例における全差動増幅回路２０、又は第２の実施形態における全差動増幅回路３０を適用するものとして説明した。しかしながら、第１の全差動増幅回路５２及び第２の全差動増幅回路５４の一方のみに、第１の実施形態における全差動増幅回路１０、その変形例における全差動増幅回路２０、又は第２の実施形態における全差動増幅回路３０を適用するようにしてもよい。

また、図８では、コンパレーター回路５０は、ダイナミックラッチコンパレーター回路６０の前段に第１の全差動増幅回路５２及び第２の全差動増幅回路５４を設ける例を説明したが、これに限定されるものではない。コンパレーター回路５０は、ダイナミックラッチコンパレーター回路６０の前段に第１の全差動増幅回路５２又は第２の全差動増幅回路５４のみを設ける構成であってもよい。ただ、ダイナミックラッチコンパレーター回路６０の前段に２つの全差動増幅回路により差動入力信号を増幅する場合、各全差動増幅回路のゲインを大幅に上げる必要がなくなる。これにより、各全差動増幅回路はノイズの増幅を抑制することができ、高精度で高速に動作可能なコンパレーター回路を提供することができるようになる。

〔Ａ／Ｄ変換回路〕
図８のコンパレーター回路５０は、低消費電力で、高速に動作可能なＡ／Ｄ変換回路に適用することができる。

図９に、本発明に係る一実施形態におけるＡ／Ｄ変換回路の構成例を示す。図９において、図８と同様の部分には同一符号を付し、適宜説明を省略する。

本実施形態におけるＡ／Ｄ変換回路１００は、いわゆる逐次比較型のＡ／Ｄ変換回路である。Ａ／Ｄ変換回路１００は、サンプルホールド回路７０と、コンパレーター回路５０と、比較近似レジスター７２と、Ｄ／Ａ変換回路７４とを備えている。サンプルホールド回路７０は、入力信号ＩＮをサンプリングしてホールドする。

コンパレーター回路５０は、サンプルホールド回路７０によりホールドされたサンプリング後の入力信号と、Ｄ／Ａ変換回路７４から出力されたアナログ信号とを比較する。コンパレーター回路５０の差動入力信号ＰＩＮとして、例えばサンプルホールド回路７０からの信号が入力される。コンパレーター回路５０の差動入力信号ＮＩＮとして、例えばＤ／Ａ変換回路７４から出力されたアナログ信号が入力される。

比較近似レジスター７２は、コンパレーター回路５０の比較結果に応じてレジスター値が更新される。Ｄ／Ａ変換回路７４は、比較近似レジスター７２のレジスター値に対応したアナログ信号を出力する。一連のＡ／Ｄ変換動作後の比較近似レジスター７２のレジスター値が、入力信号ＩＮに対応したディジタル値である出力信号ＯＵＴとして出力される。

図１０に、Ａ／Ｄ変換回路１００の動作説明図を示す。図１０は、横軸に時間、縦軸に電圧をとり、コンパレーター回路５０に入力されるサンプルホールド回路７０の出力信号Ｐ１と、Ｄ／Ａ変換回路７４の出力信号Ｐ２の変化を模式的に表したものである。

図１０に示すように、入力信号ＩＮが所定の電圧レベルのアナログ信号（Ｐ２）であるものとする。まず、Ｄ／Ａ変換回路７４は、比較近似レジスター７２の初期値（Ｐ１）に対応したアナログ信号を出力し、コンパレーター回路５０が、２つのアナログ信号を比較する。コンパレーター回路５０の比較結果に基づいて、比較近似レジスター７２のレジスター値の最上位ビットが更新される。その後、Ｄ／Ａ変換回路７４は、更新された比較近似レジスター７２のレジスター値に対応したアナログ信号を出力し、コンパレーター回路５０が、２つのアナログ信号を比較する。こうして、所定のビット数分だけコンパレーター回路５０を動作させ、Ａ／Ｄ変換回路１００は、入力信号ＩＮに対応したディジタル値である出力信号ＯＵＴを出力することができる。

図１１（Ａ）及び図１１（Ｂ）に、図９のＡ／Ｄ変換回路１００の動作タイミングの一例を示す。図１１（Ａ）は、基準クロックＣＬＫ、変換クロックＳＣ、スイッチ制御信号ＲＥＳ、及びラッチ信号ＬＡＴＣＨのタイミングの一例を示したものである。図１１（Ｂ）は、図１１（Ａ）の範囲ＷＤの部分を拡大したものであり、変換クロックＳＣの図示を省略している。変換クロックＳＣ及びスイッチ制御信号ＲＥＳ及びラッチ信号ＬＡＴＣＨは、基準クロックＣＬＫを基準に生成されるものとする。

Ａ／Ｄ変換回路１００は、変換クロックＳＣの１サイクル期間のＡ／Ｄ変換動作期間内に、アナログ信号である入力信号ＩＮに対応する出力信号ＯＵＴを出力するものとする。変換クロックＳＣがＨレベルで且つ基準クロックＣＬＫの立ち上がりで、信号入力ＩＮをサンプリングするサンプリング期間からコンパレーター回路５０が動作する比較動作期間へと移行する。比較動作期間では、コンパレーター回路５０が、Ａ／Ｄ変換回路１００の分解能と同じ回数分だけラッチ信号ＬＡＴＣＨの立ち上がりのタイミングで比較動作を行う。比較動作期間ではウエイト期間Ｗ０を経て、基準クロックＣＬＫの立ち上がりで、全差動増幅回路のリセット期間Ｗ１が経過した後にスイッチ制御信号ＲＥＳがＨレベルからＬレベルに変化する。

スイッチ制御信号ＲＥＳがＨレベルのとき、上記のようにコンパレーター回路５０を構成する全差動増幅回路が初期化される。このとき、全差動増幅回路を構成する差動演算増幅回路のコモン・モード・フィードバック入力ノードＮｃには、ＣＭＦＢ回路の抵抗素子を介することなく、当該差動演算増幅回路の一対の出力ノードを短絡した電圧が供給される。従って、全差動増幅回路を構成する差動演算増幅回路のコモン・モード・フィードバック入力ノードＮｃを、高速に所定の電圧に固定することができ、リセット期間Ｗ１を短縮することができるようになる。

スイッチ制御信号がＬレベルになると、ＬＡＴＣＨ信号もまたＨレベルからＬレベルになり、全差動増幅回路の増幅動作期間Ｗ２が開始される。この増幅動作期間では、コンパレーター回路５０が、サンプルホールド回路７０からの信号とＤ／Ａ変換回路７４からのアナログ信号との差分に対応した増幅動作を行う。

そして、タイミングＷ３において、コンパレーター回路５０は、ダイナミックラッチコンパレーター回路において、サンプルホールド回路７０からの信号とＤ／Ａ変換回路７４からのアナログ信号との比較結果をラッチする。タイミングＷ３は、ラッチ信号ＬＡＴＣＨがＬレベルからＨレベルに変化するタイミングである。

その後、次の基準クロックＣＬＫの立ち上がりタイミングＷ４で、コンパレーター回路５０の比較結果を比較近似レジスター７２が取り込む。その後、比較近似レジスター７２は、タイミングＷ４で取り込んだ比較結果により更新されるレジスター値を、Ｄ／Ａ変換回路７４に出力する。

これ以降、同様にＡ／Ｄ変換動作を所定回数分だけ繰り返して、Ａ／Ｄ変換回路１００は、入力信号ＩＮに対応したディジタル値である出力信号ＯＵＴを出力することができる。

以上説明したように、図９のＡ／Ｄ変換回路１００によれば、追加回路を設けることなく、低消費電力で高速に応答が可能なＡ／Ｄ変換回路を提供することができるようになる。

〔電子機器〕
上記のＡ／Ｄ変換回路１００は、次のような電子機器に搭載することができる。このような電子機器によれば、低消費電力で、高速に、アナログ信号を用いた処理を実現することができる。

図１２に、本発明に係る一実施形態における電子機器のハードウェア構成例のブロック図を示す。図１２において、図９と同様の部分には同一符号を付し、適宜説明を省略する。

電子機器２００は、センサー回路１１０と、Ａ／Ｄ変換回路１００と、クロック生成回路１２０と、中央演算処理装置等の処理部１３０と、メモリー１４０と、操作部１５０と、表示部１６０とを備えている。電子機器２００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。なお、Ａ／Ｄ変換回路１００は、処理部１３０に内蔵されていてもよい。

例えば、処理部１３０は、メモリー１４０から読み込んだプログラムに従って処理を実行し、センサー回路１１０は、角速度信号を検出し、検出信号を電圧レベルで出力し、Ａ／Ｄ変換回路１００にてディジタル値に変換される。処理部１３０は、ディジタル値を用いて積分を行う。こうすることで、回転角度を算出する。そして、処理部１３０は、角速度又は算出した回転角度に対応した処理を実行し、該処理に対応した表示データを生成し、表示部１６０に表示させる処理を行う。

以上、本発明に係る全差動増幅回路、コンパレーター回路、Ａ／Ｄ変換回路、及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。本発明は、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

（１）上記の実施形態又はその変形例では、ＣＭＦＢ回路として、抵抗分割回路を備えるものを例に説明したが、本発明は、これに限定されるものではない。

（２）上記の実施形態又はその変形例では、差動演算増幅回路として、図２又は図６に示す構成を有するものを例に説明したが、本発明は、これに限定されるものではない。

（３）上記の実施形態又はその変形例では、コンパレーター回路として図８に示す構成を有するものを例に説明したが、本発明は、これに限定されるものではない。

（４）上記の実施形態又はその変形例では、全差動増幅回路をコンパレーター回路に適用する例を説明したが、本発明は、これに限定されるものではない。

（５）上記の実施形態又はその変形例では、コンパレーター回路をＡ／Ｄ変換回路に適用する例を説明したが、本発明は、これに限定されるものではない。

（６）上記の実施形態又はその変形例では、Ａ／Ｄ変換回路として図９に示す構成を有するものを例に説明したが、本発明は、これに限定されるものではない。例えば、パイプライン型のＡ／Ｄ変換回路や、その他の方式のＡ／Ｄ変換回路にも本発明に係る全差動増幅回路又はコンパレーター回路を適用してもよい。

１０，１０ａ，２０，３０…全差動増幅回路、 １２…差動演算増幅回路、
１４，４０…ＣＭＦＢ回路、 １５…抵抗分割回路、
１６，１８ａ，４４…リセット回路、 ４２…増幅回路、 ５０…コンパレーター回路、
５２…第１の全差動増幅回路、 ５４…第２の全差動増幅回路、
６０…ダイナミックラッチコンパレーター回路、 ７０…サンプルホールド回路、
７２…比較近似レジスター、 ７４…Ｄ／Ａ変換回路、 １００…Ａ／Ｄ変換回路、
１１０…センサー回路、 １２０…クロック生成回路、 １３０…処理部、
１４０…メモリー、 １５０…操作部、 １６０…表示部、 ２００…電子機器、
ＢＵＳ…バス、 Ｃ１，Ｃ２…オフセットキャンセル容量、 ＬＡＴＣＨ…ラッチ信号、
Ｎｃ…コモン・モード・フィードバック入力ノード、 Ｎｄ１，Ｎｄ２…出力ノード、
Ｎｅ…入力ノード、 ＮＩＮ，ＰＩＮ…差動入力信号、
ＮＯＵＴ，ＰＯＵＴ…差動出力信号、
ＱＮ１，ＱＮ２，ＱＮ１０，ＱＮ１１，ＱＮ１２…ＭＯＳトランジスター（Ｎ型）、
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ１０，ＱＰ１１…ＭＯＳトランジスター（Ｐ型）、
Ｒ１，Ｒ２…抵抗素子、 ＲＥＳ…スイッチ制御信号、
ＳＷ１，ＳＷ２，ＳＷ１０，ＳＷ１１，ＳＷａ…スイッチ素子、 ＶＣ…電圧、
Ｖｃｍ…基準電圧

Claims (9)

1. 一対の差動入力信号に対応した一対の差動出力信号を一対の出力ノードに出力する差動演算増幅回路と、
   前記一対の出力ノード間の電圧を抵抗分割する抵抗分割回路を含み、前記抵抗分割回路によって前記一対の出力ノード間の電圧を抵抗分割することにより得られる電圧を、前記差動演算増幅回路のコモン・モード・フィードバック入力ノードに供給するコモン・モード・フィードバック回路と、
   前記一対の出力ノードと前記コモン・モード・フィードバック入力ノードとを短絡するリセット回路とを含むことを特徴とする全差動増幅回路。
2. 一対の差動入力信号に対応した一対の差動出力信号を一対の出力ノードに出力する差動演算増幅回路と、
   前記一対の差動出力信号に基づいて生成される電圧を、前記差動演算増幅回路のコモン・モード・フィードバック入力ノードに供給するコモン・モード・フィードバック回路とを含み、
   前記コモン・モード・フィードバック回路は、
   前記一対の出力ノード間を抵抗分割する抵抗分割回路と、
   前記抵抗分割回路により得られる電圧と所与の基準電圧との差に対応した電圧を増幅した電圧を、前記コモン・モード・フィードバック入力ノードに出力する増幅回路と、
   前記一対の出力ノードと前記増幅回路の入力ノードとを短絡するリセット回路とを含むことを特徴とする全差動増幅回路。
3. 請求項１または２において、
   前記リセット回路により、前記一対の出力ノードと、前記コモン・モード・フィードバック入力ノード又は前記増幅回路の入力ノードと、が短絡されるリセット期間は、前記演算増幅回路による増幅動作期間の開始タイミングに設けられることを特徴とする全差動増幅回路。
4. 請求項１乃至３のいずれかにおいて、
   前記リセット回路は、
   前記一対の出力ノードと、前記コモン・モード・フィードバック入力ノード又は前記増幅回路の入力ノードとを、所与のリセット期間中に短絡することを特徴とする全差動増幅回路。
5. 請求項１乃至４のいずれか記載の全差動増幅回路と、
   前記全差動増幅回路の前記一対の差動出力信号が入力されるダイナミックラッチコンパレーター回路とを含むことを特徴とするコンパレーター回路。
6. 第１の全差動増幅回路と、
   前記第１の全差動増幅回路の出力に接続された第２の全差動増幅回路と、
   前記第２の全差動増幅回路の出力に接続されたダイナミックラッチコンパレーター回路とを含み、
   前記第１の全差動増幅回路及び前記第２の全差動増幅回路の少なくとも一方は、請求項１乃至４のいずれか記載の全差動増幅回路であることを特徴とするコンパレーター回路。
7. 請求項５又は６記載のコンパレーター回路と、
   前記コンパレーター回路の比較結果に応じてレジスター値が更新される比較近似レジスターと、
   前記レジスター値に対応したアナログ信号を出力するＤ／Ａ変換回路と、
   入力信号をサンプリングしてホールドするサンプルホールド回路とを含み、
   前記コンパレーター回路は、
   前記サンプルホールド回路によってホールドされた信号と前記アナログ信号とを比較することを特徴とするＡ／Ｄ変換回路。
8. 請求項１乃至４のいずれか記載の全差動増幅回路を含むことを特徴とする電子機器。
9. 請求項７記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。

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