CN107659313B - 电路装置、电子设备、物理量传感器和移动体 - Google Patents

Abstract

电路装置、电子设备、物理量传感器和移动体，即使在输入到比较器的输入信号的电压差为规定电压以下的情况下，也能够抑制比较器的判定精度下降。电路装置(100)包含比较器(50)和标志信号生成电路(60)。比较器(50)具有：第1电压时间转换电路(10)，其至少输入第1输入信号，输出第1时间信息信号；第2电压时间转换电路(20)，其至少输入第2输入信号，输出第2时间信息信号；判定电路(30)，其根据第1时间信息信号和第2时间信息信号，判定第1输入信号和第2输入信号的大小。标志信号生成电路(60)根据第1时间信息信号和第2时间信息信号，生成表示第1输入信号与第2输入信号的电压差为规定电压以下的标志信号。

Description

电路装置、电子设备、物理量传感器和移动体

技术领域

本发明涉及电路装置、电子设备、物理量传感器和移动体等。

背景技术

已知有如下的时域(Time-Domain)型比较器：将输入电压电平转换为时间(例如信号边沿的延迟时间、脉冲信号的脉冲宽度或时钟信号的周期等)，通过比较该时间，进行输入电压电平的比较。

例如在专利文献1中公开了时域型比较器和使用该时域型比较器的逐次比较型A/D转换器。专利文献1的时域型比较器包含输入第1、第2输入电压和时钟信号的第1、第2电压时间转换电路，通过比较第1、第2电压时间转换电路中的时钟信号的延迟时间(第1、第2延迟时间)，比较第1、第2输入电压。第1电压时间转换电路包含多个延迟级，各延迟级包含2级的反相器。在第1级的反相器与地之间设置有N型晶体管，在第2级的反相器与电源之间设置有P型晶体管。并且，向N型晶体管输入第1输入电压，向P型晶体管输入第2输入电压。第2电压时间转换电路是相同的结构，但向N型晶体管输入第2输入电压，向P型晶体管输入第1输入电压。利用这样的结构，可根据第1、第2输入电压的大小来确定第1、第2延迟时间的大小，进行电压比较。

专利文献1：美国专利第8373444号说明书

一般而言，在输入到比较器的正极端子的电压与输入到负极端子的电压的电压差为规定电压以下的情况下，比较器的判定精度有时会下降。

发明内容

根据本发明的几个方式，能够提供一种即使在输入到比较器的输入信号的电压差为规定电压以下的情况下，也能够抑制比较器的判定精度的下降的电路装置、电子设备、物理量传感器和移动体等。

本发明正是为了解决上述课题中的至少一部分而完成的，可作为以下方式或形式来实现。

本发明的一个方式涉及一种电路装置，该电路装置包含：比较器，其进行输入信号的比较动作；以及标志信号生成电路，其生成在所述比较动作的控制中使用的标志信号，所述比较器具有：第1电压时间转换电路，其至少输入第1输入信号，输出第1时间信息信号；第2电压时间转换电路，其至少输入第2输入信号，输出第2时间信息信号；以及判定电路，其根据来自所述第1电压时间转换电路的所述第1时间信息信号、和来自所述第2电压时间转换电路的所述第2时间信息信号，判定所述第1输入信号和所述第2输入信号的大小，所述标志信号生成电路根据所述第1时间信息信号和所述第2时间信息信号，生成表示所述第1输入信号与所述第2输入信号的电压差为规定电压以下的所述标志信号。

在本发明的一个方式中，根据第1输入信号来求出第1时间信息信号，根据第2输入信号来求出第2时间信息信号。并且，根据第1时间信息信号和第2时间信息信号，判定第1输入信号和第2输入信号的大小。而且，根据第1时间信息信号和第2时间信息信号，生成表示第1输入信号与第2输入信号的电压差为规定电压以下的标志信号。

由此，即使在输入到比较器的输入信号的电压差为规定电压以下的情况下，也能够抑制比较器的判定精度的下降。

此外，在本发明的一个方式中，也可以是，包含控制电路，在所述标志信号为有效的情况下，该控制电路进行多次所述比较器的所述比较动作。

由此，例如能够在标志信号为有效的情况下，根据进行多次比较动作而得到的多个比较结果，进行多数决定，求出最终的比较结果，抑制判定精度的下降等。

此外，在本发明的一个方式中，也可以是，包含：A/D转换电路，其具有所述比较器；以及控制电路，其根据所述标志信号，设定所述A/D转换电路的转换范围。

由此，根据输入到比较器的输入信号的电压差是否为规定电压以下来设定转换范围，由此能够使进行A/D转换时的转换精度提高等。

此外，在本发明的一个方式中，也可以是，所述标志信号生成电路根据所述第1时间信息信号、所述第2时间信息信号、使所述第1时间信息信号延迟而得到的第1延迟信号和使所述第2时间信息信号延迟而得到的第2延迟信号，生成所述标志信号。

由此，能够在时间轴上比较第1输入信号和第2输入信号的大小，生成标志信号等。

此外，在本发明的一个方式中，也可以是，所述标志信号生成电路根据由所述第1时间信息信号和所述第2时间信息信号的逻辑积而得到的第1信号、以及由所述第1延迟信号和所述第2延迟信号的逻辑和而得到的第2信号，生成所述标志信号。

由此，能够在经过给定的延迟时间后，判定第1时间信息信号或第2时间信息信号的信号电平是否发生了变化，生成标志信号等。

此外，在本发明的一个方式中，也可以是，所述标志信号生成电路具有锁存电路，该锁存电路根据所述第2信号，锁存所述第1信号。

由此，在第1信号为低电平且第2信号为高电平的情况下，标志信号生成电路能够使标志信号有效等。

此外，在本发明的一个方式中，也可以是，包含控制电路，该控制电路根据所述第2信号，进行所述比较器的所述比较动作的结束判定。

由此，能够缩短比较动作中的比较时间等。

此外，在本发明的一个方式中，也可以是，所述第1电压时间转换电路输出与第1延迟时间对应的所述第1时间信息信号，所述第1输入信号的电压越大于所述第2输入信号的电压，该第1延迟时间越长，所述第2电压时间转换电路输出与第2延迟时间对应的所述第2时间信息信号，所述第2输入信号的电压越大于所述第1输入信号的电压，该第2延迟时间越长。

由此，能够将输入信号转换为时间信息信号等，该时间信息信号表示长度与输入信号的电压大小对应的时间。

此外，在本发明的一个方式中，也可以是，所述规定电压是与所述比较器的所述比较动作的死区对应的电压。

由此，能够在第1输入信号与第2输入信号的电压差对应于比较器的死区的情况下，抑制比较器的判定精度的下降等。

此外，本发明的其他方式涉及电子设备，该电子设备包含所述电路装置。

此外，本发明的其他方式涉及物理量传感器，该物理量传感器包含所述电路装置。

此外，本发明的其他方式涉及移动体，该移动体包含所述电路装置。

附图说明

图1是本实施方式的电路装置的结构例。

图2是本实施方式的比较器的结构例。

图3是第1延迟单元的结构例。

图4是第2延迟单元的结构例。

图5是说明第1延迟单元和第2延迟单元的动作的时序图。

图6是第1延迟单元的其他结构例。

图7是第2延迟单元的其他结构例。

图8是说明第1延迟单元和第2延迟单元的动作的其他时序图。

图9是本实施方式的比较器的第1详细结构例。

图10是说明PIN>NIN的情况下的第1详细结构例的比较器的动作的时序图。

图11是说明PIN<NIN的情况下的第1详细结构例的比较器的动作的时序图。

图12是判定电路和标志信号生成电路的详细结构例。

图13是说明PIN>NIN的情况下的判定电路和标志信号生成电路的动作的时序图。

图14是说明PIN<NIN的情况下的判定电路和标志信号生成电路的动作的时序图。

图15是本实施方式的比较器的第2详细结构例。

图16是说明比较器的第2详细结构例的动作的时序图。

图17是说明比较器的死区的图。

图18是本实施方式的电路装置的其他结构例。

图19是物理量传感器的结构例。

图20是电子设备的结构例。

图21概要性示出作为移动体的具体例的汽车的图。

标号说明

10：第1电压时间转换电路；11：第3输入信号生成电路；12：第1延迟电路；14：第1输入信号生成电路；15：第1计测电路；16：第1锁存电路；17：第1下降沿延迟电路；18：第1上升沿延迟电路；19：第1输出电路；20：第2电压时间转换电路；21：第4输入信号生成电路；22：第2延迟电路；24：第2输入信号生成电路；25：第2计测电路；26：第2锁存电路；27：第2下降沿延迟电路；28：第2上升沿延迟电路；29：第2输出电路；30：判定电路；50：比较器；60：标志信号生成电路；70：控制电路；100：电路装置；120：控制部；121：比较寄存器；130：采样保持电路；140：D/A转换电路；204：陀螺仪传感器；206：汽车(移动体)；207：车体；208：车体姿势控制装置；209：车轮；300：电子设备；310：处理部；320：存储部；330：操作部；340：接口部；350：显示部；400：物理量传感器；410：振子；420：驱动电路；430：检测电路；432：模拟前端电路；434：A/D转换电路；436：处理电路；DEA：第1延迟缓冲器；DEB：第2延迟缓冲器；DEC：第3延迟缓冲器；DED：第4延迟缓冲器；EN：使能信号；NDLIN：第1延迟电路的输入信号；NDLQ：第1延迟电路的输出信号；NIN：第2输入信号；NOUT：第1输出信号；PDLIN：第2延迟电路的输入信号；PDLQ：第2延迟电路的输出信号；PIN：第1输入信号；POUT：第2输出信号；SQA：第1延迟输出信号；SQB：第2延迟输出信号；TDN：延迟时间；TDP：延迟时间；TNA：第1个第2导电型晶体管；TNB：第2个第2导电型晶体管；TNC：第3个第2导电型晶体管；TND：第4个第2导电型晶体管；TPA：第1个第1导电型晶体管；TPB：第2个第1导电型晶体管；TPC：第3个第1导电型晶体管；TPD：第4个第1导电型晶体管；UA1：第1延迟单元；UB1：第2延迟单元。

具体实施方式

以下，针对本发明的优选实施方式详细地进行说明。另外，以下说明的本实施方式并非对权利要求书中记载的本发明的内容进行不当限定，在本实施方式中说明的所有结构并非都必须是本发明的解决手段。

1.概要

图1示出本实施方式的电路装置100的电路结构图。本实施方式的电路装置100包含：比较器50，其进行输入信号的比较动作；以及标志信号生成电路60，其生成在比较动作的控制中使用的标志信号。

并且，比较器50具有第1电压时间转换电路10、第2电压时间转换电路20和判定电路30。

第1电压时间转换电路10至少输入第1输入信号PIN，输出第1时间信息信号NOUT。第2电压时间转换电路20至少输入第2输入信号NIN，输出第2时间信息信号POUT。判定电路30根据来自第1电压时间转换电路10的第1时间信息信号NOUT、和来自第2电压时间转换电路20的第2时间信息信号POUT，判定第1输入信号PIN和第2输入信号NIN的大小。另外，由第1电压时间转换电路10进行的向第1时间信息信号NOUT的转换、和由第2电压时间转换电路20进行的向第2时间信息信号POUT的转换将在之后叙述。

而且，标志信号生成电路60根据第1时间信息信号NOUT和第2时间信息信号POUT，生成标志信号FS，该标志信号FS表示第1输入信号PIN与第2输入信号NIN的电压差为规定电压以下的情况。

这里，如之后使用图17叙述那样，在比较器50中存在死区，在判定输入信号的大小时，该死区的判定精度下降。具体而言，死区是输入到比较器50的第1输入信号PIN与第2输入信号NIN的电压差为规定电压以下的区域。即，一般而言，在比较器的判定电路对第1输入信号PIN与第2输入信号NIN的大小进行比较时，在第1输入信号PIN与第2输入信号NIN的电压差为规定电压以下的情况下，比较器的判定精度有时会下降。

针对该情况，在本实施方式的电路装置100中，标志信号生成电路60根据第1时间信息信号NOUT和第2时间信息信号POUT，生成标志信号FS，该标志信号FS表示第1输入信号PIN与第2输入信号NIN的电压差为规定电压以下的情况。因此，在生成了标志信号FS的情况下，如后所述，判定电路30能够进行提高判定精度的动作。

由此，根据本实施方式，即使在输入到比较器的输入信号的电压差为规定电压以下的情况下，也能够抑制比较器的判定精度的下降。

此外，在利用电压判定输入信号的电压差是否微小的情况下，需要使用例如带偏移的比较器等。因此，存在功耗增加等问题。如后所述，例如在逐次比较型的A/D转换电路中，比较器等模拟电路部分消耗大部分功耗，使该功耗进一步增大。在本实施方式中，通过使用将电压转换为时间(延迟时间)的类型的比较器，削减了功耗。并且，由于能够通过延迟时间的比较，判定输入信号的电压差是否是微小，所以能够通过如图12这样的数字处理进行判定。由此，能够利用简单的电路，几乎不增加功耗地实现微小信号判定。

此外，规定电压例如是与比较器50的比较动作的死区对应的电压。之后使用图17对死区进行详细叙述。

这里，与死区对应的电压是指例如与图17所示的死区的边界相同的电压、或死区的外侧的规定电压等。死区的外侧所设定的规定电压是后述的控制电路70例如对应于死区而设定的电压。

由此，在第1输入信号PIN和第2输入信号NIN的电压差与比较器50的死区对应的情况下，能够抑制比较器的判定精度的下降等。

接着，对生成了标志信号FS的情况下的电路装置100的动作进行说明。例如图1所示，本实施方式的电路装置100包含控制电路70。并且，在标志信号FS为有效的情况下，控制电路70进行多次比较器50的比较动作。在该情况下，例如控制电路70将用于进行多次比较动作的控制信号SS输出到判定电路30，取得控制信号SS后的判定电路30进行多次比较动作。

例如，在标志信号FS为有效的情况下，如后述的图17所示，第1输入信号PIN与第2输入信号NIN的电压差为规定电压以下，属于死区。如上所述，在该情况下，与输入信号不属于比较器50的死区的情况相比，输入信号的大小的判定精度有时会下降。

与此相对，在本实施方式中，在输入信号属于死区的情况下，进行多次第1输入信号PIN和第2输入信号NIN的比较动作，通过例如多个判定结果的多数决定，决定最终的判定结果。因此，例如即使通过初次的比较动作而错误进行了输入信号的大小的判定，越反复比较动作，正确的判定结果的数量越多，结果能够提高最终的判定精度。

这样，在标志信号FS为有效的情况下，能够利用进行多次比较动作而得到的多个比较结果的多数决定，求出最终的比较结果，抑制判定精度的下降等。

此外，本实施方式的电路装置100包含A/D转换电路，该A/D转换电路具有比较器50。例如，在后述的图18的例子中图示出的电路装置100是A/D转换电路本身。

在如图18的逐次比较型A/D转换电路中，比较器50对输入电压VIN、和逐次比较数据RD的D/A转换数据DQ的大小逐次进行比较。这时，控制部120以逐次比较数据RD的D/A转换数据DQ逐渐接近输入电压VIN的方式，决定逐次比较数据RD。并且，在进行这样的逐次比较的情况下，在电压DQ与输入电压VIN的差成为了规定电压以下的情况下，落入如图17所示的死区，比较器50的判定精度有时会下降。在本实施方式中，在这样的情况下，如上所述，进行多次比较动作。

并且除此以外，在图18的例子中，控制电路70可以根据标志信号FS，设定A/D转换电路的转换范围。控制电路70在图18的例子中相当于控制部120。

在逐次比较型的A/D转换电路中，将逐次比较的各比较中的逐次比较数据RD的上限值和下限值设定在寄存器中，将其上限值与下限值之间的值(例如上限值和下限值的中央)作为比较数据输入到D/A转换电路140。并且，比较器50对D/A转换后的电压DQ和来自采样保持电路130的电压SIN进行比较，根据其比较结果(判定信号CPQ)，更新上限值和下限值。将该上限值与下限值之间的范围称作转换范围。例如在判定信号CPQ为高电平的情况下，将下限值更新为比较数据，在判定信号CPQ为低电平的情况下，将上限值更新为比较数据。这样，逐次缩小转换范围，将电压SIN转换为A/D转换数据DOUT。在比较器50的比较动作中，利用逐次比较数据RD的D/A转换数据DQ，来决定输入信号VIN的电压的上限电压和下限电压。这里，将该上限电压与下限电压之间的范围称作转换范围。这时，进行了如上所述的比较动作的结果是，有时比较器50进行比较的电压(来自D/A转换电路140的电压DQ和来自采样保持电路130的电压SIN)转换范围的上限电压或下限电压、与输入信号的电压的电压差为规定电压以下，标志信号成为有效。在该情况下，按照图17所示的概率，有时输出错误的比较结果。例如尽管真实的输入电压略低于电压DQ(与比较数据对应的电压)，但比较器50有可能输出高电平的判定信号CPQ。于是，转换范围的下限值被更新为比较数据，真实的输入电压未落入该转换范围中，有可能无法得到正确的A/D转换数据。

因此，在本实施方式中，例如在标志信号成为了有效的情况下，控制电路70可以更新为比标志信号成为了无效的情况大的转换范围。具体而言，以将冗余范围附加到规定转换范围的上限值电压或下限值电压来进行变更的方式，决定转换范围逐次比较数据RD。例如，在判定信号CPQ为低电平的情况、标志信号为无效的情况下，将上限值变更为比较数据，在标志信号为有效的情况下，将上限值变更为大于比较数据的值。另一方面，在判定信号CPQ为高电平、标志信号为无效的情况下，将下限值变更为比较数据，在标志信号为有效的情况下，将下限值变更为小于比较数据的值。在通过上限电压附近的比较动作而生成了标志信号的情况下，以提高上限电压的方式，决定逐次比较数据RD。另一方面，在通过下限电压附近的比较动作而标志信号成为了有效的情况下，以降低下限电压的方式，决定逐次比较数据RD。

由此，在比较动作中，即使在比较器50有可能进行错误判定的情况下，由于在转换范围的更新中附加冗余范围，所以也能够在更新后的转换范围中包含输入电压。由此，能够使转换范围的上限电压或下限电压、与输入信号的电压的电压差不成为规定电压以下。其结果，能够避免在如图17所示的死区中进行比较动作，提高进行A/D转换时的转换精度等。

2.比较器的结构

现有的比较器通常是直接比较电压(不转换为时间等其他的量)的比较器(例如锁存比较器等)。在想要通过这样的比较器判定微小信号的情况下，在比较器的前级设置前置放大器来放大输入信号，通过比较器比较该放大后的信号。由于在前置放大器或比较器中需要流过偏置电流，所以功耗增加。

在将上述比较器应用于例如之后在图18中叙述的逐次比较A/D转换电路的情况下，比较器占用大部分功耗。在逐次比较中，比较器通过接近LSB的比特的比较来对微小的电压差进行比较。由于在比较器中具有死区(高电平、低电平被随机确定的输入电压的范围)，所以通过前置放大器放大并进行比较，使得电压差相比该死区增大。因此，存在前置放大器中的功耗增大的倾向。在比较器进行比较的电压差较大的情况下，对比较器的技术要求过于苛刻，必须结合最小的电压差来设计前置放大器。

在本实施方式中，为了解决如上述那样的课题，采用电压时间转换方式的比较器。即，将输入电压转换为时间(边沿的时间差)，在该时域中进行比较。在该方式中能够通过数字式的动作实现比较器，所以不再需要偏置电流，能够实现低功耗化。以下，说明本实施方式的比较器。

图2是本实施方式的比较器50的结构例。此外，图3是延迟单元UA1的结构例，图4是延迟单元UB1的结构例。比较器50包含第1电压时间转换电路10、第2电压时间转换电路20、判定电路30。

第1电压时间转换电路10具有第1延迟电路12，输入第1输入信号PIN和第2输入信号NIN。第2电压时间转换电路20具有第2延迟电路22，输入第1输入信号PIN和第2输入信号NIN。判定电路30根据来自第1电压时间转换电路10的第1输出信号NOUT和来自第2电压时间转换电路20的第2输出信号POUT，判定第1输入信号PIN和第2输入信号NIN的大小。

并且，第1延迟电路12具有延迟单元UA1(第1延迟单元)。延迟单元UA1具有：第1个第1导电型晶体管TPA，根据第1输入信号PIN而被控制电流；第1个第2导电型晶体管TNA，根据第2输入信号NIN而被控制电流；以及第1延迟缓冲器DEA，其设置于第1个第1导电型晶体管TPA与第1个第2导电型晶体管TNA之间，使延迟单元UA1的输入信号NDLIN延迟并输出。

第2延迟电路22具有延迟单元UB1(第2延迟单元)。延迟单元UB1具有：第2个第1导电型晶体管TPB，根据第2输入信号NIN而被控制电流；第2个第2导电型晶体管TNB，根据第1输入信号PIN而被控制电流；以及第2延迟缓冲器DEB，其设置于第2个第1导电型晶体管TPB与第2个第2导电型晶体管TNB之间，使延迟单元UB1的输入信号PDLIN延迟并输出。

另外，在图2中图示出了延迟电路12、22分别包含多个延迟单元UA1～UA3、UB1～UB3的情况，但不限于此，延迟电路12、22分别包含1个或多个延迟单元即可。此外，多个延迟单元的个数可以是奇数，也可以是偶数，是任意的。此外，在图3、图4中图示出了延迟单元UA1、UB1，但延迟单元UA2、UA3能够与延迟单元UA1同样地构成，延迟单元UB2、UB3能够与延迟单元UB1同样地构成。

这里，第1输入信号PIN和第2输入信号NIN是由比较器50进行比较的电压(输入电压、比较电压)。

此外，第1延迟电路12的输入信号NDLIN和第2延迟电路22的输入信号PDLIN是至少具有1个边沿(逻辑电平的变化)的信号。信号NDLIN、PDLIN可以从电压时间转换电路10、20的外部供给，也可以在电压时间转换电路10、20的内部生成。例如，可以从电压时间转换电路10、20的外部输入时钟信号等数字信号，作为信号NDLIN、PDLIN。或者，通过电压时间转换电路10、20的内部的逻辑电路来处理延迟电路12、22的输出信号NDLQ、PDLQ，作为信号NDLIN、PDLIN进行反馈。

此外，第1输出信号NOUT是基于第1延迟电路12的输出信号NDLQ的信号，第2输出信号POUT是基于第2延迟电路22的输出信号PDLQ的信号。例如，信号NDLQ、PDLQ可以直接作为信号NOUT、POUT输出。或者，可以将信号NDLQ、PDLQ输入到锁存电路或计数器等逻辑电路，将由逻辑电路处理后的信号作为信号NOUT、POUT输出。

此外，根据输入信号PIN、NIN来控制电流是指，将基于输入信号PIN、NIN的信号输入到晶体管的栅极，根据输入到该栅极的信号的电压电平，控制在该晶体管中流过的电流(漏电流)。即，晶体管TPA、TPB根据输入信号PIN、NIN，控制从电源VDD(高电位侧电源)流向延迟缓冲器DEA、DEB的高电位侧电源节点的电流。晶体管TNA、TNB根据输入信号PIN、NIN，控制从延迟缓冲器DEA、DEB的低电位侧电源节点流向电源VSS(低电位侧电源、例如，地)的电流。另外，可以将输入信号PIN、NIN直接输入到晶体管的栅极，或者也可以将输入信号PIN、NIN输入到缓冲器等电路，将该电路的输出信号输入到晶体管的栅极。

此外，第1导电型是正和负的导电型的一个，第2导电型是正和负的导电型的另一个。例如第1导电型晶体管是P型MOS晶体管，第2导电型晶体管是N型MOS晶体管。

此外，延迟缓冲器DEA、DEB是通过正转或反转输出所输入的逻辑电平的电路(例如逻辑元件、逻辑电路)。例如延迟缓冲器DEA、DEB是反相器(逻辑反转元件)。

根据本实施方式，在延迟缓冲器DEA、DEB的电源VDD侧与电源VSS侧的双方插入有晶体管。并且，向这些晶体管的栅极输入比较器50的输入信号PIN、NIN，根据输入信号PIN、NIN，控制在晶体管中流过的电流(晶体管的导通电阻)。由此，延迟缓冲器DEA、DEB能够使上升沿和下降沿的双方延迟。

图5是说明延迟单元UA1、UB1的延迟的时序图。信号SQA、SQB是延迟缓冲器DEA、DEB的输出信号。另外，延迟单元的输入信号不限定于图5。例如可以在下降沿之后输入上升沿，也可以输入如反复矩形波的时钟信号的信号。

如图5所示，在PIN>NIN的情况下，在图3的延迟单元UA1的晶体管TPA、TNA中流过的电流比在图4的延迟单元UB1的晶体管TPB、TNB中流过的电流小。因此，在两个边沿处，延迟缓冲器DEA中的延迟时间比延迟缓冲器DEB中的延迟时间大。另一方面，虽然省略图示，但在PIN<NIN的情况下，在两个边沿处，延迟缓冲器DEB中的延迟时间比延迟缓冲器DEA中的延迟时间大。这里，延迟时间是从输入信号NDLIN、PDLIN的边沿到输出信号SQA、SQB的边沿的时间。

此外，图6是延迟单元UA1的其他结构例，图7是延迟单元UB1的其他结构例。

图6所示的第1延迟电路12具有延迟单元UA1(第1延迟单元)。延迟单元UA1具有第1下降沿延迟电路17、第1上升沿延迟电路18、第1输出电路19。第1下降沿延迟电路17根据第1输入信号PIN，使延迟单元UA1的输入信号NDLIN的下降沿延迟。第1上升沿延迟电路18根据第2输入信号NIN，使延迟单元UA1的输入信号NDLIN的上升沿延迟。第1输出电路19根据第1下降沿延迟电路17的输出信号XNCLKA、和第1上升沿延迟电路18的输出信号XPCLKA，生成第1延迟输出信号SQA。

图7所示的第2延迟电路22具有延迟单元UB1(第2延迟单元)。延迟单元UB1具有第2下降沿延迟电路27、第2上升沿延迟电路28、第2输出电路29。第2下降沿延迟电路27根据第2输入信号NIN，使延迟单元UB1的输入信号PDLIN的下降沿延迟。第2上升沿延迟电路28根据第1输入信号PIN，使延迟单元UB1的输入信号PDLIN的上升沿延迟。第2输出电路29根据第2下降沿延迟电路27的输出信号XNCLKB、和第2上升沿延迟电路28的输出信号XPCLKB，生成第2延迟输出信号SQB。

另外，在图2中图示出了延迟电路12、22分别包含多个延迟单元UA1～UA3、UB1～UB3的情况，但不限于此，延迟电路12、22分别包含1个或多个延迟单元即可。此外，多个延迟单元的个数不限定于3个，可以是任意个数。此外，在图2、图3、图6、图7中图示了延迟单元UA1、UB1，但延迟单元UA2、UA3能够与延迟单元UA1同样地构成，延迟单元UB2、UB3能够与延迟单元UB1同样地构成。

这里，第1输入信号PIN和第2输入信号NIN是由比较器50进行比较的电压(输入电压、比较电压)。

此外，第1延迟电路12的输入信号NDLIN和第2延迟电路22的输入信号PDLIN是至少具有1个边沿(逻辑电平的变化)的信号。信号NDLIN、PDLIN可以从电压时间转换电路10、20的外部供给，也可以在电压时间转换电路10、20的内部生成。例如，可以从电压时间转换电路10、20的外部输入时钟信号等数字信号，作为信号NDLIN、PDLIN。或者，通过电压时间转换电路10、20的内部的逻辑电路来处理延迟电路12、22的输出信号NDLQ、PDLQ，作为信号NDLIN、PDLIN进行反馈。

此外，第1输出信号NOUT是基于第1延迟电路12的输出信号NDLQ的信号，第2输出信号POUT是基于第2延迟电路22的输出信号PDLQ的信号。例如，信号NDLQ、PDLQ可以直接作为信号NOUT、POUT输出。或者，可以将信号NDLQ、PDLQ输入到锁存电路或计数器等逻辑电路，将由逻辑电路处理后的信号作为信号NOUT、POUT输出。

根据本实施方式，各延迟单元UA1、UB1具有下降沿延迟电路17、27和上升沿延迟电路18、28。由此，延迟电路12、22能够使上升沿和下降沿的双方延迟。关于该点，之后将在图8中详细叙述。

此外，根据本实施方式，单独构成下降沿延迟电路17、27和上升沿延迟电路18、28，输出电路19、29根据它们的输出信号，输出输出信号SQA、SQB。不延迟的边沿(例如下降沿延迟电路17、27中的上升沿)急剧发生变化，所以由此能够减小输出电路19、29中的直通电流。此外，不延迟的边沿急剧发生变化，所以延迟的边沿中的电压电平的变化必然从电源电平开始，能够准确地产生延迟时间。

此外，在本实施方式中，第1下降沿延迟电路17具有：第1延迟缓冲器DEA，其输入延迟单元UA1的输入信号NDLIN；以及第1个第1导电型晶体管TPA，其设置于第1电源电压的节点(高电位侧电源VDD的节点)与第1延迟缓冲器DEA之间，根据第1输入信号PIN而被控制电流。第1上升沿延迟电路18具有：第2延迟缓冲器DEB，其输入延迟单元UA1的输入信号NDLIN；以及第1个第2导电型晶体管TNA，其设置于第2电源电压的节点(低电位侧电源VSS的节点、例如地的节点)与第2延迟缓冲器DEB之间，根据第2输入信号NIN而被控制电流。第2下降沿延迟电路27具有：第3延迟缓冲器DEC，其输入延迟单元UB1的输入信号PDLIN；以及第2个第1导电型晶体管TPB，其设置于第1电源电压的节点与第3延迟缓冲器DEC之间，根据第2输入信号NIN而被控制电流。第2上升沿延迟电路28具有：第4延迟缓冲器DED，其输入延迟单元UB1的输入信号PDLIN；以及第2个第2导电型晶体管TNB，其设置于第2电源电压的节点与第4延迟缓冲器DED之间，根据第1输入信号PIN而被控制电流。

这里，根据输入信号PIN、NIN控制电流是指，将基于输入信号PIN、NIN的信号输入到晶体管的栅极，根据输入到该栅极的信号的电压电平，控制在该晶体管中流过的电流(漏电流)。即，晶体管TPA、TPB根据输入信号PIN、NIN，控制从电源VDD流向延迟缓冲器DEA、DEC的高电位侧电源节点的电流。晶体管TNA、TNB根据输入信号PIN、NIN，控制从延迟缓冲器DEB、DED的低电位侧电源节点流向电源VSS的电流。另外，可以将输入信号PIN、NIN直接输入到晶体管的栅极，或者也可以将输入信号PIN、NIN输入到缓冲器等电路，将该电路的输出信号输入到晶体管的栅极。

此外，第1导电型是正和负的导电型的一个，第2导电型是正和负的导电型的另一个。例如第1导电型晶体管是P型MOS晶体管，第2导电型晶体管是N型MOS晶体管。

此外，延迟缓冲器DEA、DEB、DEC、DED是通过正转或反转输出所输入的逻辑电平的电路(例如逻辑元件、逻辑电路)。例如延迟缓冲器DEA、DEB、DEC、DED是反相器(逻辑反转元件)。

根据本实施方式，在延迟缓冲器DEA、DEC的电源VDD侧插入有晶体管。并且，向这些晶体管的栅极输入比较器50的输入信号PIN、NIN，根据输入信号PIN、NIN，控制在晶体管中流过的电流(晶体管的导通电阻)。由此，延迟缓冲器DEA、DEC能够使下降沿(延迟缓冲器的输出信号中的上升沿)延迟。此外，在延迟缓冲器DEB、DED的电源VSS侧插入有晶体管。并且，向这些晶体管的栅极输入比较器50的输入信号NIN、PIN，根据输入信号NIN、PIN，控制在晶体管中流过的电流(晶体管的导通电阻)。由此，延迟缓冲器DEB、DED能够使上升沿(延迟缓冲器的输出信号中的下降沿)延迟。这样，延迟单元UA1、UB1能够使上升沿和下降沿的双方延迟。

此外，在本实施方式中，第1输出电路19具有：第3个第2导电型晶体管TNC，其设置于延迟单元UA1的输出节点与第2电源电压的节点(电源VSS的节点)之间，在栅极输入第1延迟缓冲器DEA的输出信号XNCLKA；以及第3个第1导电型晶体管TPC，其设置于第1电源电压的节点(电源VDD的节点)与延迟单元UA1的输出节点之间，在栅极输入第2延迟缓冲器DEB的输出信号XPCLKA。第2输出电路29具有：第4个第2导电型晶体管TND，其设置于延迟单元UB1的输出节点与第2电源电压的节点之间，在栅极输入第3延迟缓冲器DEC的输出信号XNCLKB；以及第4个第1导电型晶体管TPD，其设置于第1电源电压的节点与延迟单元UB1的输出节点之间，在栅极输入第4延迟缓冲器DED的输出信号XPCLKB。

根据本实施方式，在延迟单元UA1、UB1的输入信号NDLIN、PDLIN下降的情况下，延迟缓冲器DEA、DEC的输出信号XNCLKA、XNCLKB下降，晶体管TNC、TND导通，延迟输出信号SQA、SQB下降。此外，在延迟单元UA1、UB1的输入信号NDLIN、PDLIN上升的情况下，延迟缓冲器DEB、DED的输出信号XPCLKA、XPCLKB上升，晶体管TPC、TPD导通，延迟输出信号SQA、SQB上升。这样，输出电路19、29能够根据下降沿延迟电路17、27的输出信号XNCLKA、XNCLKB和上升沿延迟电路18、28的输出信号XPCLKA、XPCLKB，生成延迟输出信号SQA、SQB。

图8是说明延迟单元UA1、UB1的动作的时序图。这里，以PIN>NIN的情况为例进行说明。另外，延迟单元的输入信号不限定于图8。例如可以在下降沿之后输入上升沿，也可以输入如反复矩形波的时钟信号的信号。

在如图8的E1、E2所示地延迟单元UA1、UB1的输入信号NDLIN、PDLIN从低电平变为了高电平的情况下，如E3、E4所示，延迟缓冲器DEB、DED的输出信号XPCLKA、XPCLKB从高电平变为低电平。这时，由于PIN>NIN，所以在图6的延迟单元UA1的晶体管TNA中流过的电流比在图7的延迟单元UB1的晶体管TNB中流过的电流小。因此，延迟缓冲器DEB的输出信号XPCLKA从高电平变化到低电平的时间比延迟缓冲器DED的输出信号XPCLKB从高电平变化到低电平的时间长。由此，如E5、E6所示，晶体管TPC导通而延迟输出信号SQA从低电平变为高电平的定时比晶体管TPD导通而延迟输出信号SQB从低电平变为高电平的定时晚。

同样，在如E7、E8所示地延迟单元UA1、UB1的输入信号NDLIN、PDLIN从高电平变为了低电平的情况下，如E9、E10所示，延迟缓冲器DEA、DEC的输出信号XNCLKA、XNCLKB从低电平变为高电平。这时，由于PIN>NIN，所以在图6的延迟单元UA1的晶体管TPA中流过的电流比在图7的延迟单元UB1的晶体管TPB中流过的电流小。因此，延迟缓冲器DEA的输出信号XNCLKA从低电平变化到高电平的时间比延迟缓冲器DEC的输出信号XNCLKB从低电平变化到高电平的时间长。由此，如E11、E12所示，晶体管TNC导通而延迟输出信号SQA从高电平变为低电平的定时比晶体管TND导通而延迟输出信号SQB从高电平变为低电平的定时晚。

另外，在PIN<NIN的情况下，延迟输出信号SQA从低电平变为高电平的定时比延迟输出信号SQB从低电平变为高电平的定时早。此外，延迟输出信号SQA从高电平变为低电平的定时比延迟输出信号SQB从高电平变为低电平的定时早。

这样，在本实施方式中，延迟单元UA1、UB1能够使两个边沿延迟，所以能够削减延迟单元的级数，削减比较器50的布局面积。例如之后在图9～图11中叙述那样，通过设置输入信号生成电路14、24，使边沿在延迟电路12、22中绕两圈，能够使延迟时间为大约2倍。这时，下降沿、上升沿依次在延迟电路12、22中传播并延迟，但这是通过可延迟两个边沿而实现的。此外，如在图15、图16中后述那样，可以将延迟电路12、22组装到环形振荡器中。在该情况下，环形振荡器的振荡信号(时钟信号)在延迟电路12、22中传播，振荡频率因其延迟而不同。这也是通过可延迟两个边沿而实现的。这样，通过可延迟两个边沿，能够通过延迟电路12、22多次产生延迟，能够削减级数，并增加延迟时间。

此外，在本实施方式中，在第1延迟缓冲器DEA中，根据在第1个第1导电型晶体管TPA中流过的电流，控制延迟时间。在第2延迟缓冲器DEB中，根据在第1个第2导电型晶体管TNA中流过的电流，控制延迟时间。在第3延迟缓冲器DEC中，根据在第2个第1导电型晶体管TPB中流过的电流，控制延迟时间。在第4延迟缓冲器DED中，根据在第2个第2导电型晶体管TNB中流过的电流，控制延迟时间。

即，在延迟缓冲器DEA、DEC的输入从高电平下降到低电平的情况下，由于在第1导电型晶体管TPA、TPB中流过的电流，输出从低电平上升到高电平。在该情况下，通过与信号PIN、NIN对应的在第1导电型晶体管TPA、TPB中流过的电流，确定了输出的上升沿的延迟时间。另一方面，在延迟缓冲器DEB、DED的输入从低电平上升到了高电平的情况下，由于在第2导电型晶体管TNA、TNB中流过的电流，使输出从高电平下降到低电平。在该情况下，通过与信号NIN、PIN对应的在第2导电型晶体管TNA、TNB中流过的电流，确定了输出的下降沿的延迟时间。另外，可以通过将在晶体管中流过的电流直接供给到延迟缓冲器的电源节点，来控制延迟时间，或者也可以通过将在晶体管中流过的电流经由任意一个电路或元件供给到延迟缓冲器的电源节点，来控制延迟时间。

这样，在各边沿处，根据在第1导电型晶体管或第2导电型晶体管中流过的电流，来控制延迟时间。并且，通过设置设有第1导电型晶体管的延迟缓冲器和设有第2导电型晶体管的延迟缓冲器的双方，能够在两个边沿控制延迟时间。

如上所述，第1电压时间转换电路10输出与第1延迟时间对应的第1时间信息信号NOUT，第1输入信号PIN的电压越大于第2输入信号NIN的电压，第1延迟时间越长。

并且，第2电压时间转换电路20输出与第2延迟时间对应的第2时间信息信号POUT，第2输入信号NIN的电压越大于第1输入信号PIN的电压，第2延迟时间越长。

由此，能够将输入信号转换为时间信息信号等，该时间信息信号表示长度与输入信号的电压大小对应的时间。

3.第1详细结构

图9是本实施方式的比较器50的第1详细结构例。在图9中，第1电压时间转换电路10包含第1延迟电路12、第1输入信号生成电路14、第1锁存电路16，第2电压时间转换电路20包含第2延迟电路22、第2输入信号生成电路24、第2锁存电路26。

第1延迟电路12和第2延迟电路22的各延迟电路具有串联连接的多个延迟单元。各延迟单元是在图6、图7中所说明的延迟单元。这里，串联连接是指，延迟单元的输出信号成为下一个延迟单元的输入信号。另外在图9中图示了延迟电路12、22分别具有3个延迟单元的情况，但是不限于此。

这样，由于各延迟电路具有多个延迟单元，能够增大将电压转换为时间的增益。在本实施方式中，由于通过延迟电路12、22使边沿延迟两次，所以与仅延迟一次的情况相比，能够通过大约一半级数的延迟单元实现相同的增益。

第1输入信号生成电路14生成第1延迟电路12的输入信号NDLIN，将输入信号NDLIN输出到第1延迟电路12。第1锁存电路16是根据第1延迟电路12的输出信号NDLQ进行动作的锁存电路。第2输入信号生成电路24生成第2延迟电路22的输入信号PDLIN，将输入信号PDLIN输出到第2延迟电路22。第2锁存电路26是根据第2延迟电路22的输出信号PDLQ进行动作的锁存电路。

具体而言，第1输入信号生成电路14具有：RS锁存器RSA，其在置位端子输入使能信号EN，在复位端子输入延迟电路12的输出信号NDLQ；以及NAND电路NAA(与非门电路)，其输入使能信号EN和RS锁存器RSA的输出信号RSAQ。NAND电路NAA的输出信号成为延迟电路12的输入信号NDLIN。此外，第2输入信号生成电路24具有：RS锁存器RSB，其在置位端子输入使能信号EN，在复位端子输入延迟电路22的输出信号PDLQ；以及NAND电路NAB，其输入使能信号EN和RS锁存器RSB的输出信号RSBQ。NAND电路NAB的输出信号成为延迟电路22的输入信号PDLIN。使能信号EN例如是从包含比较器的电路装置所包含的控制电路或处理电路输入的。或者，也可以是从设置在包含比较器的电路装置的外部的CPU等输入的。

锁存电路16、26例如是触发电路。使能信号EN输入到锁存电路16的复位端子(低有效)，第1逻辑电平(例如高电平)输入到数据端子，延迟电路12的输出信号NDLQ输入到时钟端子。锁存电路16的输出信号成为电压时间转换电路10的输出信号NOUT。使能信号EN输入到锁存电路26的复位端子(低有效)，第1逻辑电平(例如高电平)输入到数据端子，延迟电路22的输出信号PDLQ输入到时钟端子。锁存电路26的输出信号成为电压时间转换电路20的输出信号POUT。另外，锁存电路16、26不限定于触发电路，只要是进行输入信号的取入和所取入的信号的输出的电路即可。

通过这样的结构，在延迟电路12、22中传播的第1边沿被输入信号生成电路14、24作为第2边沿反馈到延迟电路12、22的输入。并且，在延迟电路12、22中绕两圈的边沿被锁存电路16、26锁存。这样，边沿在延迟电路12、22中绕两圈，能够在维持延迟时间的状态下使延迟单元的级数为大约一半。

图10是说明PIN>NIN的情况下的图9的比较器50的动作的时序图。

如图10的A1所示，第1输入信号生成电路14使第1延迟电路12的输入信号NDLIN从高电平(第1逻辑电平)变化到低电平(第2逻辑电平)。即，如A2所示，使能信号EN从低电平变为高电平，由此，NAND电路NAA的输出信号(输入信号NDLIN)从高电平变为低电平。

如A3所示，输入信号NDLIN的下降沿在延迟电路12中传播，延迟电路12的输出信号NDLQ从高电平变化到低电平。在该情况下，如A4所示，输入信号生成电路14使延迟电路12的输入信号NDLIN从低电平变化到高电平。即，如A5所示，通过使输出信号NDLQ成为低电平而将RS锁存器RSA复位，RS锁存器RSA的输出信号RSAQ从高电平变化到低电平。并且，通过使RS锁存器RSA的输出信号RSAQ成为了低电平而使NAND电路NAA的输出信号(输入信号NDLIN)从低电平成为高电平。

如A6所示，输入信号NDLIN的上升沿在延迟电路12中传播，延迟电路12的输出信号NDLQ从低电平变化到高电平。在该情况下，第1锁存电路16取入高电平。即，通过使使能信号EN成为了高电平而将锁存电路16解除复位。并且，时钟端子的输入信号(输出信号NDLQ)上升，由此取入数据端子的输入信号(高电平)，输出信号NOUT从低电平变化到高电平。

这样，从使能信号EN成为高电平起，边沿在延迟电路12中绕两圈，在延迟时间TDN之后，输出信号NOUT成为高电平。

另外，关于第2电压时间转换电路20，动作也相同。即，第2输入信号生成电路24使第2延迟电路22的输入信号PDLIN从高电平变化到低电平。在延迟电路22的输出信号PDLQ从高电平变化到了低电平的情况下，输入信号生成电路24使延迟电路22的输入信号PDLIN从低电平变化到高电平。在延迟电路22的输出信号PDLQ从低电平变化到了高电平的情况下，第2锁存电路26取入高电平。这样，从使能信号EN成为高电平起，边沿在延迟电路22中绕两圈，在延迟时间TDP之后，输出信号POUT成为高电平。

在PIN>NIN的情况下，TDP<TDN，输出信号POUT比输出信号NOUT先上升。在检测到输出信号POUT先上升的情况下，判定电路30判定为PIN>NIN，并输出该判定结果(例如高电平的判定信号CPQ)。

图11是说明PIN<NIN的情况下的图9的比较器50的动作的时序图。另外，动作与图10相同，所以省略说明。

在PIN<NIN的情况下，TDP>TDN，输出信号NOUT比输出信号POUT先上升。在检测到输出信号NOUT先上升的情况下，判定电路30判定为PIN<NIN，并输出该判定结果(例如低电平的判定信号CPQ)。

4.判定电路和标志信号生成电路

图12是判定电路30和标志信号生成电路60的详细结构例。另外，判定电路30和标志信号生成电路60的结构不限定于图12，只要是能够判定是否先将边沿输出到信号NOUT、POUT中的任意一个信号的电路即可。

图12的判定电路30和标志信号生成电路60包含：缓冲器BFE1、BFE2，它们使信号NOUT、POUT延迟；RS锁存器RSE1，其输入缓冲器BFE1、BFE2的输出信号；AND电路ANE(与电路)，其输出信号NOUT、POUT的逻辑积；OR电路ORE(或电路)，其输出缓冲器BFE1、BFE2的输出信号的逻辑和；以及RS锁存器RSE2，其输入AND电路ANE和OR电路ORE的输出信号。

RS锁存器RSE1的输出信号是判定信号CPQ。在PIN>NIN的情况下，判定信号CPQ成为高电平，在PIN<NIN的情况下，判定信号CPQ成为低电平。

在信号NOUT、POUT中的任意一个成为了高电平的情况(即判定已确定的情况)下，OR电路ORE的输出信号LATCH成为高电平(有效)。

RS锁存器RSE2的输出信号是表示信号PIN、NIN的电压差(信号POUT、NOUT的时间差)是否微小的微小判定标志信号SFLAG。在电压差微小的情况下，信号SFLAG成为高电平(有效)，在电压差不微小的情况下，信号SFLAG成为低电平。在信号PIN、NIN的电压差较小的情况下，在比较器50中存在大小比较的死区(如后所述，判定结果随机确定的范围)。例如，预先将判定为微小的电压差设定为死区的程度。并且，在信号SFLAG为高电平的情况下，对相同的信号PIN、NIN进行多次大小比较。由此，实际上能够缩小死区。

图13是说明PIN>NIN的情况下的判定电路30和标志信号生成电路60的动作的时序图。PIN>>NIN表示信号PIN是充分大于信号NIN的电压(不是微小信号)的情况。

首先，说明信号PIN、NIN的大小判定。如图13的B1所示，信号POUT比信号NOUT先从低电平变为高电平。于是，如B2所示，在缓冲器BFE2的延迟时间之后，RS锁存器RSE1锁存高电平，将判定信号CPQ确定为高电平。无论是否是微小信号，该判定动作都相同。

接着说明微小判定标志信号SFLAG。首先，说明不是微小信号的情况。如B3所示，从信号POUT成为高电平起的缓冲器BFE2的延迟时间DLB之后，信号LATCH从低电平成为高电平。在PIN>>NIN的情况下，在信号LATCH成为高电平时，如B4所示，信号NOUT为低电平(由于时间差较大，所以不会成为高电平)。因此，AND电路ANE的输出信号是低电平，如B5所示，RS锁存器RSE2锁存低电平，将信号SFLAG确定为低电平。

接着说明微小信号的情况。如B10所示，假设信号POUT、NOUT的下降沿的时间差比缓冲器BFE2的延迟时间DLB小。在该情况下，在信号LATCH成为了高电平时，如B11所示，信号NOUT为高电平。因此，AND电路ANE的输出信号是高电平，如B12所示，RS锁存器RSE2锁存高电平，将信号SFLAG确定为高电平。

图14是说明PIN<NIN的情况下的判定电路30和标志信号生成电路60的动作的时序图。PIN<<NIN表示信号NIN是充分大于信号PIN的电压(不是微小信号)的情况。

动作与PIN>NIN的情况相同，所以说明概要。在PIN<NIN的情况下，信号NOUT比信号POUT先从低电平变为高电平，所以在缓冲器BFE1的延迟时间之后，RS锁存器RSE1锁存低电平，将判定信号CPQ确定为低电平。

在不是微小信号的情况下，从信号NOUT成为高电平开始起的缓冲器BFE1的延迟时间DLC之后，信号LATCH从低电平成为高电平，RS锁存器RSE2锁存低电平，将信号SFLAG确定为低电平。在微小信号的情况下，信号POUT、NOUT的下降沿的时间差比缓冲器BFE1的延迟时间DLC小。在该情况下，在信号LATCH成为了高电平时，RS锁存器RSE2锁存高电平，将信号SFLAG确定为高电平。

这样，标志信号生成电路60根据第1时间信息信号NOUT、第2时间信息信号POUT、使第1时间信息信号NOUT延迟而得到的第1延迟信号和使第2时间信息信号POUT延迟而得到的第2延迟信号，生成标志信号SFLAG(图1的FS)。

由此，能够在时间轴上比较第1输入信号和第2输入信号的大小，生成标志信号SFLAG等。

具体而言，如之前使用图12叙述那样，标志信号生成电路60根据由第1时间信息信号NOUT和第2时间信息信号POUT的逻辑积(ANE)而得到的第1信号、和由第1延迟信号和第2延迟信号的逻辑和(ORE)而得到的第2信号，生成标志信号SFLAG。

第1信号是如下的信号：在第1时间信息信号NOUT和第2时间信息信号POUT均为高电平的情况下成为高电平，在除此以外的情况下成为低电平。

此外，第2信号是如下的信号：在第1延迟信号和第2延迟信号的至少一方为高电平的情况下，成为高电平，在第1延迟信号和第2延迟信号的双方为低电平的情况下，成为低电平。

由此，能够在经过给定的延迟时间后，判定第1时间信息信号或第2时间信息信号的信号电平是否发生了变化，生成标志信号等。

此外，如图12所示，标志信号生成电路60具有锁存电路RSE2，该锁存电路RSE2根据第2信号，锁存第1信号。

由此，在第1信号为低电平且第2信号为高电平的情况下，标志信号生成电路60能够使标志信号SFLAG有效等。

此外，控制电路70根据第2信号，进行比较器50的比较动作的结束判定。如上所述，在第1时间信息信号(NOUT)和第2时间信息信号(POUT)中的任意一个的逻辑电平发生了变化的情况下，能够确定比较结果。第2信号是如下的信号：在第1时间信息信号(NOUT)和第2时间信息信号(POUT)中的任意一个的逻辑电平发生了变化的情况下，逻辑电平发生变化。即，能够根据第2信号，进行比较器50的比较动作的结束判定。

由此，能够缩短比较时间。例如在第1时间信息信号(NOUT)的逻辑电平首先发升变化的情况下，不用等待第2时间信息信号(POUT)的逻辑电平发生变化就能够判定为比较动作已结束，根据该判定结果，转移到下一个比较动作。

5.第2详细结构

图15是本实施方式的比较器50的第2详细结构例。在图15中，第1电压时间转换电路10包含第1延迟电路12、第3输入信号生成电路11、第1计测电路15，第2电压时间转换电路20包含第2延迟电路22、第4输入信号生成电路21、第2计测电路25。

第1计测电路15对来自第1延迟电路12的输出信号NDLQ的脉冲数进行计测。第2计测电路25对来自第2延迟电路22的输出信号PDLQ的脉冲数进行计测。判定电路30根据来自第1计测电路15和第2计测电路25的计测结果，判定第1输入信号PIN和第2输入信号NIN的大小。

例如，计测电路15、25是对信号NDLQ、PDLQ的脉冲数进行计数的计数器，在计数值达到了规定值的情况下，使信号NOUT、POUT为高电平。另外，计测电路15、25不限定于计数器，只要是能够将信号NDLQ、PDLQ的脉冲数转换为信号NOUT、POUT的电路即可。例如，也可以是按照信号NDLQ、PDLQ的脉冲发生比特移位的移位寄存器。

第1延迟电路12和第2延迟电路22的各延迟电路例如包含仅1级的延迟单元。或者，各延迟电路可以是串联连接的多级延迟单元。

根据本实施方式，来自延迟电路12、22的输出信号NDLQ、PDLQ的频率(每单位时间的脉冲数)按照与信号PIN、NIN对应的延迟时间发生变化。因此，能够根据信号NDLQ、PDLQ的脉冲数，判定信号PIN、NIN的大小。

此外，在本实施方式中，第1电压时间转换电路10包含第1环形振荡器，该第1环形振荡器将第1延迟电路12的输出信号NDLQ反馈到输入信号NDLIN。第2电压时间转换电路20包含第2环形振荡器，该第2环形振荡器将第2延迟电路22的输出信号PDLQ反馈到输入信号PDLIN。

第1环形振荡器与由第3输入信号生成电路11、第1延迟电路12构成的环路对应。第2环形振荡器与由第4输入信号生成电路21、第2延迟电路22构成的环路对应。

这样，通过构成包含延迟电路12、22的环形振荡器，该环形振荡器的振荡频率根据信号PIN、NIN而发生变化。由此，能够根据信号NDLQ、PDLQ的脉冲数，判定信号PIN、NIN的大小。

此外，在本实施方式中，第3输入信号生成电路11输入使能信号EN和基于第1延迟电路12的输出信号NDLQ的信号，生成第1延迟电路12的输入信号NDLIN。第4输入信号生成电路21输入使能信号EN和基于第2延迟电路22的输出信号PDLQ的信号，生成第2延迟电路22的输入信号PDLIN。

例如，输入信号生成电路11、21是NAND电路(与非门电路)。在该情况下，在使能信号EN成为高电平时，NAND电路针对信号NDLQ、PDLQ与反相器同样发挥功能。即，构成了由奇数级的反转逻辑电路形成的环形振荡器(延迟单元UA1、UA2不进行逻辑反转)。

利用这样的结构，能够构成：第1环形振荡器，其将第1延迟电路12的输出信号NDLQ反馈到输入信号NDLIN；以及第2环形振荡器，其将第2延迟电路22的输出信号PDLQ反馈到输入信号PDLIN。

另外，在图15中，基于延迟电路12、22的输出信号NDLQ、PDLQ的信号是延迟电路12、22的输出信号NDLQ、PDLQ本身。但是，不限定于此，基于信号NDLQ、PDLQ的信号也可以是信号NDLQ、PDLQ被任意一个元件或电路处理后的信号。

图16是说明比较器50的第2详细结构例的动作的时序图。另外，在图16中图示了计数值的规定值为“4”的情况，但规定值不限定于“4”。

如图16的F1所示，在使能信号EN从低电平成为高电平时，环形振荡器开始振荡。在PIN>NIN的情况下，第1延迟电路12的延迟时间比第2延迟电路22大，所以第1环形振荡器的振荡频率比第2环形振荡器低(每单位时间的信号NDLQ的脉冲数较小)。因此，如F2所示，第2计测电路25的计数值比第1计测电路15的计数值先达到规定值“4”，信号POUT比信号NOUT先从低电平成为高电平。

另外，在PIN<NIN的情况下，第2环形振荡器的振荡频率比第1环形振荡器低，所以第1计测电路15的计数值比第2计测电路25的计数值先达到规定值，信号NOUT比信号POUT先从低电平成为高电平。

6.关于比较器的死区

图17是说明比较器的死区的图。设输入到比较器的正极端子的电压为VP、输入到负极端子的电压为VN。在图17中，横轴是电压Vin＝VP-VN，纵轴是比较器的输出成为高电平的概率。

这里，对比较器进行模型化来考虑。即，考虑向不具有死区的比较器的正极端子输入电压VP+Vn、向负极端子输入电压VN的模型。不具有死区是指，在VP>VN的情况下，将输出100％确定为高电平，在VP<VN的情况下，将输出100％确定为低电平。电压Vn是依照平均值为零且方差为σ的平方的正态分布的噪声。在该情况下，比较器的输出成为高电平的概率f(Vin)是如下式(1)的累积分布函数。这里，erf()是误差函数。

上式(1)的右边为Vin/σ的函数，所以只要Vin/σ相同，则为相同的概率f(Vin)。

如图17所示，例如将-σ≤Vin≤+σ(即1Σ)的电压范围定义为死区。该电压范围是比较器的输出成为高电平的概率为15.9％以上、84.1％以下的范围。

此外，在图12中，对微小判定标志信号SFLAG进行了说明。在电压Vin处于死区的范围内的情况下，通过以信号SFLAG成为有效的方式设定缓冲器BFE1、BFE2的延迟时间，能够获知输入电压处于死区的范围内，能够进行与此相应的各种对策。

7.电路装置

图18是包含本实施方式的比较器50的电路装置100的结构例。这里示出逐次比较型A/D转换电路的结构例，作为电路装置100的一例。另外，电路装置100不限定于该结构，包含比较器50即可。

电路装置100包含比较器50、控制部120(控制电路)、采样保持电路130(S/H电路)和D/A转换电路140(DAC)。

采样保持电路130对输入电压VIN进行采样和保持，输出所保持的电压SIN。控制部120将逐次比较寄存器121所存储的逐次比较数据RDA输出到D/A转换电路140。D/A转换电路140对逐次比较数据RDA进行D/A转换，输出该转换后的电压DQ。比较器50对电压SIN和电压DQ的大小进行比较，输出其判定信号CPQ。即，在图18中，电压SIN、DQ与图1等的信号PIN、NIN对应。控制部120根据判定信号CPQ，更新逐次比较寄存器121所存储的逐次比较数据RDA。控制部120反复这样的逐次比较数据RDA的更新，将最终得到的逐次比较数据RDA作为A/D转换数据DOUT输出。

8.物理量传感器

图19是包含本实施方式的电路装置100的物理量传感器400的结构例。这里示出振动陀螺仪传感器(角速度传感器)的结构例，作为物理量传感器400的一例。另外，物理量传感器400不限定于该结构，本实施方式的电路装置100可应用于静电电容型(硅MEMS型)陀螺仪传感器、加速度传感器、压力传感器或温度传感器等各种物理量传感器。

物理量传感器400包含：作为检测元件的振子410(例如石英振子)，其检测与角速度对应的科氏力；以及电路装置100，其进行振子410的驱动和角速度的检测处理。

电路装置100包含驱动电路420、检测电路430。驱动电路420将正弦波或矩形波的驱动信号施加到振子410的驱动用振动部，根据来自驱动用振动部的反馈信号，将驱动信号的振幅自动调整为恒定。检测电路430包含模拟前端电路432(AFE)、A/D转换电路434和处理电路436。模拟前端电路432对来自振子410的检测信号进行电荷电压转换(Q/V转换)，对该电压进行同步检波而提取角速度信号。A/D转换电路434将角速度信号A/D转换为角速度数据。该A/D转换电路434包含本实施方式的比较器50，相当于在图18中说明的逐次比较型A/D转换电路。处理电路436对角速度数据进行各种数字信号处理，输出处理后的角速度数据。例如，进行温度补偿处理、零点校正处理或数字滤波处理等作为数字信号处理。

9.电子设备

图20、图21是包含本实施方式的电路装置100的电子设备、移动体的例子。本实施方式的电路装置100可以组装到例如车辆、飞机、摩托车、自行车或者船舶等各种移动体中。移动体例如是具有发动机或马达等驱动机构、方向盘或舵等转向机构以及各种电子设备，且在陆地上、空中或海上移动的设备或装置。

图20是电子设备300的结构例。作为电子设备300的具体例子，能够假设数字静态照相机、生物体信息检测装置(可佩戴健康设备。例如脉搏计、步数计、活动量计等)、机器人(行驶机器人、行走机器人)。另外，这里以电子设备300包含物理量传感器400的情况为例进行说明，但不限于此。即，电子设备300可以包含电路装置100，还能够应用于除上述以外的各种电子设备。

电子设备300包含处理部310(例如CPU等处理器、或门阵列)、存储部320(例如存储器、硬盘等)、操作部330(操作装置)、接口部340(接口电路、接口装置)、显示部350(显示器)、物理量传感器400。

显示部350例如是液晶显示装置或使用自发光元件的EL(Electro-Luminescence：电致发光)显示装置。操作部330是受理来自用户的各种操作的用户接口。例如是按钮、鼠标、键盘、显示部350所安装的触摸面板等。接口部340是进行图像数据或控制数据的输入输出的数据接口。例如是USB等有线通信接口、或无线LAN等无线通信接口。存储部320存储从接口部340输入的数据。或者，存储部320作为处理部310的工作存储器发挥功能。物理量传感器400检测例如角速度或加速度等物理量，输出该物理量数据。处理部310根据来自物理量传感器400的物理量数据，进行电子设备的各部件的控制处理或各种数据处理。

图21是概要性示出作为移动体的具体例的汽车206的图。在汽车206中组装有陀螺仪传感器204(物理量传感器)。陀螺仪传感器204能够检测车体207的姿势。陀螺仪传感器204的检测信号被提供到车体姿势控制装置208。车体姿势控制装置208能够根据例如车体207的姿势控制悬架的软硬并且控制各个车轮209的制动。另外，这样的姿势控制能够用于双足行走机器人或飞机、直升机等各种移动体。在实现姿势控制时，能够组装陀螺仪传感器204。

另外，如上述那样对本实施方式进行了详细说明，而对本领域技术人员而言，应能容易理解未实际脱离本发明的新事项和效果的多种变形。因此，这样的变形例全部包含在本发明的范围内。例如，在说明书或附图中，对于至少一次地与更广义或同义的不同用语一起记载的用语，在说明书或附图的任何位置处，都可以将其置换为该不同的用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，比较器、电路装置、物理量传感器、电子设备、移动体的结构或动作等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (11)

1.一种电路装置，其特征在于，该电路装置包含：

比较器，其进行输入信号的比较动作；以及

标志信号生成电路，其生成在所述比较动作的控制中使用的标志信号，

所述比较器具有：

第1电压时间转换电路，其至少输入第1输入信号，输出第1时间信息信号；

第2电压时间转换电路，其至少输入第2输入信号，输出第2时间信息信号；以及

判定电路，其根据来自所述第1电压时间转换电路的所述第1时间信息信号、和来自所述第2电压时间转换电路的所述第2时间信息信号，判定所述第1输入信号和所述第2输入信号的大小，

所述标志信号生成电路根据所述第1时间信息信号、所述第2时间信息信号、使所述第1时间信息信号延迟而得到的第1延迟信号和使所述第2时间信息信号延迟而得到的第2延迟信号，生成表示所述第1输入信号与所述第2输入信号的电压差为规定电压以下的所述标志信号。

2.根据权利要求1所述的电路装置，其特征在于，

该电路装置包含控制电路，在所述标志信号为有效的情况下，该控制电路进行多次所述比较器的所述比较动作。

3.根据权利要求1或2所述的电路装置，其特征在于，该电路装置包含：

A/D转换电路，其具有所述比较器；以及

控制电路，其根据所述标志信号，设定所述A/D转换电路的转换范围。

4.根据权利要求1所述的电路装置，其特征在于，

所述标志信号生成电路根据由所述第1时间信息信号和所述第2时间信息信号的逻辑积而得到的第1信号、和由所述第1延迟信号和所述第2延迟信号的逻辑和而得到的第2信号，生成所述标志信号。

5.根据权利要求4所述的电路装置，其特征在于，

所述标志信号生成电路具有锁存电路，该锁存电路根据所述第2信号，锁存所述第1信号。

6.根据权利要求4或5所述的电路装置，其特征在于，

该电路装置包含控制电路，该控制电路根据所述第2信号，进行所述比较器的所述比较动作的结束判定。

7.根据权利要求1所述的电路装置，其特征在于，

所述第1电压时间转换电路输出与第1延迟时间对应的所述第1时间信息信号，所述第1输入信号的电压越大于所述第2输入信号的电压，该第1延迟时间越长，

所述第2电压时间转换电路输出与第2延迟时间对应的所述第2时间信息信号，所述第2输入信号的电压越大于所述第1输入信号的电压，该第2延迟时间越长。

8.根据权利要求1所述的电路装置，其特征在于，

所述规定电压是与所述比较器的所述比较动作的死区对应的电压。

9.一种电子设备，其特征在于，该电子设备包含权利要求1～8中的任意一项所述的电路装置。

10.一种物理量传感器，其特征在于，该物理量传感器包含权利要求1～8中的任意一项所述的电路装置。

11.一种移动体，其特征在于，该移动体包含权利要求1～8中的任意一项所述的电路装置。

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