KR101081366B1 - 아날로그 디지털 변환기의 시간영역 전압 비교기 - Google Patents

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Abstract

본 발명은 아날로그 디지털 변환기에 관한 것으로서 더욱 상세하게는 전압차이를 시간차이로 변환하는 아날로그 디지털 변환기의 시간영역 전압 비교기에 관한 것이다.
이를 위해 본 발명은 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서, 적어도 하나 이상의 시간 지연 단이 직렬로 접속되어 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와, 적어도 하나 이상의 시간 지연 단이 직렬로 접속되어 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및, 상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하여 구성된다.
Figure R1020090090204
아날로그 디지털 변환기, 시간 지연단, 위상 검출기

Description

아날로그 디지털 변환기의 시간영역 전압 비교기{A TIME-DOMAIN VOLTAGE COMPARATOR FOR ANALOG DIGITAL CONVERTER}
본 발명은 아날로그 디지털 변환기에 관한 것으로, 더욱 상세하게는 전압차이를 시간차이로 변환하는 아날로그 디지털 변환기의 시간영역 전압 비교기에 관한 것이다.
일반적으로, 아날로그 디지털 변환기(ADC, Analog-Digital Converter)는 아날로그 신호를 디지털 신호로 변환해주는 회로로서, 무선통신분야 뿐 아니라 모든 신호처리 분야에서 반드시 필요한 핵심 블록 중 하나이다.
특히, 휴대용 기기 및 무선 센서 네트워크와 같은 전력 공급원이 배터리에 의존하여 사용가능한 에너지가 극히 제한된 응용분야의 경우 공급전압을 낮추어 전력소모를 최소화시키는 것이 필수적이다.
그러나 공급전압을 낮추게 되면, 디지털 회로에 비해 아날로그 회로의 신뢰성은 크게 감소하여, 아날로그 디지털 변환기의 안정적 동작을 보장할 수 없다는 문제점이 있었다.
도 1은 종래 기술에 의한 완전차동(Fully-differential) 아날로그 디지털 변 환기의 블록도로서 이에 도시한 바와 같이, 제1 디지털 아날로그 변환기(Digital Analog Converter, DAC)(110)와, 제2 제 디지털 아날로그 변환기(120)와, 상기 변환기들(110, 120)에서 출력되는 입력 전압을 비교하는 비교기(comparator)(130) 및, 축차근사 레지스터(Successive Approximation Register, SAR)(140)를 포함하여 구성된다.
도 1을 참조하여 종래의 완전차동 아날로그 디지털 변환기(100)의 작용을 설명하면 다음과 같다.
우선 제1 디지털 아날로그 변환기(110)와 제2 디지털 아날로그 변환기(120)에서 디지털 신호를 아날로그 전압으로 변환하여 출력한다. 상기 비교기(130)는 제1 디지털 아날로그 변환기(110)의 출력 전압 값과 제2 디지털 아날로그 변환기(120)의 출력 전압 값의 크기를 비교한다.
이 후, 상기 비교기(130)는 비교 결과 어느 쪽 전압 값이 큰지를 한 개의 디지털 값으로 출력한다.
한편, 시간영역 전압비교기란 두 입력전압을 직접 비교하지 않고, 각 입력전압을 시간에 대한 정보로 변환하여 그 시간차이를 비교하는 전압비교기이다.
이러한 방식의 비교기는 2008년 ISSCC에 소개 되었으나, 공급전원의 전압과 오프셋을 감소시키는 데에는 큰 성과를 거두지 못하였다.
도 2는 종래 기술에 의한 시간영역 전압비교기의 블록도로서 이에 도시한 바와 같이, 제1 전압-시간 변환기(V-to-T)(210)와, 제2 전압-시간 변환기(220) 및, D-플립플롭(230)을 포함하여 구성된다.
도 2와 같이 구성된 종래의 시간영역 전압비교기(200)의 작용을 첨부된 제1 및 제2 전압-시간 변환기(210, 220)의 회로도를 참조하여 설명하면 다음과 같다.
제1 전압-시간 변환기(210)와 제2 전압-시간변환기(220)는 도 2에 도시된 것과 같은 동일한 회로 구성을 갖는 것으로, 이들의 작용을 설명하면 다음과 같다.
우선, 클럭신호(CLK)가 '로우(low)'일 때, 이에 의해 피모스(M1)가 턴온되는 반면 엔모스(M3)가 턴오프된다. 이에 따라, 전원단자(VDD)의 전압이 상기 피모스(M1)를 통해 커패시터(C)에 충전되고, 그 충전전압이 피모스(M2)의 게이트단자에 공급되어 그가 턴오프된다. 따라서 출력(OUT)은 '로우' 상태로 유지된다.
그러나, 클럭신호(CLK)가 '하이(high)'로 천이(transition)되면, 이에 의해 상기 피모스(M1)가 턴오프되는 반면 엔모스(M3)가 턴온된다. 그리고, 상기 '하이'의 클럭신호(CLK)가 인버터(I1)를 통해 '로우'로 반전되어 엔모스(M5),(M6)의 게이트 단자에 공통으로 공급된다. 이에 따라, 상기 엔모스(M5),(M6)가 턴오프된다. 이때, 입력전압(Vin) 크기에 따라 엔모스(M4)의 턴온되는 정도가 결정된다. 높은 입력전압(Vin)이 인가되면 엔모스(M4)는 충분히 턴온되어 낮은 저항값을 가지고 낮은 입력전압(Vin)이 인가되면 약하게 턴온되어 높은 저항값을 갖게된다.
동시에 상기 커패시터(C)에 충전된 전압이 상기 엔모스(M3),(M4) 및 저항(R)을 통해 서서히 방전된다. 이에 따라 상기 피모스(M2)가 서서히 턴온되고, 이에 의해 전원단자(VDD)의 전압이 그 피모스(M2) 및 직렬접속된 인버터(I2),(I3)를 통해 출력된다. 따라서, 출력(OUT)은 '하이'가 된다.
이와 같이 동작하는 전압-시간 변환기를 두 개 사용하면 두 입력 전 압(V+),(V_)에 따라 더 높은 입력전압을 받는 변환기의 출력이 더 빠르게 천이되며, 더 낮은 입력전압을 받는 변환기의 출력은 더 느리게 천이된다.
상기와 같은 일련의 처리과정을 통해 입력전압의 차이를 천이되는 시간의 차이로 변환한 후 이렇게 변환된 두 출력(OUT)을 D-플립플롭(D-F/F)의 데이터단자(D)와 클럭신호단자(CLK)에 각각 입력하면, D-플립플롭(D-F/F)의 출력(
Figure 112009058551489-pat00001
),(
Figure 112009058551489-pat00002
)을 근거로 둘 중 어느 변환기의 출력이 더 빠르게 천이되었는지를 알 수 있게 된다.
하지만, 이러한 방식의 비교기는 오프셋 관점에서 다음과 같이 두 가지의 문제점을 가지고 있다.
첫째, 두 개의 전압-시간 변환기의 정합(matching)이 정확히 이루어지지 않으면 같은 입력전압이 공급되어도 출력이 천이되는 시간이 다르게 나타나 이로 인한 오프셋이 발생한다.
둘째, 전압-시간 변환기의 정합이 잘 이루어 졌다 하더라도 D-플립플롭의 태생적 특성인 준비시간(set-up time)과 대기시간(hold time)으로 인한 오프셋이 발생하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 전압차이에 대한 정보를 시간차이에 대한 정보로 변환하여 그 시간 차이를 비교 출력하는 아날로그 디지털 변환기의 시간영역 전압 비교기를 구현할 때 저전압상태에서도 안정적인 동작을 보장할 수 있도록 아날로그 회로를 최소화 하는데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 아날로그 디지털 변환기의 시간영역 전압 비교기를 구현할 때, 전압차이를 시간차이로 변환하는 과정에서 복수개의 시간지연 수단을 이용하여 통상의 비교기보다 트랜지스터 자체의 열잡음(thermal noise)에 대해 둔감하며 작은 오프셋을 갖도록 하는데 있다.
이를 위해 본 발명에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기는, 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서, 적어도 하나 이상의 시간 지연단이 직렬로 접속되어 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와, 적어도 하나 이상의 시간 지연단이 직렬로 접속되어 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및, 상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하여 구성된다.
바람직하게, 상기 시간 지연단은 인버터의 충전경로(pull-up path) 또는 방전경로(pull-dn path)에 트랜지스터를 직렬로 추가하여, 입력 전압에 대해 상승에지(riging edge)또는 하강에지(falling edge)가 출력에 도달하는 시간을 제어한다.
바람직하게, 상기 위상 비교기는 상기 제1 전압-시간 변환기의 상승에지와 제2 전압-시간 변환기의 상승에지를 입력하고, 각각의 입력으로부터 출력까지의 경로가 대칭으로 동일하다.
본 발명에 따르면, 종래의 아날로그 비교기보다 뛰어난 안정성을 보장하기 때문에 저전압/저전력 아날로그 디지털 변환기 뿐 아니라 범용의 전압비교기로 사용 적합하다는 효과가 있다.
또한 본 발명에 따르면, 저전압상태에서도 안정적인 동작을 보장할 수 있도록 아날로그 회로를 최소화하여 모듈을 소형화할 수 있고, 전압차이를 시간차이로 변환하는 과정에서 복수개의 시간지연 수단을 이용하여 종래의 비교기보다 트랜지스터 자체의 열잡음(thermal noise)에 대해 둔감하며 작은 오프셋을 갖기 때문에 전력 소모를 줄인다는 효과가 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 아날로그 디지털 변환기의 시간영역 전압 비교기를 상세히 설명한다.
본 발명의 기본 원리는, 복수개의 시간 지연단을 구비함으로써 전압-시간 변환기 간의 정합을 향상시키고 아날로그소자(커패시터, 저항)를 제거하여 효율적으로 면적을 감소시키는 것이다.
본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명 은 생략한다.
도 3은 본 발명의 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도이다.
도 3을 참조하면 본 발명에 따르는 시간영역 전압 비교기(300)는 입력되는 전압을 시간으로 변환하는 제1 전압-시간 변환기(310)와, 입력되는 전압을 시간으로 변환하는 제2 전압-시간 변환기(330)와, 상기 제1 전압-시간 변환기(310)와 상기 제2 전압-시간 변환기(330)에서 변환된 시간정보의 위상을 검출하는 위상 검출기(Phase Detector)(320)를 포함하여 구성된다.
도 3과 같이 구성된 본 발명에 따르는 시간영역 전압 비교기(300)의 특징은 충전 경로와 방전 경로를 모두 조절하여 상승에지의 천이시간을 조절하는 것이다.
도 3과 같이 구성된 본 발명에 따르는 시간영역 전압 비교기(300)의 작용을 도 3에 도시한 회로도를 참조하여 설명하면 다음과 같다.
즉, 제1 및 제2 전압-시간 변환기(310, 330)는 복수 개(N stages)의 시간 지연단(Delay cell)을 사용하여 전압-시간 변환기 간의 정합을 향상 시킬 수 있다.
또한, 각각의 시간 지연단에는 집적회로에서 큰 면적을 차지하는 커패시터와 저항을 제거하여 효율적으로 면적을 감소시켰다.
각 전압-시간 변환기(310, 330)는 클럭신호(CLK)가 '로우'이면 인버터체인(inverter chain)과 같이 낮은 상태가 빠르게 출력으로 전달되어 상승에지를 받아들일 준비를 한다.
즉, 클럭신호(CLK)가 '로우'이면, 제1 피모스(P채널 MOS 트랜지스터)(M31)는 턴온(Turn-on)되고, 제1 엔모스(n채널 MOS 트랜지스터)(M32)는 턴오프(Turn-off)된다.
따라서, 전원단자(VDD)의 전압이 상기 제1피모스(M31)를 통해 제2 피모스(M35) 및 제2 엔모스(M34)의 게이트 단자에 공급된다. 이에 따라 상기 제2 피모스(M35)가 턴오프되는 반면, 제2 엔모스(M34)가 턴온된다. 이로 인하여 출력(OUT)은 '로우' 상태로 유지된다.
이 후 클럭신호(CLK)가 '하이'로 천이되면 상,하위 입력전압(Vin+),(Vin_)에 따라 출력의 천이시간이 차이를 갖는다. 예를 들어, 시간영역 전압 비교기(300)의 허용된 입력전압의 범위가 0.5V라면, 공통전압은 0.25V이 되고, 상위입력전압(Vin+)은 0.26V, 하위 입력전압(Vin_)은 0.24V라면 이들의 전압차는 0.02V가 된다.
이와 같은 상태에서, 상위 입력전압(Vin+)이 하위 입력전압(Vin_)보다 높으면 제1 전압-시간 변환기(310)의 출력(OUT)이 제2 전압-시간 변환기(330)의 출력(OUT)보다 먼저 천이되고, 반대의 경우는 제2 전압-시간 변환기(330)의 출력(OUT)이 먼저 천이된다.
즉, 제1 전압-시간 변환기(310)에서, 상위 입력전압(Vin+)이 입력 엔모스(M33)의 게이트 단자에 입력되고, 하위 입력전압(Vin_)은 피모스(M36)의 게이트 단자에 공급된다. 따라서, 상기 상위 입력전압(Vin+)이 높을수록, 하위 입력전 압(Vin_)이 낮을수록 출력(OUT)의 빠른 천이를 유도한다.
또한, 상기 제1 전압-시간 변환기(310)와 동일한 회로 구조의 제2 전압-시간 변환기(330)에서, 하위 입력전압(Vin_)이 입력 엔모스(M33)의 게이트 단자로 공급되고, 상위 입력전압(Vin+)이 피모스(M36)의 게이트 단자에 공급된다. 따라서, 하위 입력전압(Vin_)이 높을수록, 상위 입력전압(Vin+)이 낮을수록 출력(OUT)의 빠른 천이를 유도한다.
이때, 복수 개(N)개의 시간 지연단(N stages)을 사용하면 종래의 비교기처럼 한단의 시간 지연단만을 사용한 것에 비해 오차 평균화를 통해 1/
Figure 112009058551489-pat00003
만큼 오프셋이 줄어들게 된다.
한편, 위상 검출기(320)는 상기 제1 전압-시간 변환기(310)와 제2 전압-시간 변환기(330)의 출력(OUT)에 대한 천이시간의 차이를 판별한다.
바람직하게, 상기 위상 검출기(320)의 두 입력은 정확히 대칭된다.
상기 위상 검출기(320)는 도 3에서와 같이, 상기 제2 전압-시간 변환기(330)의 출력을 게이트 단자로 입력받는 제3 피모스(M37)와, 소스 단자가 상기 제3 피모스(M37)의 드레인에 접속되고 게이트 단자에 상기 제1 전압-시간 변환기(310)의 출력이 공급되며 드레인 단자는 래치의 구성소자인 제2 인버터(I2)의 입력단과 접속되는 제4 피모스(M38)와, 게이트 단자에 상기 제1 전압-시간 변환기(310)의 출력이 공급되고, 드레인 단자는 상기 래치의 구성소자인 제1 인버터(I1)의 입력단과 접속 되고 소스 단자는 접지단자에 접속되는 제3 엔모스(M41)와, 소스 단자가 전원단자(VDD)에 접속되고, 게이트 단자에 상기 제1 전압-시간 변환기(310)의 출력이 공급되는 제5 피모스(M39)와, 소스 단자가 상기 제5 피모스(M39)의 드레인 단자에 접속되고 게이트 단자에 상기 제2 전압-시간 변환기(330)의 출력이 공급되며 드레인단자는 상기 제1인버터(I1)의 입력단과 접속되는 제6 피모스(M40)와, 게이트 단자에 상기 제2 전압-시간 변환기(330)의 출력이 공급되고 드레인 단자는 상기 제2인버터의 제어단자에 접속되며 소스 단자는 접지단자에 접속되는 제4 엔모스(M42)와, 상기 제1 전압-시간 변환기(310)와 상기 제2 전압-시간 변환기(330)의 출력이 천이되는 것을 래치하는 제1 인버터(I1)와 제2 인버터(I2)로 구성된 인버터래치 및, 상기 제1 전압-시간 변환기(310)와 상기 제2 전압-시간 변환기(330)의 출력 중 먼저 천이되는 것에 동기하여 상기 래치에 래치된 값을 출력하는 제1 낸드게이트(N1) 및 제2 낸드게이트(N2)로 구성된 RS 래치 플립플롭을 포함하여 구성된다.
이와 같이 구성된, 본 발명에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 위상 검출기(320)의 동작은 다음과 같다.
상기 위상 검출기(320)는 두 입력(IN1,IN2)이 모두 '로우'일 때 엔모스(M41, M42)가 턴오프되고, 피모스(M39,M40),(M37,M38)는 턴온된다. 이에 따라, 접지로 접속된 경로가 차단되고 제1 인버터(I1)와 제2 인버터(I2)로 구성된 래치의 두 출력노드는 상기 피모스 (M37,M38),(M39,M40)를 각기 통해 공급되는 전원단자(VDD)의 전압으로 프리차지 된다.
이후, 상기 두 입력(IN1, IN2) 중 어느 하나가 먼저 높은 레벨로 천이하게 되면, 그 천이 동작에 의해 상기 프리차지하는 경로가 차단되고 그 천이에 따른 값이 인버터래치에서 래치된 후 상기 RS 래치 플립플롭을 통해 출력된다. 상기 인버터래치는 두개의 인버터가 서로의 출력을 입력으로 받도록 연결되어 있으므로 두 값이 서로 반대일 때 안정한 상태가 되고, 프리차지에 의하여 그로부터 입력되는 값이 모두 '하이'일 때에는 불안정한 상태가 된다.
이에 대해 좀더 상세히 설명하면 다음과 같다.
제1 전압-시간 변환기(310)와 제2 전압-시간 변환기(330) 중에서 제1 전압-시간 변환기(310)의 출력(OUT)이 먼저, '하이'로 천이되면, 이에 의해 상기 위상 검출기(320)의 입력(IN1)이 '하이'가 되고 다른 입력(IN2)은 뒤 늦게 '하이'로 되거나 또는 그대로'로우'로 유지된다. 이에 따라, 피모스(M38,M39)가 턴오프되어 프리차지 경로가 차단되고, 엔모스(M41)가 먼저 턴온된다.
이에 따라, 불안정한 상태에 있던 인버터래치의 제2 낸드게이트(N2)의 일측 입력단자의 전압이 인버터(I1)의 출력단자 및 상기 엔모스(M41)를 통해 접지단자로 먼저 빠르게 디스차지 되어 래치한다. 하지만, 불안정한 상태에 있던 인버터 래치는 엔모스(M41)을 통한 디스차지로 이미 안정한 상태로 빠르게 돌아가 값을 래치 하였으므로 반대편입력(IN2)에 뒤늦게 '하이'로 천이되는 신호를 공급 받는 엔모스(M42)의 뒤늦은 턴온에 관계없이 제1 낸드게이트(N1)의 일측 입력단자의 전압은 상기 프리차지에 의한 '하이'를 계속 유지하게 된다.
따라서, 제1 낸드게이트(N1)와 제2 낸드게이트(N2)의 입력이 각각 '하이', '로우'가 되므로, 출력단자(OUT)에 '하이'가 출력되는 반면, 반전출력단자(
Figure 112011031869597-pat00004
)에 '로우'가 출력된다.
상기와 반대로, 제1 전압-시간 변환기(310)와 제2 전압-시간 변환기(330) 중에서 제2 전압-시간 변환기(330)의 출력(OUT)이 먼저, '하이'로 천이되면, 이에 의해 상기 위상 검출기(320)의 입력(IN2)이 하이'가 되고 다른 입력(IN1)은 뒤 늦게 '하이'로 되거나 또는 그대로'로우'로 유지된다. 이에 따라, 피모스(M37,M40)가 턴오프되어 프리차지 경로가 차단되고, 엔모스(M42)가 먼저 턴온된다.
이에 따라, 불안정한 상태에 있던 인버터래치의 제1 낸드게이트(N1)의 일측 입력단자의 전압이 인버터(I2)의 출력단자 및 상기 엔모스(M42)를 통해 접지단자로 먼저 빠르게 디스차지 된다. 하지만, 하지만, 불안정한 상태에 있던 인버터 래치는 엔모스(M42)을 통한 디스차지로 이미 안정한 상태로 빠르게 돌아가 값을 래치 하였으므로 반대편입력(IN1)에 뒤늦게 '하이'로 천이되는 신호를 공급 받는 엔모스(M41)의 뒤늦은 턴온에 관계없이 제2 낸드게이트(N2)의 일측 입력단자의 전압은 상기 프리차지에 의한'하이'를 계속 유지하게 된다.
따라서, 제1 낸드게이트(N1)와 제2 낸드게이트(N2)의 입력이 각각 '로우', '하이'가 되므로, 출력단자(OUT)에 '로우'가 출력되고, 반전출력단자(
Figure 112011031869597-pat00005
)에 '하이'가 출력된다.
상기 제1 전압-시간 변환기(310)와 제2 전압-시간 변환기(330)의 출력(OUT)에 의해 제1 낸드게이트(N1)와 제2 낸드게이트(N2)의 입력이 모두 '하이'가 되면 출력단자(
Figure 112009058551489-pat00006
)와 반전출력단자(
Figure 112009058551489-pat00007
)의 출력값은 이전값을 그대로 유지한다.
마지막으로, 제1 낸드게이트(N1)와 제2 낸드게이트(N2)의 입력이 모두 '로우'이면 출력단자(
Figure 112009058551489-pat00008
)와 반전출력단자(
Figure 112009058551489-pat00009
)에 모두 '하이'가 출력되는 바람직하지 않은 상태가 된다. 그러나, 이와 같은 경우는 위상검출기(320)의 동작특성상 발생하지 않으므로 고려하지 않는다.
결국, 상기 RS 래치 플립플롭은 평상시에는 상기 인버터 래치에 프리차지된 '하이'를 출력단자(OUT) 및 반전출력단자(
Figure 112009058551489-pat00010
)를 통해 출력하고, 제1 전압-시간 변환기(310)와 상기 제2 전압-시간 변환기(330)의 출력 중 먼저 천이되는 것에 동기하여 그 천이에 따른 값을 출력한다.
상기 위상검출기(320)에서 데이터와 클럭신호가 구분없이 사용되고, 입력단자(IN1,IN2), 출력단자(OUT) 및 반전출력단자(
Figure 112009058551489-pat00011
)가 정확하게 대칭적인 구조로 이루어진 것이 특징이라 할 수 있다. 따라서, 디 플립플롭(D-F/F)과는 달리 두 입력의 부하 및 동작이 서로 정확히 같기 때문에 오프셋을 완전히 제거할 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 또 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간 영역 전압 비교기(400)는, 입력되는 전압을 시간으로 변환하는 제1 전압-시간 변환기(410)와, 입력되는 전압을 시간으로 변환하는 제2 전압-시간 변환기(430)와, 상기 제1 전압-시간 변환기(410)와 상기 제2 전압-시간 변환기(430)에 서 변환된 시간정보의 위상을 검출하는 위상 검출기(Phase Detector)(420)를 포함하여 구성된다.
도 4와 같이 구성된 본 발명에 따르는 시간영역 전압 비교기(400)의 동작을 설명하면 도 3의 동작과 유사함으로 그 차이점을 부각하여 설명하면 다음과 같다.
도 4와 같이 구성된 본 발명에 따르는 시간영역 전압 비교기(400)의 특징은 방전 경로만 조절하여 상승에지의 천이시간을 조절하는 것이다.
여기서, 제1 전압-시간 변환기(410)와 제2 전압-시간 변환기(430)는 동일한 회로 구성을 갖는다.
참고로 도 4의 위상 검출기(420)의 구성은 도 3의 위상 검출기(320)의 구성과 동작이 동일하다.
그러나, 도 3의 제1 및 2 전압-시간 변환기(310, 330)에서는 상,하위 입력전압(Vin+),(Vin_)을 모두 입력받는데 반해, 도 4의 전압-시간 변환기(410, 430)에서는 그들 중에서 어느 하나를 입력받는 것이 다른 점이다.
우선 제2 전압-시간 변환기(430)는 복수 개(N stages)의 시간 지연단(Delay cell)을 사용하여 전압-시간 변환기 간의 정합을 향상 시킬 수 있다.
또한, 각각의 시간 지연단에는 집적회로에서 큰 면적을 차지하는 커패시터와 저항을 제거하여 효율적으로 면적을 감소시켰다.
각 전압-시간 변환기(410, 430)는 클럭신호(CLK)가 '로우'일 때 인버터체인(inverter chain)과 같이 낮은 상태가 빠르게 출력으로 전달되어 상승에지를 받 아들일 준비를 한다.
이 후 상기 클럭신호(CLK)가 '하이'로 천이 하면 입력 전압(Vin)에 따라 출력(OUT)의 천이시간이 차이를 나타낸다.
즉, 상위 입력전압(Vin+)이 하위 입력전압(Vin_)보다 높으면, 제1 전압-시간 변환기(410)의 출력(OUT)이 먼저 천이 하게 되며, 반대의 경우에는 제2 전압-시간 변환기(430)의 출력이 먼저 천이하게 된다.
이를 도 3과 비교하여 설명하면 다음과 같다.
도 3의 제1 및 제2 시간-전압 변환기들(310, 330)과 비교하면 도 4의 제1 및 제2 전압-시간변환기(410, 430)는 똑같이 입력 피모스(M36)가 하나씩 빠진 회로로 구성된다.
도3과 도4의 차이는 도 3의 제1 및 제2 시간-전압 변환기들(310, 330)의 시간 지연단이 충방전 경로를 모두 조절한다면, 도 4의 제1 및 제2 전압-시간 변환기(410, 430)는 방전경로만 조절하는 것이 차이점이다.
즉, 도 3에서 제2 전압-시간 변환기(330)는 첫 번째 인버터 체인의 입력 엔모스(M33)의 방전경로와 두 번째 인버터 체인의 입력 피모스(M36)의 충전경로를 조절한다.
그러나 도 4에서 제 2 전압-시간 변환기(430)는 첫 번째 인버터 체인의 방전경로를 조절하고, 두 번째 인버터 체인은 반전된 신호를 다시 되돌려주는 역할만을 한다.
도 5는 본 발명의 또 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도이다.
도 5를 참조하면, 제1 전압-시간 변환기(510)와 제2 전압-시간 변환기(530)는 도 3의 시간지연단의 구성에서 입력 엔모스(M33)가 제거되어 구성된다.
즉, 도 5는 도 3의 시간지연단에서 입력 엔모스(M33)가 제거되고, 입력 피모스(M58)가 남아 있는 구성을 보여준다.
따라서, 도 5와 같이 구성된 본 발명의 또 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기(500)의 특징은 충전경로만 조절하여 상승에지의 천이시간을 조절하는 것이다.
각 전압-시간 변환기(510, 530)에서 클럭신호(CLK)가 '로우'일 때 인버터체인(inverter chain)과 같이 낮은 상태가 빠르게 출력으로 전달되어 상승에지를 받아들일 준비를 한다. (도3,4,5 모두 상승에지를 비교함)
이 경우, 입력되는 전압의 극성을 바꿈으로써 구현된다.
즉, 도 4에서는 제1 전압-시간 변환기(410), 제2 전압-시간 변환기(430)에 각각 상위 입력전압(Vin+), 하위 입력전압(Vin_)이 공급되는 반면, 도 5에서는, 제1 전압-시간 변환기(510), 제2 전압-시간 변환기(530)에 각각 하위 입력전압(Vin_), 상위 입력전압(Vin+)이 공급된다.
이와 같이, 각 시간지연단에 직렬의 트랜지스터(엔모스 또는 피모스)를 추가함으로써, 출력의 천이 시간차이에 우위를 두기 위한 인버터체인의 충,방전 경로를 조절할 수 있다.
도 6 내지 도 8은 충전 경로 또는 방전 경로를 조절하여 하강에지의 천이 시간을 조절하는 일예를 보여주는 회로도들이다. 도 6 내지 도 8에서 각 전압-시간 변환기(V-to-T)의 출력단자(OUT) 측에 인버터를 연결한 이유는 위상검출기는 상승에지의 차이를 검출하는 것이므로 전압-시간 변환기(V-to-T)에서 출력되는 하강에지의 천이속도 차이를 상승에지의 천이속도 차이로 위상을 바꾸어 주기 위함이다.
도 6에서 충전 경로와 방전 경로를 모두 조절하여 하강에지의 천이시간을 조절하는 시간 지연단은, 도 3에서 충전 경로와 방전 경로를 모두 조절하여 상승에지의 천이시간을 조절하는 시간 지연단의 입력 피모스(610)와 입력 엔모스(620)의 위치를 바꾸는 것에 의해 구현된다.
유사하게, 도 7의 방전 경로만 조절함으로써 하강에지의 천이시간을 조절하는 시간 지연단은, 도 4의 방전 경로만 조절함으로써 상승에지의 천이시간을 조절하는 시간 지연단의 입력 엔모스(710)의 위치를 바꾸는 것에 의해 구현된다.
마지막으로, 도 8의 충전 경로만 조절함으로써 하강에지의 천이시간을 조절하는 시간 지연단은, 도 5의 충전 경로만 조절함으로써 상승에지의 천이시간을 조절하는 시간 지연단의 입력 피모스(810)의 위치를 바꾸는 것에 의해 구현된다.
즉, 본 발명에 따르는 시간지연단은 도 3 내지 8에 도시한 바와 같이 여러 가지 실시예로 구현할 수가 있는데 충전과 방전 경로를 모두 조절하는 타입으로 상승에지 또는 하강에지늘 조절하는 방법이 있고, 충전 경로만 조절하는 타입으로 상승에지 또는 하강에지를 조절하는 방법이 있고, 방전 경로만 조절하는 타입으로 상 승에지 또는 하강에지를 조절하는 여섯 가지 방법이 있다.
도 9는 본 발명의 실시 예들에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기와 ISSCC에 발표된 종래 시간영역 전압비교기에 대한 컴퓨터 시뮬레이션한 결과를 보여주는 그래프이다.
여기서, 점선으로 표시된 종래의 시뮬레이션 결과 그래프는 1V의 공급전원 하에서 동작한 결과이고, 실선으로 표시된 본 발명에 의한 시뮬레이션 결과 그래프는 0.5V의 공급전원 하에서 동작한 결과를 나타낸 것이다.
특히, 0.5V의 공급전원에서 종래의 비교기는 더 이상 비교기로서의 가치가 없다고 할 정도로 동작속도가 매우 저하되어, 그 결과를 생략하였다.
오히려, 본 발명의 비교기를 0.5V의 공급전원에 동작시킨 것이 종래의 비교기를 1V의 공급전원에서 동작시킨 것보다도 더 빠른 동작속도를 보였다.
비슷한 오프셋에 대한 민감도를 검증하기 위해 모든 엔모스와 피모스의 크기를 5%이내, 저항과 커패시터 값의 5%이내로 가우시안분포로 무작위변화(random variation)를 주고 1000번의 반복수행 하여 오프셋 전압을 측정한 것이다.
도 9의 그래프에서 가로축은 오프셋 전압을 나타내며, 세로축은 해당 오프셋 전압을 가지는 비교기의 갯수를 나타낸다.
1000번의 몬테칼로(Monte-Carlo)시뮬레이션을 수행한 결과, 본 발명에서 제안한 시간전압 변환기는 0.5V의 매우 낮은 공급전원에서도 소자의 특성변화에 좁은 산포를 보이며, 큰 이득(gain=출력시간차/입력전압차)을 가지며 안정적으로 동작하는 것이 검증되었다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도1 은 종래의 완전차동(Fully-differential) 아날로그 디지털 변환기의 구성을 보여주는 블록도.
도 2는 종래의 시간영역 전압비교기를 보여주는 회로도.
도 3은 본 발명의 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도.
도 4는 본 발명의 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도.
도 5는 본 발명의 또 다른 실시 예에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기의 구성을 보여주는 블록도.
도 6은 충전 경로와 방전 경로를 모두 조절함으로써 하강에지의 천이시간을 조절하는 시간 지연단을 보여주는 블록도.
도 7은 방전 경로만 조절함으로써 하강에지의 천이시간을 조절하는 시간 지연단을 보여주는 블록도.
도 8은 충전 경로만 조절함으로써 하강에지의 천이시간을 조절하는 시간 지연단을 보여주는 블록도.
도 9는 본 발명의 실시 예들에 따르는 아날로그 디지털 변환기의 시간영역 전압 비교기와 ISSCC에 발표된 시간영역 전압비교기를 컴퓨터 시뮬레이션한 결과를 보여주는 그래프.

Claims (10)

  1. 삭제
  2. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 충전경로를 조절하여 상승에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 클럭신호 단자에 접속되며 소스 단자가 접지 단자에 접속되는 제1 엔모스와;
    게이트 단자가 상기 제1 피모스 및 제1엔모스의 드레인 단자에 공통으로 접속된 제2 피모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 드레인 단자가 상기 제2 피모스의 소스 단자에 접속된 입력 피모스와;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1엔모스의 드레인 단자에 공통으로 접속되며 소스 단자가 접지 단자에 접속된 제2 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  3. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 방전경로를 조절하여 상승에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 클럭신호 단자에 접속된 제1 엔모스와;
    드레인 단자가 상기 제1 엔모스의 소스 단자와 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 소스 단자가 접지 단자에 접속된 입력 엔모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통으로 접속된 제2 피모스 및;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통으로 접속되며, 소스 단자가 접지 단자에 접속된 제2 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  4. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 충전경로를 조절하여 하강에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속된 입력 피모스와;
    소스 단자가 상기 입력 피모스의 드레인 단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 클럭신호 단자에 접속되며 소스 단자가 접지 단자에 접속된 제1 엔모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통으로 접속된 제2 피모스와;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통으로 접속되며 소스 단자가 접지 단자에 접속된 제2 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  5. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 방전경로를 조절하여 하강에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 클럭신호 단자에 접속되며 소스 단자가 접지 단자에 접속된 제1 엔모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통 접속된 제2 피모스와;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통 접속된 제2 엔모스와;
    드레인 단자가 상기 제2 엔모스의 소스 단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 소스 단자가 접지 단자에 접속된 입력 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  6. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 충전경로와 방전경로를 모두 조절하여 상승에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 클럭신호 단자에 접속된 제1 엔모스와;
    드레인 단자가 상기 제1 엔모스의 소스 단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 소스 단자가 접지 단자에 접속된 입력 엔모스와;
    게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통 접속된 제2 피모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 드레인 단자가 상기 제2 피모스의 소스 단자에 접속된 입력 피모스와;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통 접속되며 소스 단자가 접지단자에 접속된 제2 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  7. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 시간 지연단은 충전경로와 방전경로를 모두 조절하여 하강에지의 천이시간을 조절하기 위하여,
    소스 단자가 전원단자에 접속되고 게이트 단자가 상위 입력전압 단자 또는 하위 입력전압 단자에 접속된 입력 피모스와;
    소스 단자가 상기 입력 피모스의 드레인 단자에 접속되고 게이트 단자가 클럭신호 단자에 접속된 제1 피모스와;
    드레인 단자가 상기 제1 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 클럭신호 단자에 접속되며 소스 단자자 접지단자에 접속된 제1 엔모스와;
    소스 단자가 전원단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통접속된 제2 피모스와;
    드레인 단자가 상기 제2 피모스의 드레인 단자에 접속되고 게이트 단자가 상기 제1 피모스 및 제1 엔모스의 드레인 단자에 공통접속된 제2 엔모스와;
    드레인 단자가 상기 제2 엔모스의 소스 단자에 접속되고 게이트 단자가 상기 상위 입력전압 단자 또는 하위 입력전압 단자에 접속되며 소스 단자가 접지단자에 접속된 입력 엔모스를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  8. 아날로그-디지털 변환기에 사용되는 전압 비교기에 있어서,
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제1 전압-시간 변환기와;
    적어도 하나 이상의 시간 지연단이 직렬로 접속되어 입력되는 전압을 시간 정보로 변환하는 제2 전압-시간 변환기 및;
    상기 제1 전압-시간 변환기와 제2 전압-시간 변환기에서 출력되는 시간의 차이를 판별하는 위상 비교기를 포함하되,
    상기 위상 비교기는
    전원단자에 직렬 접속되고 제2 전압-시간 변환기의 출력과 제1 전압-시간 변환기의 출력에 의해 각기 턴온되는 제3 피모스 및 제4 피모스와;
    전원단자에 직렬 접속되고 제1 전압-시간 변환기의 출력과 제2 전압-시간 변환기의 출력에 의해 각기 턴온되는 제5 피모스 및 제6 피모스와;
    상기 제1 전압-시간 변환기의 출력에 의해 턴온되어 래치의 일측 출력단 전압을 '로우'로 천이시키는 제3 엔모스와;
    상기 제2 전압-시간 변환기의 출력에 의해 턴온되어 상기 래치의 타측 출력단 전압을 '로우'로 천이시키는 제4 엔모스와;
    상기 제3 피모스 및 제4 피모스 및, 제5 피모스 및 제6 피모스를 통해 양측의 입출력단이 프리차지된 후 상기 제3 엔모스 및 제4 엔모스의 동작에 따른 값을 래치하는 인버터래치와;
    상기 래치의 양측 출력단자에 출력되는 값에 따른 출력 및 반전출력을 발생하는 RS 래치 플립플롭을 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  9. 제 8항에 있어서, 상기 인버터래치는 상대의 출력단자가 자신의 입력단자에 접속된 두 개의 인버터를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
  10. 제 8항에 있어서, 상기 RS 래치 플립플롭은 두 개의 낸드게이트를 포함하여 구성된 것을 특징으로 하는 아날로그 디지털 변환기의 시간영역 전압 비교기.
KR1020090090204A 2009-09-23 2009-09-23 아날로그 디지털 변환기의 시간영역 전압 비교기 KR101081366B1 (ko)

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