CN114650058A - 基于bbpd模块实现自校准的时间交织flash adc电路 - Google Patents
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Abstract
本发明涉及一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，包括电压时间转换器VTC、Bang‑Bang鉴相器BBPD、时钟、电荷泵CP、低通滤波器LPF、环形振荡器RVCO、RSG电路和多路选择器MUX，输入信号先由VTC进行采样，其输出输送到BBPD，BBPD检测脉宽信号与时钟之间的相位误差，将相位误差信息转化为UP或DOWN信号，UP或DOWN信号控制CP对LPF进行充放电，LPF输出至RVCO的电压发生变化，导致RVCO的振荡角频率和相位随之变化，进而输出经过校准后的时钟，校准后的时钟重新回到VTC进行采样，经过量化器得到校准后的输出。该电路结构简单，功耗低。
Description
技术领域
本发明属于电子电路技术领域，具体涉及一种基于BBPD模块实现自校准的时间交织FLASH ADC电路。
背景技术
模拟数字转换器(Analog to Digital Converter，ADC)是当今许多技术的重要组成部分。本质上来说，从自然界到数字世界的转换必然会涉及到模拟到数字的转换。而随着通信技术的飞速发展，模拟信号的带宽不断向大宽带方向发展，从而导致ADC采样速度要求也越来越高。然而，由于现有CMOS电路设计的局限，单模块的高速ADC难以实现。因此，多通道并行结构的时间交错ADC(Time-InterleavedADC，TI-ADC)是高速ADC的主要设计方案之一。TI-ADC由m个相同分辨率的单通道ADC组成，且各个ADC并行交替采样并转换输入信号，最后通过多路选择器(Multiplexer，MUX)将各个ADC的输出交替输出，以此可以将系统的采样频率提升m倍。TI-ADC虽然可以提高系统的采样率，但同样会带来新的问题。在实际TI-ADC电路设计中，由于各个子ADC都是单独的电路，难以做到性能完全一致，以及各自采样时刻的偏差，都会导致解交织后的总体转换结果在频谱上产生杂散失真，造成转换精度的下降。TI-ADC的非理想效应主要有失调失配(Offset Error)、增益失配(Gain Error)和时延失配(Timing Skew)。其中，时延失配是TI-FLASH-ADC最重要的非理想问题。目前在工业界和学术界已经提出了多种针对时延失配的校准方法。检测与消除TI-ADC时延失配带来的误差的方法有模拟域校准、混合域校准和数字域校准。模拟域校准指的是完全在模拟域进行的失配误差检测与消除；混合域校准指的是先在数字域估计出失配误差大小，然后返回模拟域对误差进行校准；数字域校准指的是完全在数字域进行失配的检测和消除。然而，这些方法往往只能用于某些特定条件之下，并需要额外昂贵的电路。
发明内容
本发明的目的在于提供一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，该电路结构简单，功耗低。
为实现上述目的，本发明采用的技术方案是：一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，包括电压时间转换器VTC、Bang-Bang鉴相器BBPD、时钟、电荷泵CP、低通滤波器LPF、环形振荡器RVCO、RSG电路和多路选择器MUX，输入信号x(t)先由VTC进行采样，其输出输送到BBPD，BBPD检测脉宽信号与时钟之间的相位误差，将相位误差信息转化为UP或DOWN信号，UP或DOWN信号控制CP对LPF进行充放电，LPF输出至RVCO的电压Vc发生变化，导致RVCO的振荡角频率和相位随之变化，进而输出经过校准后的时钟，校准后的时钟重新回到VTC进行采样，经过量化器得到校准后的输出。
进一步地，RVCO的振荡角频率和相位的变化满足下式：
其中，ωo、ωout分别是初始角频率和变化后的角频率；fo、fout分别是初始振荡频率和变化后振荡频率；KRVCO是RVCO的增益；当Vc发生变化时，输出给VTC的采样时钟的相位随之改变；假设RVCO初始输出为V(t)＝cos(2πfot)，根据频率f与相位φ的关系
其中φo为初始相位，得到LPF上电压变化ΔVc时的输出为：
进一步地，所述VTC为3级级联动态比较器，由浮动反向放大器FLA、动态锁存比较器和锁存器组成；为了提高动态比较器的分辨率，在动态锁存比较器前级联了FLA；当比较器的控制时钟为高电平时，输入信号先经过FLA放大，再送至动态锁存器进行比较，最后通过级联的锁存器保证当控制时钟为低电平时，动态比较器仍然保持比较后的结果输出。
进一步地，所述BBPD用于检测输入的脉宽信号与采样时钟之间的相位误差信息，并将相位误差信息转化为相应的UP或DN信号，用于驱动后续电路；所述BBPD共有两个部分，分别为用于采样的3组VTC和将相位误差转化为UP或者DN信号的逻辑门阵列；其中每组VTC包括5个相同的VTC，每组VTC的参考电压不一样，分别为Vref_H、Vref_M和Vref_L；在每组VTC中，前4个VTC分别由数据采样时钟CLK0～CLK3来触发，CLK0～CLK3分别代表相位为0°、90°、180°、270°的时钟，而最后一个VTC则由边沿采样时钟CLKEN触发，CLKEN由相位为45°、135°、215°和315°的时钟组成；其中每个时钟周期有4个VTC输出的脉宽信号进入量化器得到量化后的输出，同时这4个脉宽信号又与其他VTC的输出一起参与时延失配的校准。
进一步地，所述CP采用反相器作为开关，以此将输入管与其输出节点隔离开，从而降低开关管电流泄漏效应的影响；同时采用cascade结构的电流镜，使镜像的电流不受沟道调制效应的影响，保证CP的上拉电流和下拉电流严格匹配；为了保证镜像的栅极电压足够，偏置电路串联反相器；为了在有限的尺寸和压降的情况下得到较大电流，偏置使用栅压提升技术。
进一步地，所述RVCO用于为系统提供周期性的采样时钟，采用四级差分RVCO结构，其中一级的连接不反相，以实现偶数级联的振荡器；所述RVCO的延迟单元结构采用差分连接方式，以抑制共模噪声和衬底噪声。
进一步地，所述RSG电路用于控制4个边沿采样时钟的工作顺序，4个边沿采样时钟分别是相位为45°、135°、225°、315°的时钟，每个时钟周期只通过一个边沿采样时钟触发VTC；所述RSG电路由2个D触发器和4个与门构成。
与现有技术相比，本发明具有以下有益效果：提供了一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，可以同时实现ADC的采样和量化。本发明通过电压时间转换器(VTC)将输入的模拟信号转化为不同宽度的脉冲宽度信号，利用Bang-Bang鉴相器来检测采样时钟与脉冲宽度信号之间的相位误差信息，随后将相位误差信息通过锁相环路来减小误差，从而达到时延失配的校准。与现有技术相比，本发明的电路结构更加简单，功耗更低，且没有输入依赖性，在高速、低功耗的采集设备、医疗器械及便携式终端等有良好的应用前景。
附图说明
图1是本发明实施例的电路结构示意图。
图2是本发明实施例中Bang-Bang鉴相器的结构示意图。
图3是本发明实施例中VTC电路的结构示意图。
图4是本发明实施例中BBPD电路的结构示意图。
图5是本发明实施例中VTC比较时可能出现的情况。
图6是本发明实施例中CP电路的结构示意图。
图7是本发明实施例中四级差分RingVCO电路拓扑结构图。
图8是本发明实施例中延迟单元电路的结构示意图。
图9是本发明实施例中RSG电路的结构示意图。
图10是本发明实施例中系统时域输入输出波形以及RingVCO控制电压的变化曲线图。
图11是本发明实施例中输出信号的频谱图。
图12是本发明实施例的电路版图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
本发明为了解决TI-ADC中时延失配对整个采样系统的影响，提出了一种新颖的时延失配校准方案。其原理是模拟信号先通过VTC转换成不同宽度的脉宽信号，当系统存在时延失配时，脉宽信号的宽度和位置会偏离理想情况，导致ADC每位的输出之间可能存在交叠的现象，即IPI现象。针对这一现象，本发明提出使用锁相环路的负反馈特性来达到校准。
如图1所示，本实施例提供了一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，包括电压时间转换器(Voltage Time Converter，VTC)、Bang-Bang鉴相器(Bang-BangPhase detector，BBPD)、时钟、电荷泵(Charge Pump，CP)、低通滤波器(Low Pass Filter，LPF)、环形振荡器(Ring Voltage Controlled Oscillator，RVCO)、RSG电路和多路选择器MUX。输入信号x(t)先由VTC进行采样，其输出输送到BBPD，BBPD检测脉宽信号与时钟之间的相位误差，将相位误差信息转化为UP(当时延Δt＞0，即时钟相位滞后)或DOWN(当时延Δt＜0，即时钟相位超前)信号，UP或DOWN信号控制CP对LPF进行充放电，LPF输出至RVCO的电压Vc发生变化，导致RVCO的振荡角频率和相位随之变化，其变化满足下式：
其中，ωo、ωout分别是初始角频率和变化后的角频率；fo、fout分别是初始振荡频率和变化后振荡频率；KRVCO是RVCO的增益；当Vc发生变化时，输出给VTC的采样时钟的相位随之改变；假设RVCO初始输出为V(t)＝cos(2πfot)，根据频率f与相位φ的关系
其中φo为初始相位，得到LPF上电压变化ΔVc时的输出为：
进而输出经过校准后的时钟，校准后的时钟重新回到VTC进行采样，经过量化器得到校准后的输出。
图2为典型的Bang-Bang鉴相器——Alexander鉴相器，该鉴相器会基于相位差的正负符号产生相应的二进制信号；此外，Bang-Bang型的鉴相器对数据模式、工艺和器件变化较不敏感。当TI-ADC的输出经过DAC恢复为连续信号时，会产生脉冲间干扰(Inter-PulseInterference,IPI)。也就是说，我们将时序偏差转化为IPI问题，利用锁相环路实现校准。
以下结合实际电路设计，对本发明的详细电路及其结果作进一步说明。
(1)VTC电路设计
VTC的具体结构如图3所示，由一个浮动反向放大器(FloatingInverterAmplifier，FLA)、动态锁存比较器(Strong-Arm Latch)和1个锁存器级联组成。为了提高动态比较器的分辨率，本发明在动态锁存比较器前级联了FLA。其中，FLA中的C2和C3上的电压作为动态锁存比较器的输入，分解连接至MP5和MP4的栅极，而动态锁存器的输出VO+和VO-则作为最后一级锁存器的控制电压，连接至MP7和MP8的栅极。假设VINP＞VINN且输入大于阈值电压。其工作原理为：
CLK＝0，处于复位阶段，FLA左侧开关分别连接到VDD和GND，将电容C1预充电充电至VDD；C2和C3处的开关闭合，电容C2和C3被预充电至VCM；动态锁存比较器尾电流源截止，MN5和MN8导通，将Vo+和VO-处电压拉至GND，使得最后锁存器比分处于锁存状态，VOUT输出保持不变。
CLK＝1，进入比较阶段，由于VINP＞VINN＞VTH，MN1和MN2导通，对电容C2和C3放电，且MN1和处电流更大，导致VX-＞VX+；MP3导通，动态锁存器开始工作，由于VX-＞VX+，MN6放电速度比MN7更快，使得Vo+＝1，VO-＝0；此时最后一级锁存器中MP7、MN11截止，MP8、MN9导通，
被MN9拉至GND，随后MP10、MN12所构成的反相器将
反向输出高电平VOUT，至此比较结束。
(2)BBPD电路设计
BBPD是本发明中非常重要的组成部分，其功能是检测输入的脉宽信号与采样时钟之间的相位误差信息，并将相位误差信息转化为相应的UP和DN信号，用于驱动后续电路。
如图4所示，BBPD由3组VTC和多个逻辑门组成，每组VTC包括5个VTC，共计15个VTC，每组VTC的参考电压不一样，分别为Vref_H、Vref_M和Vref_L；在每组VTC中，前4个VTC分别由数据采样时钟CLK0～CLK3来触发，CLK0～CLK3分别代表相位为0°、90°、180°、270°的时钟，而最后一个VTC则由边沿采样时钟CLKEN触发，CLKEN由相位为45°、135°、215°和315°的时钟组成，由TN控制，N＝0，1，2，3；根据不同的参考电压和采样时钟，我们将VTC的输出用符号
为了便于区分不同VTC的输出，我们将用符号
表示，其中i＝H，M，L，表示不同的参考电压，N/EN则表示采样时钟。VTC的输出随后经过逻辑门转化为UP和DN信号，作为CP的控制信号。每个时钟周期有4个VTC输出的脉宽信号进入量化器得到量化后的输出，同时这4个脉宽信号又与其他VTC的输出一起参与时延失配的校准。
3组VTC可能碰到的情况如图5所示，当触发VTC的时钟发生偏移时，偏移会被转化为相应UP和DN信号，去驱动后续的CP电路，进入反馈环路进行失配校准。
BBPD最终的输出UP和DN可以由下式表示：
(3)CP电路设计
如图6所示，CP采用反相器作为开关，由BBPD输出的UP和DN信号控制，即UP和DN分别作为反相器的输入，以此将输入管与其输出节点隔离开，从而降低开关管电流泄漏效应的影响；同时采用cascade结构的电流镜，使镜像的电流不受沟道调制效应的影响，保证CP的上拉电流和下拉电流严格匹配；为了保证镜像的栅极电压足够，偏置电路串联反相器；为了在有限的尺寸和压降的情况下得到较大电流，偏置使用栅压提升技术，如MN4的栅极连接到了MN3的漏极，作为镜像管MN10和MN12的栅极电压，NMOS的cascode管MN9和MN11的偏置由MN1的栅极提供，cascode管可以使用较小的宽长比，只需满足其“屏蔽”特性使共源管的漏极电压保持一致即可。
从图中可以看出，当电荷泵处于充电状态时，UP＝1、UPB＝0、DN＝0、DNB＝1，INV1～INV4的输出皆为高电平，MP5～MP8的工作，MN9～MN12的处于截止区，充电电流对Vc处充电，即对LPF充电；同时，当电荷处于放电状态时，UP＝0、UPB＝1、DN＝1、DNB＝0，INV1～INV4的输出皆为低电平，MP5～MP8处于截止区，MN9～MN12的处于饱和区，放电电流对Vc处放电，即对LPF放电。
(4)Ring VCO(RVCO)电路设计
RingVCO的作用是为系统提供周期性的采样时钟，本发明的VTC一共需要用到8个相位的时钟，因此采用了四级差分RingVCO结构。四级差分RingVCO电路拓扑结构如图7所示，其中，只需将其中一级的连接不反相，即可实现偶数级联的振荡器。Vc是LPF输出的电压，也是Ring VCO的控制电压，当Vc改变时，Ring VCO的震荡频率也会跟着改变。
图8所示是RingVCO的延迟单元结构，采用的差分连接方式，可以很好地抑制共模噪声和衬底噪声。延迟单元共由8个MOS管组成，其中，MN1和MN4组成差分输入对管，MP2和MP3交叉耦合，为电路提供偏置电流，MP1和MP4为可变负载对，其栅极连接至LPF的Vc，受LPF输出电压Vc控制，当Vc发生变化时，MP1和MP4的阻抗会跟着发生变化，从而改变Ring VCO的振荡频率，二极管连接的MN2和MN3用于调整上下负载匹配，使振荡波形的上升时间与下降时间相等。最终4个延迟单元输出0、45°、90°、135°、180°、215°、270°、315°共8个相位时钟。
(5)RSG电路设计
RSG在本发明中的作用是控制4个边沿采样时钟的工作顺序，其输入时钟为RVCO产生的0相位时钟。4个边沿采样时钟分别是相位为45°、135°、225°、315°的时钟，每个时钟周期只需要一个边沿采样时钟用于触发VTC即可。图9左半部分为RSG电路结构示意图，由2个D触发器(D Flip-Flop，DFF)和4个与门构成。图9右半部分展示了RSG输入时钟CLK与输出T0～T3之间的时序关系，可以看出，T0～T3互相交错为高电平，且每个高电平的宽度只有一个时钟周期，T0～T3分别对应控制相位为45°、135°、225°、315°的边沿采样时钟。
实际电路仿真：
本发明采用SMIC 180nm工艺，在Cadence平台搭建所设计的基于BBPD技术自校准的时间交织FLASH ADC电路，并且利用Spectre仿真工具进行电路的仿真验证。
当输入数据为500MHz的正弦信号时，经过环路校准之后，系统在Ring VCO震荡频率达到250MHz时候达到稳定。图10展示了系统时域输入输出波形以及Ring VCO控制电压Vc的变化曲线图。从图中可以看出，当系统稳定时，Vc控制线上的纹波电压小于3mv。图11为输出信号的频谱图，可以看出电路经过校准之后，SNDR达到11.94dB，SFDR达到61.01dB，ENOB达到1.69bit。图12为本发明电路的版图，其面积大约为0.24mm2。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。
Claims (7)
1.一种基于BBPD模块实现自校准的时间交织FLASH ADC电路，其特征在于，包括电压时间转换器VTC、Bang-Bang鉴相器BBPD、时钟、电荷泵CP、低通滤波器LPF、环形振荡器RVCO、RSG电路和多路选择器MUX，输入信号x(t)先由VTC进行采样，其输出输送到BBPD，BBPD检测脉宽信号与时钟之间的相位误差，将相位误差信息转化为UP或DOWN信号，UP或DOWN信号控制CP对LPF进行充放电，LPF输出至RVCO的电压Vc发生变化，导致RVCO的振荡角频率和相位随之变化，进而输出经过校准后的时钟，校准后的时钟重新回到VTC进行采样，经过量化器得到校准后的输出。
2.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASHADC电路，其特征在于，RVCO的振荡角频率和相位的变化满足下式：
其中，ωo、ωout分别是初始角频率和变化后的角频率；fo、fout分别是初始振荡频率和变化后振荡频率；KRVCO是RVCO的增益；当Vc发生变化时，输出给VTC的采样时钟的相位随之改变；假设RVCO初始输出为V(t)＝cos(2πfot)，根据频率f与相位φ的关系
其中φo为初始相位，得到LPF上电压变化ΔVc时的输出为：
3.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASHADC电路，其特征在于，所述VTC为3级级联动态比较器，由浮动反向放大器FLA、动态锁存比较器和锁存器组成；当比较器的控制时钟为高电平时，输入信号先经过FLA放大，再送至动态锁存器进行比较，最后通过级联的锁存器保证当控制时钟为低电平时，动态比较器仍然保持比较后的结果输出。
4.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASH ADC电路，其特征在于，所述BBPD用于检测输入的脉宽信号与采样时钟之间的相位误差信息，并将相位误差信息转化为相应的UP或DN信号，用于驱动后续电路；所述BBPD共有两个部分，分别为用于采样的3组VTC和将相位误差转化为UP或者DN信号的逻辑门阵列；其中每组VTC包括5个相同的VTC，每组VTC的参考电压不一样，分别为Vref_H、Vref_M和Vref_L；在每组VTC中，前4个VTC分别由数据采样时钟CLK0～CLK3来触发，CLK0～CLK3分别代表相位为0°、90°、180°、270°的时钟，而最后一个VTC则由边沿采样时钟CLKEN触发，CLKEN由相位为45°、135°、215°和315°的时钟组成；其中每个时钟周期有4个VTC输出的脉宽信号进入量化器得到量化后的输出，同时这4个脉宽信号又与其他VTC的输出一起参与时延失配的校准。
5.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASH ADC电路，其特征在于，所述CP采用反相器作为开关，以此将输入管与其输出节点隔离开，从而降低开关管电流泄漏效应的影响；同时采用cascade结构的电流镜，使镜像的电流不受沟道调制效应的影响，保证CP的上拉电流和下拉电流严格匹配；为了保证镜像的栅极电压足够，偏置电路串联反相器；为了在有限的尺寸和压降的情况下得到较大电流，偏置使用栅压提升技术。
6.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASH ADC电路，其特征在于，所述RVCO用于为系统提供周期性的采样时钟，采用四级差分RVCO结构，其中一级的连接不反相，以实现偶数级联的振荡器；所述RVCO的延迟单元结构采用差分连接方式，以抑制共模噪声和衬底噪声。
7.根据权利要求1所述的基于BBPD模块实现自校准的时间交织FLASH ADC电路，其特征在于，所述RSG电路用于控制4个边沿采样时钟的工作顺序，4个边沿采样时钟分别是相位为45°、135°、225°、315°的时钟，每个时钟周期只通过一个边沿采样时钟触发VTC；所述RSG电路由2个D触发器和4个与门构成。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN117478133A (zh) * | 2023-11-14 | 2024-01-30 | 广州润芯信息技术有限公司 | 一种异步时钟架构自动时序校准方法及装置 |
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- 2022-04-08 CN CN202210368340.4A patent/CN114650058A/zh active Pending
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