CN117478133B - 一种异步时钟架构自动时序校准方法及装置 - Google Patents

Abstract

本发明公开了一种异步时钟架构自动时序校准方法及装置，包括：获取采样时间，并对采样时间进行校正，生成第一信号；在采样时间校正完成，且比较器输出电压为低电平时，对比较器进行失调校正，直到比较器输出电压为高电平，生成第二信号；在比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，并在转换时间校正完成后输出第三信号；当采样时间、比较器失调和转换时间均完成校正时，保存第一信号、第二信号和第三信号，完成异步时钟架构自动时序校准。本发明实现校正比较器失调的同时自动校正采样时间和转换时间。

Description

一种异步时钟架构自动时序校准方法及装置

技术领域

本发明涉及集成电路设计领域，尤其是一种异步时钟架构自动时序校准方法和装置。

背景技术

近年来，由于COMS工艺的进步以及异步时钟技术的提出，高速SAR ADC技术飞速发展，在高速SAR ADCA异步时序控制电路中，采样时间和转换时间大部分依赖延时产生，在不同的电源电压、温度和工艺下有很大的变化，因此需要修调电路PVT下的延时变化，影响ADC的性能。

现有技术中，一个时钟周期需要分配采样时间和转换时间，如果采样时间较长，转换时间较短，导致DAC的建立不完全，影响ADC的性能；如果采样时间较短，转换时间较长，导致采样不完全建立，也影响电路的性能；在SAR ADC转换过程，一般采用高位转换和低位转换的时间相同，但是高位电容较大，需要的建立时间越长，低位的电容较小，需要的建立时间越短。因此合理分配高低位电容的建立时间特别重要。在SAR ADC电路中，采样时间和转换时间不会变化，无法自动分配采样时间和转换时间。

发明内容

本发明提供一种异步时钟架构自动时序校准方法及装置，能实现校正比较器失调的同时自动校正采样时间和转换时间。

为了解决上述技术问题，本发明提供了一种异步时钟架构自动时序校准方法，包括：

获取采样时间，并对所述采样时间进行校正，生成第一信号；

在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，直到所述比较器输出电压为高电平，生成第二信号；

在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，并在转换时间校正完成后输出第三信号；

当所述采样时间、比较器失调和转换时间均完成校正时，保存第一信号、第二信号和第三信号，完成异步时钟架构自动时序校准。

本发明通过以上方法，上电后对采样时间进行校正，采样时间校正结束后自动判断比较器输出电压，并对比较器进行失调校正，比较器失调校正结束后自动读取控制字以驱动转换时间校正，采样时间、比较器失调和转换时间均完成校正时，才算完成异步时钟架构自动时序校准。本发明实现了在上电后的一次校正中，校正比较器失调的同时自动校正了采样时间和转换时间，只有各校正结束后才算完成异步时钟架构自动时序校准。

作为优选例子，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：

所述采样时间校正完成后，判断比较器输出电压是否为高电平；

当所述比较器输出电压为高电平时，生成第二信号；

当所述比较器输出电压为低电平时，对所述比较器进行失调校正。

本优选例子通过对比较器输出电压的判断确定是否需要对比较器进行失调校正，当比较器输出电压为高电平的时候则证明当前比较器不需要进行失调校正，当比较器输出电压为低电平的时候则证明当前比较器需要进行失调校正，并对比较器进行失调校正。

作为优选例子，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：

所述采样时间校正完成后，判断比较器输出电压是否为高电平；

当所述比较器输出电压为高电平时，生成第二信号；

当所述比较器输出电压为低电平时，对所述比较器进行失调校正。

本优选例子通过对比较器进行失调校正，再检查校正之后的比较器输出电压，以判断是否进行再次失调校正，当比较器输出电压为高电平的时候则证明当前比较器不需要进行失调校正，当比较器输出电压为低电平的时候则证明当前比较器需要进行失调校正，并对比较器进行失调校正。

作为优选例子，所述在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，具体为：

所述比较器失调校正完成后，生成反馈电平，并从最大的控制字开始依次向最小控制字读取；其中，所述反馈电平初始状态为低电平；

当所述反馈电平由低电平跳变为高电平时，输出当前读取的控制字分别作为高位延时控制字和低位延时控制字；

所述高位延时控制字和低位延时控制字用于驱动转换时间校正。

本优选例子通过比较器失调校正完后，根据产生的反馈电平在读取控制字时的变化判断是否输出高位延时控制字和低位延时控制字，并根据输出的高位延时控制字和低位延时控制字驱动转换时间校正。

作为优选例子，所述获取采样时间，并对所述采样时间进行校正，生成第一信号，还包括：

生成校正采样时间信号，所述校正采样时间信号用于电路采样。

本优选例子通过生成校正采样信号，可以用于驱动电路采样。

作为优选例子，所述并在转换时间校正完成后输出第三信号，还包括：

生成校正转换时间信号，所述校正转换时间信号用于电路转换时间。

本优选例子通过生成校正转换时间信号，可以用于驱动电路转换时间。

本发明还提供了一种异步时钟架构自动时序校准装置，执行上述的异步时钟架构自动时序校准方法；

所述异步时钟架构自动时序校准装置包括：采样时间校正模块、比较器失调校正模块、转换时间校正模块和寄存模块；

所述采样时间校正模块的第一端口与所述比较器失调校正模块的第一端口连接，所述采样时间校正模块的第一端口还与所述寄存模块的第一端口连接；

所述比较器失调校正模块的第二端口与所述转换时间校正模块的第一端口连接，所述比较器失调校正模块的第二端口还与所述寄存模块的第二端口连接；

所述转换时间校正模块的第二端口与所述寄存模块的第三端口连接。

本优选例子通过采样时间校正模块、比较器失调校正模块、转换时间校正模块和寄存模块组成异步时钟架构自动时序校准装置，上电后对采样时间校正模块进行校正，采样时间校正结束后自动判断比较器输出电压，并对比较器失调校正模块进行失调校正，比较器失调校正模块校正结束后自动读取控制字以驱动转换时间校正模块进行校正，采样时间校正模块、比较器失调校正模块和转换时间校正模块均完成校正时，才算完成异步时钟架构自动时序校准。本发明实现了在上电后的一次校正中，采样时间校正模块、比较器失调校正模块和转换时间校正模块自动进行校正触发，只有各校正结束后才算完成异步时钟架构自动时序校准。

作为优选例子，本发明提供的一种异步时钟架构自动时序校准装置还包括采样时间产生电路；

所述采样时间产生电路的第一端口与所述采样时间校正模块的第二端口连接。

本优选例子通过采样时间产生电路与采样时间校正模块连接，将采样时间校正模块校正完的采样时间信号作为采样时间电路触发。

作为优选例子，本发明提供的一种异步时钟架构自动时序校准装置还包括比较器、逻辑电路、SAR逻辑电路和异步时序电路；

所述比较器的第一输入端与所述比较器失调校正模块的第三端口连接，所述比较器的输出端口与所述逻辑电路的第一端口连接；

所述逻辑电路的第二端口与所述SAR逻辑电路连接，所述逻辑电路的第二端口与所述异步时序电路连接。

本优选例子通过比较器、逻辑电路、比较器失调校正模块、SAR逻辑电路和异步时序电路连接，将比较器输出的信号通过连接传递至比较器失调校正模块和逻辑电路中，再由逻辑电路触发SAR逻辑电路和异步时序电路。

作为优选例子，所述SAR逻辑电路与所述转换时间校正模块的第三端口连接；

所述异步时序电路与所述转换时间校正模块的第四端口连接。

本优选例子通过SAR逻辑电路、异步时序电路和转换时间校正模块进行连接，将转换时间校正模块产生的信号传递至转换时间校正模块中。

附图说明

图1是本发明提供的某一实施例的一种异步时钟架构自动时序校准方法流程原理图；

图2是本发明提供的某一实施例的一种异步时钟架构自动时序校准方法实际应用整体校正原理图；

图3是本发明提供的某一实施例的一种异步时钟架构自动时序校准装置电路架构图；

图4是本发明提供的某一实施例的一种异步时钟架构自动时序校准装置的结构连接图；

图5是本发明提供的某一实施例的一种异步时钟架构自动时序校准装置的采样时间校正模块电路图；

图6是本发明提供的某一实施例的一种异步时钟架构自动时序校准装置的异步时序电路图；

图7本发明提供的某一实施例的一种异步时钟架构自动时序校准装置的SAR逻辑电路图；

图8本发明提供的某一实施例的一种异步时钟架构自动时序校准装置最终实现的效果图。

具体实施方式

下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

对于文中出现的专业术语名词进行解释：

SAR，逐次逼近式模拟数字转换器(Successive Approximation Register，SAR)，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。

ADC模拟数字转换器(A/D转换器，ADC)，通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对大小。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。而输出的数字量则表示输入信号相对于参考信号的大小。

SAR ADC是逐次逼近寄存器型(SAR)模拟数字转换器(ADC)，它采用连续逼近法来实现模拟信号的采样和量化。它是采样速率低于5Msps(每秒百万次采样)的中等至高分辨率应用结构。具有采样速度快，精度高，功耗低，但是复杂度较高的应用特点。SAR ADC的原理是采用“比较-移位”的方法，通过比较输入信号和参考电压，确定输入信号的数字量化结果，然后通过移位操作，将数字量化结果转换为数字信号。

本发明实施例提供的一种异步时钟架构自动时序校准方法及装置，能实现校正比较器失调的同时自动校正采样时间和转换时间。

请参阅图1，在本发明的某一实施例中，提供了图1所示的一种异步时钟架构自动时序校准方法流程原理图，该方法包括步骤S1至步骤S4。各步骤具体如下：

S1、获取采样时间，并对所述采样时间进行校正，生成第一信号；

S2、在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，直到所述比较器输出电压为高电平，生成第二信号；

S3、在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，并在转换时间校正完成后输出第三信号；

S4、当所述采样时间、比较器失调和转换时间均完成校正时，保存第一信号、第二信号和第三信号，完成异步时钟架构自动时序校准。

本发明实施例通过提出一种异步时钟架构自动时序校准方法，上电后对采样时间进行校正，采样时间校正结束后自动判断比较器输出电压，并对比较器进行失调校正，比较器失调校正结束后自动读取控制字以驱动转换时间校正，采样时间、比较器失调和转换时间均完成校正时，才算完成异步时钟架构自动时序校准。本发明实现了在上电后的一次校正中，校正比较器失调的同时自动校正了采样时间和转换时间，只有各校正结束后才算完成异步时钟架构自动时序校准。

请参阅图2，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：

所述采样时间校正完成后，判断比较器输出电压是否为高电平；

当所述比较器输出电压为高电平时，生成第二信号；

当所述比较器输出电压为低电平时，对所述比较器进行失调校正。

本发明实施例通过对比较器输出电压的判断确定是否需要对比较器进行失调校正，当比较器输出电压为高电平的时候则证明当前比较器不需要进行失调校正，当比较器输出电压为低电平的时候则证明当前比较器需要进行失调校正，并对比较器进行失调校正。

请参阅图2，在本发明实施例中，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：

所述采样时间校正完成后，判断比较器输出电压是否为高电平；

当所述比较器输出电压为高电平时，生成第二信号；

当所述比较器输出电压为低电平时，对所述比较器进行失调校正。

本发明实施例通过对比较器进行失调校正，再检查校正之后的比较器输出电压，以判断是否进行再次失调校正，当比较器输出电压为高电平的时候则证明当前比较器不需要进行失调校正，当比较器输出电压为低电平的时候则证明当前比较器需要进行失调校正，并对比较器进行失调校正。

如图2，采样时间校正的结束信号ADC_FSDLY_CAL_DONE和ADC_CAL_START通过与门比较器进行触发，进行失调校正，DCOS_cal数字电路，即比较器失调校正模块，使ADC_VCM_SWITCH为1，比较器的输入短接，进行比较器失调校正，如果比较器存在失调电压，比较器输出为0，比较器开始进行失调校正，直到比较器输出为1，比较器校正结束，校正结束后产生失调校正结束信号ADC_DCOS_CAL_DONE和ADC_DCOS<4:0>，将ADC_DCOS<4:0>信号送到ADC的比较器电路中。

请参阅图2，在本发明实施例中，所述在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，具体为：

所述比较器失调校正完成后，生成反馈电平，并从最大的控制字开始依次向最小控制字读取；其中，所述反馈电平初始状态为低电平；

当所述反馈电平由低电平跳变为高电平时，输出当前读取的控制字分别作为高位延时控制字和低位延时控制字；

所述高位延时控制字和低位延时控制字用于驱动转换时间校正。

本发明实施例通过比较器失调校正完后，根据产生的反馈电平在读取控制字时的变化判断是否输出高位延时控制字和低位延时控制字，并根据输出的高位延时控制字和低位延时控制字驱动转换时间校正。

如图2，ADC_DCOS_CAL_DONE作为转换时间校正(Cmpclk dly cal)的触发信号，转换时间校正(Cmpclk dly cal)开始，这个时候由于已经产生了合适的采样时间和比较器失调电压校正和CMPCLK_DLY<4:0>从最大的控制字依次向下读取，直到读取到最合适的控制字，由于开始校正时控制字较大，转换时间的延时较大，导致CONV_DONE为低电平，在向下读取的过程中只有检测到CONV_DONE从0到1跳变，ADC输出正常，并产生最合适的高位延时控制字CMPCLK_DLY_MSB<2:0>和低位延时控制字CMPCLK_DLY<4:0>给ADC的异步时序电路中，与此同时产生校正结束的信号ADC_CMPCLK_DLY_DONE，三个校正流程结束的信号通过与门输出校正结束信号ADC_CAL_DONE，并保存在寄存器中。

请参阅图2，在本发明实施例中，所述获取采样时间，并对所述采样时间进行校正，生成第一信号，还包括：

生成校正采样时间信号，所述校正采样时间信号用于电路采样。

本发明实施例通过生成校正采样信号ADC_DCOS<4:0>，可以用于驱动电路采样。

如图2，电源上电开始进行采样时间校正，校正结束产生采样校正结束信号和校正采样信号ADC_FSDLY_CAL_DONE和ADC_FSDLY<4:0>，将校正采样信号ADC_FSDLY<4:0>送到ADC的采样时间产生电路中，驱动采样时间产生电路采样。

如图3为本发明提供的某一实施例的一种异步时钟架构自动时序校准装置电路架构图。

请参阅图2，在本发明实施例中，所述并在转换时间校正完成后输出第三信号，还包括：

生成校正转换时间信号，所述校正转换时间信号用于电路转换时间。

本发明实施例通过生成校正转换时间信号，可以用于驱动电路转换时间。

请参阅图4，本发明实施例还提供了一种异步时钟架构自动时序校准装置，执行上述的异步时钟架构自动时序校准方法；

所述异步时钟架构自动时序校准装置包括：采样时间校正模块1、比较器失调校正模块2、转换时间校正模块3和寄存模块4；

所述采样时间校正模块1的第一端口与所述比较器失调校正模块2的第一端口连接，所述采样时间校正模块1的第一端口还与所述寄存模块4的第一端口连接；

所述比较器失调校正模块2的第二端口与所述转换时间校正模块3的第一端口连接，所述比较器失调校正模块2的第二端口还与所述寄存模块4的第二端口连接；

所述转换时间校正模块3的第二端口与所述寄存模块4的第三端口连接。

本发明实施例通过采样时间校正模块FSDLY Cal、比较器失调校正模块DCOS cal、转换时间校正模块Cmpclk dly cal和寄存模块ADC_CAL_DONE to reg组成异步时钟架构自动时序校准装置，上电后对采样时间校正模块进行校正，采样时间校正结束后自动判断比较器输出电压，并对比较器失调校正模块进行失调校正，比较器失调校正模块校正结束后自动读取控制字以驱动转换时间校正模块进行校正，采样时间校正模块、比较器失调校正模块和转换时间校正模块均完成校正时，才算完成异步时钟架构自动时序校准。本发明实现了在上电后的一次校正中，采样时间校正模块、比较器失调校正模块和转换时间校正模块自动进行校正触发，只有各校正结束后才算完成异步时钟架构自动时序校准。

请参阅图2，在本发明实施例中，还包括采样时间产生电路；

所述采样时间产生电路的第一端口与所述采样时间校正模块的第二端口连接。

本发明实施例通过采样时间产生电路与采样时间校正模块连接，将采样时间校正模块校正完的采样时间信号作为采样时间电路触发。

请参阅图2，在本发明实施例中，还包括比较器、逻辑电路、SAR逻辑电路和异步时序电路；

所述比较器的第一输入端与所述比较器失调校正模块的第三端口连接，所述比较器的输出端口与所述逻辑电路的第一端口连接；

所述逻辑电路的第二端口与所述SAR逻辑电路连接，所述逻辑电路的第二端口与所述异步时序电路连接。

本发明实施例通过比较器、逻辑电路、比较器失调校正模块、SAR逻辑电路和异步时序电路连接，将比较器输出的信号通过连接传递至比较器失调校正模块和逻辑电路中，再由逻辑电路触发SAR逻辑电路和异步时序电路。

请参阅图2，在本发明实施例中，所述SAR逻辑电路与所述转换时间校正模块的第三端口连接；

所述异步时序电路与所述转换时间校正模块的第四端口连接。

本发明实施例通过SAR逻辑电路、异步时序电路和转换时间校正模块进行连接，将转换时间校正模块产生的信号传递至转换时间校正模块中。

如图5为一种异步时钟架构自动时序校准装置的采样时间校正模块的实际连接电路图。

如图6为一种异步时钟架构自动时序校准装置的异步时序的实际连接电路图。

如图7为一种异步时钟架构自动时序校准装置的SAR逻辑电路的实际连接电路图。比较器通过逻辑电路会产生ready信号，这个信号会同时发送至异步时序产生电路和SAR逻辑电路，异步时序电路会产生控制时钟发送至比较器，相当于比较器和异步时序电路是一个环形振荡器。Ready信号和比较器输出信号同时发送至SAR逻辑电路，通过锁存器锁存比较器的结果，控制电容阵列。

如图8展示了输入时钟是占空比为50％的周期信号，输出的是采样时间占整个周期的20％的一种异步时钟架构自动时序校准装置效果图。

本发明通过提出了一种异步时钟架构自动时序校准方法及装置，通过采样时间校正模块、比较器失调校正模块、转换时间校正模块和寄存模块组成异步时钟架构自动时序校准装置，上电后对采样时间进行校正，采样时间校正结束后自动判断比较器输出电压，并对比较器进行失调校正，比较器失调校正结束后自动读取控制字以驱动转换时间校正，采样时间、比较器失调和转换时间均完成校正时，才算完成异步时钟架构自动时序校准。本发明实现了在上电后的一次校正中，校正比较器失调的同时自动校正了采样时间和转换时间，只有各校正结束后才算完成异步时钟架构自动时序校准。本发明可实现校正比较器失调的同时自动校正采样时间和转换时间。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种异步时钟架构自动时序校准方法，其特征在于，包括：

获取采样时间，并对所述采样时间进行校正，生成第一信号；

在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，直到所述比较器输出电压为高电平，生成第二信号；

在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，并在转换时间校正完成后输出第三信号；

当所述采样时间、比较器失调和转换时间均完成校正时，保存第一信号、第二信号和第三信号，完成异步时钟架构自动时序校准。

2.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述在所述采样时间校正完成，且比较器输出电压为低电平时，对所述比较器进行失调校正，具体为：

所述采样时间校正完成后，判断比较器输出电压是否为高电平；

当所述比较器输出电压为高电平时，生成第二信号；

当所述比较器输出电压为低电平时，对所述比较器进行失调校正。

3.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述直到所述比较器输出电压为高电平，生成第二信号，具体为：

对所述比较器进行失调校正后，判断所述比较器输出电压是否为高电平；

当所述比较器输出电压为低电平时，持续对比较器进行失调校正；

当所述比较器输出电压为高电平时，比较器失调校正完成并生成第二信号。

4.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述在所述比较器失调校正完成后，根据当前的控制字和预设的延时控制字，对转换时间进行校正，具体为：

所述比较器失调校正完成后，生成反馈电平，并从最大的控制字开始依次向最小控制字读取；其中，所述反馈电平初始状态为低电平；

当所述反馈电平由低电平跳变为高电平时，输出当前读取的控制字分别作为高位延时控制字和低位延时控制字；

所述高位延时控制字和低位延时控制字用于驱动转换时间校正。

5.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述获取采样时间，并对所述采样时间进行校正，生成第一信号，还包括：

生成校正采样时间信号，所述校正采样时间信号用于电路采样。

6.根据权利要求1所述的一种异步时钟架构自动时序校准方法，其特征在于，所述并在转换时间校正完成后输出第三信号，还包括：

生成校正转换时间信号，所述校正转换时间信号用于电路转换时间。

7.一种异步时钟架构自动时序校准装置，其特征在于，执行如权利要求1至6任意一项所述的异步时钟架构自动时序校准方法；

所述异步时钟架构自动时序校准装置包括：采样时间校正模块、比较器失调校正模块、转换时间校正模块和寄存模块；

所述采样时间校正模块的第一端口与所述比较器失调校正模块的第一端口连接，所述采样时间校正模块的第一端口还与所述寄存模块的第一端口连接；

所述比较器失调校正模块的第二端口与所述转换时间校正模块的第一端口连接，所述比较器失调校正模块的第二端口还与所述寄存模块的第二端口连接；

所述转换时间校正模块的第二端口与所述寄存模块的第三端口连接。

8.根据权利要求7所述的一种异步时钟架构自动时序校准装置，其特征在于，还包括采样时间产生电路；

所述采样时间产生电路的第一端口与所述采样时间校正模块的第二端口连接。

9.根据权利要求7所述的一种异步时钟架构自动时序校准装置，其特征在于，还包括比较器、逻辑电路、SAR逻辑电路和异步时序电路；

所述比较器的第一输入端与所述比较器失调校正模块的第三端口连接，所述比较器的输出端口与所述逻辑电路的第一端口连接；

所述逻辑电路的第二端口与所述SAR逻辑电路连接，所述逻辑电路的第二端口与所述异步时序电路连接。

10.根据权利要求9所述的一种异步时钟架构自动时序校准装置，其特征在于，所述SAR逻辑电路与所述转换时间校正模块的第三端口连接；

所述异步时序电路与所述转换时间校正模块的第四端口连接。