JP2001024509A - 自己補正方式電荷再配分逐次比較型ａｄ変換器 - Google Patents
自己補正方式電荷再配分逐次比較型ａｄ変換器Info
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- JP2001024509A JP2001024509A JP19003499A JP19003499A JP2001024509A JP 2001024509 A JP2001024509 A JP 2001024509A JP 19003499 A JP19003499 A JP 19003499A JP 19003499 A JP19003499 A JP 19003499A JP 2001024509 A JP2001024509 A JP 2001024509A
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Abstract
(57)【要約】
【課題】 電荷再配分逐次比較型AD変換器において、プ
ロセス変動により、逐次比較器の容量ばらつきによる精
度ばらつきが発生する。 【解決手段】 変換データレジスタ9と期待値レジスタ1
0をコンパレータ部11で比較し、その結果から直、並列
加算制御回路12により、自己補正用キャパシタンスを図
４の通常使用するキャパシタンスに増減する。上記方式
により、プロセスが変動しても最適なAD精度を保証す
る。
ロセス変動により、逐次比較器の容量ばらつきによる精
度ばらつきが発生する。 【解決手段】 変換データレジスタ9と期待値レジスタ1
0をコンパレータ部11で比較し、その結果から直、並列
加算制御回路12により、自己補正用キャパシタンスを図
４の通常使用するキャパシタンスに増減する。上記方式
により、プロセスが変動しても最適なAD精度を保証す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造におけ
るプロセスばらつきによるキャパシタアレイの誤差を補
正することが可能な高精度を保証する逐次比較型AD変換
器に関するものである。
るプロセスばらつきによるキャパシタアレイの誤差を補
正することが可能な高精度を保証する逐次比較型AD変換
器に関するものである。
【０００２】
【従来の技術】近年、音声信号やオーディオ信号のディ
ジタル化に伴い、高分解能、高速変換のADコンバータに
対する要求が高まっている。
ジタル化に伴い、高分解能、高速変換のADコンバータに
対する要求が高まっている。
【０００３】この要求に応えるために、重みづけされた
キャパシタアレイを用いた電荷再配分方式の逐次比較方
式ADコンバータがある。この方式はサンプル、ホールド
回路を持ち、DAコンバータを持たないので、低電流、高
速動作が可能である。
キャパシタアレイを用いた電荷再配分方式の逐次比較方
式ADコンバータがある。この方式はサンプル、ホールド
回路を持ち、DAコンバータを持たないので、低電流、高
速動作が可能である。
【０００４】以下に従来の電荷再配分方式のADコンバー
タの動作について説明する。
タの動作について説明する。
【０００５】図１、図２は、6ビットの補正無しの電荷
再配分方式のADコンバータである。
再配分方式のADコンバータである。
【０００６】C20〜C26はそれぞれ単位容量をCとしてC、
C、2C、4C、8C、16C、32Cの重みづけされたキャパシタアレイ
であり、アナログスイッチSW20〜SW26が接続されるリフ
ァレンス電圧を選択する。
C、2C、4C、8C、16C、32Cの重みづけされたキャパシタアレイ
であり、アナログスイッチSW20〜SW26が接続されるリフ
ァレンス電圧を選択する。
【０００７】動作原理は、まずコンパレータの働きをす
るインバータ1をSW14をONして短絡し、Vinをインバータ
のスレッショルド電圧Vthにする。またSW20〜SW26はす
べて入力電圧Vinに接続し、各コンデンサを(Vin-Vth)に
充電する。これがサンプルモードとなる。
るインバータ1をSW14をONして短絡し、Vinをインバータ
のスレッショルド電圧Vthにする。またSW20〜SW26はす
べて入力電圧Vinに接続し、各コンデンサを(Vin-Vth)に
充電する。これがサンプルモードとなる。
【０００８】SW14をオフにしてからSW20〜SW26をすべて
リファレンス電圧Vreflに接続する。
リファレンス電圧Vreflに接続する。
【０００９】インバータの入力電圧VIは(Vth-Vin+Vref
l)となりホールドモードとなる。
l)となりホールドモードとなる。
【００１０】以降が各ビットの変換である。まずSW26を
リファレンス電圧Vrefhに接続する。第２の接続状態は
この状態である。この時C26(32C)とC25〜C20(16C+8C+4C
+2C+C+C=32C)の合成容量が直列に接続されたことにな
り、インバータの入力電圧VIは、((Vrefh-Vrefl)/2)だけ
変化して、(Vth-Vin+(Vrefh-Vrefl)/2)となる。従ってV
in>(Vrefh-Vrefl)/2の場合、上記インバータ１の出力Vo
utは1、Vin<(Vrefh-Vrefl)/2の場合、上記インバータ１
の出力Voutは0となり、これを変換値のMSBとする。Vout
が1ならばSW26はそのままでVoutが0ならばSWxxはもとの
リファレンス電圧Vreflに接続する。この時C25(16C)と
残りのC26 及びC24〜C20(32C+8C+4C+2C+C+C=48C)の合成
容量が直列に接続されたことになりインバータの入力電
圧VIは、((Vrefh-Vrefl)/4)だけ変化して、上記の変換
値のMSBが0であれば、(Vth-Vin+(Vrefh+3Vrefl)/4)とな
り、上記インバータ１の出力Voutによって次ビットを決
定する。
リファレンス電圧Vrefhに接続する。第２の接続状態は
この状態である。この時C26(32C)とC25〜C20(16C+8C+4C
+2C+C+C=32C)の合成容量が直列に接続されたことにな
り、インバータの入力電圧VIは、((Vrefh-Vrefl)/2)だけ
変化して、(Vth-Vin+(Vrefh-Vrefl)/2)となる。従ってV
in>(Vrefh-Vrefl)/2の場合、上記インバータ１の出力Vo
utは1、Vin<(Vrefh-Vrefl)/2の場合、上記インバータ１
の出力Voutは0となり、これを変換値のMSBとする。Vout
が1ならばSW26はそのままでVoutが0ならばSWxxはもとの
リファレンス電圧Vreflに接続する。この時C25(16C)と
残りのC26 及びC24〜C20(32C+8C+4C+2C+C+C=48C)の合成
容量が直列に接続されたことになりインバータの入力電
圧VIは、((Vrefh-Vrefl)/4)だけ変化して、上記の変換
値のMSBが0であれば、(Vth-Vin+(Vrefh+3Vrefl)/4)とな
り、上記インバータ１の出力Voutによって次ビットを決
定する。
【００１１】以下C24〜C21までC25と同様の動作を繰り
返し、最終的に6ビットの変換結果を得る。近年まで、
この回路を用いて高精度、高速なADコンバータを実現す
ることが多かった。
返し、最終的に6ビットの変換結果を得る。近年まで、
この回路を用いて高精度、高速なADコンバータを実現す
ることが多かった。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、コンデンサのトリミングは困難で、製造後
に補正することは不可能である。従って補正無しの電荷
再配分型ADコンバータは8〜10ビット程度が限界であ
り、それ以上の精度が必要な場合、トリミングする回路
が必要になる。
の構成では、コンデンサのトリミングは困難で、製造後
に補正することは不可能である。従って補正無しの電荷
再配分型ADコンバータは8〜10ビット程度が限界であ
り、それ以上の精度が必要な場合、トリミングする回路
が必要になる。
【００１３】また補正用のDAコンバータを使用する場
合、回路規模が大きく、半導体レイアウトにおいてはエ
ッチング等の製造工程のばらつきでDAコンバータ自体が
誤差を持ち、正確な補正を行うことが困難である。
合、回路規模が大きく、半導体レイアウトにおいてはエ
ッチング等の製造工程のばらつきでDAコンバータ自体が
誤差を持ち、正確な補正を行うことが困難である。
【００１４】本発明は上記従来の課題を解決するもので
回路規模が小さく、誤差を最小限に抑えることの出来る
自己補正方式のADコンバータを提供することを目的とし
ている。
回路規模が小さく、誤差を最小限に抑えることの出来る
自己補正方式のADコンバータを提供することを目的とし
ている。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、DAコンバータをもたず、電荷再配分型ADコンバータ
のキャパシタアレイに制御回路により、補正用コンデン
サを増減可能にし、高精度なAD変換器を実現できる。こ
れにより半導体の製造におけるプロセス変動により、キ
ャパシタの容量誤差が発生しても上記方式によりAD変換
精度ばらつきを抑制出来る。
に、DAコンバータをもたず、電荷再配分型ADコンバータ
のキャパシタアレイに制御回路により、補正用コンデン
サを増減可能にし、高精度なAD変換器を実現できる。こ
れにより半導体の製造におけるプロセス変動により、キ
ャパシタの容量誤差が発生しても上記方式によりAD変換
精度ばらつきを抑制出来る。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。図３、４は本実施形
態におけるAD変換器のブロック図を示すものである。
て、図面を参照しながら説明する。図３、４は本実施形
態におけるAD変換器のブロック図を示すものである。
【００１７】8は、自己補正用キャパシタンスで、９
は、変換結果を格納する変換データ格納レジスタで、10
は、アナログ入力電圧に対するディジタル値期待値格納
レジスタで、11は、前記9の変換結果を格納する変換デ
ータ格納レジスタと前記10のアナログ入力電圧に対する
ディジタル値期待値格納レジスタを比較するコンパレー
タ部であり、12は、前記11のコンパレータの比較結果に
より、前記8の自己補正用キャパシタ部の容量を変換誤
差を補正するための直、並列容量加算制御回路である。
は、変換結果を格納する変換データ格納レジスタで、10
は、アナログ入力電圧に対するディジタル値期待値格納
レジスタで、11は、前記9の変換結果を格納する変換デ
ータ格納レジスタと前記10のアナログ入力電圧に対する
ディジタル値期待値格納レジスタを比較するコンパレー
タ部であり、12は、前記11のコンパレータの比較結果に
より、前記8の自己補正用キャパシタ部の容量を変換誤
差を補正するための直、並列容量加算制御回路である。
【００１８】図４は、図３のアナログ部の内部構成を示
す。
す。
【００１９】14は、アナログ入力電圧をディジタル値に
変換する通常のキャパシタンス部で、13は、変換誤差を
補正する自己補正用並列キャパシタンス部で、14は、変
換誤差を補正する自己補正用直列キャパシタンス部で、
15は、自己補正用並列加算スイッチで、16は、自己補正
用直列加算スイッチで、以上のように構成された本実施
形態の自己補正方式電荷再配分逐次比較型AD変換器につ
いて、以下、図3、4、5を用いてその動作を説明する。
変換する通常のキャパシタンス部で、13は、変換誤差を
補正する自己補正用並列キャパシタンス部で、14は、変
換誤差を補正する自己補正用直列キャパシタンス部で、
15は、自己補正用並列加算スイッチで、16は、自己補正
用直列加算スイッチで、以上のように構成された本実施
形態の自己補正方式電荷再配分逐次比較型AD変換器につ
いて、以下、図3、4、5を用いてその動作を説明する。
【００２０】まず、電源電圧をVddとするとアナログ入
力に0、1/4Vdd、1/2Vdd、3/4Vdd、Vddを与えるとして、
前記期待値格納レジスタに0、64、128、192、256値を設
定する。
力に0、1/4Vdd、1/2Vdd、3/4Vdd、Vddを与えるとして、
前記期待値格納レジスタに0、64、128、192、256値を設
定する。
【００２１】その後、AD変換を行い、図5に示すように
アナログ入力に対する変換結果と理想直線からの補正す
べき誤差を示す。
アナログ入力に対する変換結果と理想直線からの補正す
べき誤差を示す。
【００２２】一例として、期待値格納レジスタ256に対
して変換結果が250になった場合、図11のコンパレータ
出力は１となり、容量を増加するために図４の並列付加
アナログスイッチ13、15、17をONし、通常時のキャパシ
タンス18に並列付加キャパシタンス13が付加され、256-
250=6だけの誤差を補正する。
して変換結果が250になった場合、図11のコンパレータ
出力は１となり、容量を増加するために図４の並列付加
アナログスイッチ13、15、17をONし、通常時のキャパシ
タンス18に並列付加キャパシタンス13が付加され、256-
250=6だけの誤差を補正する。
【００２３】逆に期待値格納レジスタ256に対して変換
結果が262になった場合、図11のコンパレータ出力は0と
なり、容量を減少するために図４の直列付加アナログス
イッチ16をONし、通常時のキャパシタンス18に直列付加
キャパシタンス14が付加され、262-256=6だけの誤差を
補正する。
結果が262になった場合、図11のコンパレータ出力は0と
なり、容量を減少するために図４の直列付加アナログス
イッチ16をONし、通常時のキャパシタンス18に直列付加
キャパシタンス14が付加され、262-256=6だけの誤差を
補正する。
【００２４】その誤差により、補正すべきキャパシタン
ス（C42〜C40）を決定して、自己補正用直、並列加算ス
イッチにより、前記通常時のキャパシタンスに加算、減
算を行い、AD変換を実施することにより、高精度のAD変
換器を実現する。
ス（C42〜C40）を決定して、自己補正用直、並列加算ス
イッチにより、前記通常時のキャパシタンスに加算、減
算を行い、AD変換を実施することにより、高精度のAD変
換器を実現する。
【００２５】ユーザーの実機テストにおいて、前記直、
並列加算制御回路のレジスタ値を決定し、外部ROMに補
正すべきレジスタ値を書き込み、リセットスタート後、
ダウンロードする。その後は、再設定する必要は無い。
並列加算制御回路のレジスタ値を決定し、外部ROMに補
正すべきレジスタ値を書き込み、リセットスタート後、
ダウンロードする。その後は、再設定する必要は無い。
【００２６】この方法により、ユーザーセットに依存す
る高精度のAD変換器が実現出来る。
る高精度のAD変換器が実現出来る。
【００２７】
【発明の効果】本発明は、電荷再配分型ADコンバータに
おいて、プロセス変動により、逐次比較器のキャパシタ
部の容量ばらつきによる精度ばらつきが発生しても、自
己補正制御回路により、最適な容量値を決定し、高精度
のADを実現するものである。
おいて、プロセス変動により、逐次比較器のキャパシタ
部の容量ばらつきによる精度ばらつきが発生しても、自
己補正制御回路により、最適な容量値を決定し、高精度
のADを実現するものである。
【図１】従来のAD変換器のブロック図
【図２】従来のキャパシタ部の内部構成を示す図
【図３】本発明の実施形態におけるAD変換器のブロック
図
図
【図４】本発明のアナログ部の内部構成図
【図５】アナログ入力に対するAD変換値の理想特性と変
換特性からの補正すべき誤差を示す図
換特性からの補正すべき誤差を示す図
１ コンパレータ部 ２ キャパシタンス部 ３ アナログスイッチ ４ アナログ入力電圧に対するディジタル出力値 ５ アナログ入力 ６ リファレンス電圧Hレベル ７ リファレンス電圧Lレベル ８ 並列加算キャパシタンス部 ９ 直列加算キャパシタンス部 １０ 並列加算アナログスイッチ １１ 直列加算アナログスイッチ １２ ノーマル時のスイッチ
Claims (5)
- 【請求項１】ADコンバータの逐次比較型のキャパシタン
ス部に変換精度を自己補正するキャパシタンス部を有す
るAD変換器。 - 【請求項２】上記自己補正するキャパシタンス部を制御
する直列、並列加算制御回路を有するAD変換器。 - 【請求項３】AD変換結果を格納するデータレジスタと変
換の期待値を格納するレジスタを有し、前記のレジスタ
間をコンパレータする制御回路を有するAD変換器。 - 【請求項４】前記コンパレータにより比較されたデータ
により、キャパシタンス部に直並列加算制御回路によ
り、キャパシタンスを加減可能なAD変換器。 - 【請求項５】実機上のテストにより、直、並列加算制御
値を決定し、マイコンリセット解除時に外部ROM領域か
らダウンロードするテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19003499A JP2001024509A (ja) | 1999-07-05 | 1999-07-05 | 自己補正方式電荷再配分逐次比較型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19003499A JP2001024509A (ja) | 1999-07-05 | 1999-07-05 | 自己補正方式電荷再配分逐次比較型ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024509A true JP2001024509A (ja) | 2001-01-26 |
Family
ID=16251272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19003499A Pending JP2001024509A (ja) | 1999-07-05 | 1999-07-05 | 自己補正方式電荷再配分逐次比較型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024509A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007102335A1 (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 逐次比較型ａｄ変換器、半導体集積回路装置、半導体集積回路装置の製造方法、および半導体集積回路装置の設計方法 |
| JP2009118488A (ja) * | 2007-11-08 | 2009-05-28 | Advantest Corp | Ｄａ変換装置およびａｄ変換装置 |
| WO2010073505A1 (ja) * | 2008-12-23 | 2010-07-01 | 株式会社アドバンテスト | Ａｄ変換装置、ｄａ変換装置および調整方法 |
| WO2010109815A1 (ja) * | 2009-03-24 | 2010-09-30 | コニカミノルタオプト株式会社 | 固体撮像装置 |
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| JP2012034094A (ja) * | 2010-07-29 | 2012-02-16 | Fujitsu Ltd | Ａｄ変換装置 |
| JP2012151727A (ja) * | 2011-01-20 | 2012-08-09 | Fujitsu Ltd | アナログデジタル変換器 |
| US8730083B2 (en) | 2012-01-18 | 2014-05-20 | Kabushiki Kaisha Toshiba | Analog-digital converter with calibration and receiver including the converter |
| US9124288B2 (en) | 2013-12-27 | 2015-09-01 | Renesas Electronics Corporation | Semiconductor device |
| JPWO2015049720A1 (ja) * | 2013-10-01 | 2017-03-09 | 富士通株式会社 | Ａ／ｄ変換器およびａ／ｄ変換器の校正方法 |
| JP2020065241A (ja) * | 2018-10-17 | 2020-04-23 | 創意電子股▲ふん▼有限公司 | 校正方法及び校正システム |
-
1999
- 1999-07-05 JP JP19003499A patent/JP2001024509A/ja active Pending
Cited By (13)
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